KR100641707B1 - 멀티-포트 메모리 소자 - Google Patents

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Abstract

본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 멀티-포트 메모리 소자에 관한 것이며, 더 자세히는 멀티-포트 메모리 소자의 글로벌 데이터 버스에 대한 구동 방식에 관한 것이다. 본 발명은 전류 센싱 방식의 글로벌 데이터 버스 송수신 구조에서의 불필요한 충전 소오스에 의한 글로벌 데이터 버스 구동 효율 저하 현상을 방지할 수 있는 멀티-포트 메모리 소자를 제공하는데 그 목적이 있다. 본 발명은 전류 센싱 방식의 데이터 송수신 구조를 구비하여 글로벌 데이터 버스와 데이터를 교환하는 데이터 송수신 블럭(뱅크, 포트, 글로벌 데이터 버스 연결부)을 구비하는 멀티-포트 메모리 소자에서, 데이터 송수신 블럭의 수신기와 글로벌 데이터 버스 사이에 스위치를 배치하여 글로벌 데이터 구동시 불필요한 충전 소오스를 차단하는 스킴을 채택하였으며, 더불어 바람직한 스위치 온/오프 제어 모델을 제시한다. 이를 위하여 본 발명에서는 리드 또는 라이트 커맨드 인가시 활성화되는 데이터 구동펄스(DP)를 이용하며, 실질적으로 데이터를 수신하는 수신기가 글로벌 데이터 버스로부터 차단되는 것을 방지하기 위하여 수신된 데이터를 래치하는데 사용되는 데이터 캡쳐 신호(CP)를 이용한다. 이 경우, 글로벌 데이터 구동시 불필요한 충전 소오스를 차단해 줌으로써 전력 소모를 줄이고, 데이터 송수신 블럭 내의 송신기의 방전용 트랜지스터의 사이즈를 줄일 수 있다.
멀티-포트 메모리, 글로벌 데이터 버스, 전류 센싱 방식, 충전 소오스, 방전 시간

Description

멀티-포트 메모리 소자{MULTI-PORT MEMORY DEVICE}
도 1은 대한민국 특허출원 제2003-92375호에 따른 256M 멀티-포트 DRAM의 아키텍쳐를 나타낸 도면.
도 2는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 컬럼 구성 단위인 세그먼트와 트랜스퍼 버스(TB)의 관계를 설명하기 위한 도면.
도 3a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 리드 경로를 나타낸 도면.
도 3b는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 라이트 경로를 나타낸 도면.
도 4a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 리드 경로를 나타낸 도면.
도 4b는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 라이트 경로를 나타낸 도면.
도 5는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 데이터 전달구조를 나타낸 도면.
도 6은 상기 도 1에 도시된 256M 멀티-포트 DRAM의 글로벌 데이터 버스(GIO) 구조를 설명하기 위한 도면.
도 7은 상기 도 1에 도시된 256M 멀티-포트 DRAM에서의 워스트 리드 케이스 및 워스트 라이트 케이스를 나타낸 도면.
도 8은 대한민국 특허출원 제2003-94697호에 따른 데이터 전달부(QTRX)와 버스 연결부(TL)의 송신기 및 수신기의 회로 구성을 나타낸 도면.
도 9는 상기 도 8에 도시된 회로의 타이밍 다이어그램.
도 10은 상기 도 1에 도시된 256M 멀티-포트 DRAM의 글로벌 데이터 버스(GIO_LU)에 연결된 데이터 송수신 블럭의 글로벌 데이터 버스 방전시 동작을 나타낸 도면.
도 11은 본 발명의 일 실시예에 따른 256M 멀티-포트 DRAM의 글로벌 데이터 버스(GIO_LU)의 데이터 송수신 블럭의 글로벌 데이터 버스 구동 스킴을 나타낸 도면.
도 12는 상기 도 11의 스위칭 신호를 생성하기 위한 로직의 제1 구현예를 나타낸 도면.
도 13은 상기 도 12의 로직의 타이밍 다이어그램.
도 14는 상기 도 11의 스위칭 신호 생성 로직의 제2 구현예를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
RDP, WDP : 데이터 구동펄스
CP : 데이터 캡쳐 신호
본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 멀티-포트 메모리 소자에 관한 것이며, 더 자세히는 멀티-포트 메모리 소자의 글로벌 데이터 버스에 대한 구동 방식에 관한 것이다.
RAM을 비롯한 대부분의 메모리 소자는 하나의 포트 - 하나의 포트에 다수의 입/출력핀 세트가 존재함 - 를 구비한다. 즉, 칩셋과의 데이터 교환을 위한 하나의 포트만을 구비하고 있다. 그러나, 최근에는 칩셋과 메모리의 기능 구분이 모호해지고 있으며, 칩셋과 메모리의 통합이 고려되고 있다. 이러한 추세에 비추어 주변의 그래픽 디바이스, CPU 등과 직접 데이터를 교환할 수 있는 멀티-포트 메모리 소자가 요구되고 있다. 그런데, 이와 같은 멀티-포트 메모리 소자를 구현하기 위해서는 다수의 포트 중 어느 포트에서도 모든 메모리 셀에 대한 액세스가 가능해야 한다.
이에 본 발명의 출원인은 멀티-포트 메모리 소자의 아키텍쳐를 제안한 바 있다(2003년 12월 17일자 출원된 대한민국 특허출원 제2003-92375호 참조).
도 1은 대한민국 특허출원 제2003-92375호에 따른 256M 멀티-포트 DRAM의 아키텍쳐를 나타낸 도면이다.
도 1을 참조하면, 제안된 256M 멀티-포트 DRAM은, 각각 다수의 메모리 셀과 로우 디코더(RDEC)를 포함하며, 코어 영역을 4분할하고 있는 각 사분면에 일정 갯수만큼 로우 방향(도면에서는 좌우 방향)으로 배치된 다수의 뱅크(bank0∼bank15) 와, 1, 3사분면과 2, 4사분면 사이에 코어 영역을 양분하도록 배치되어 인가된 커맨드, 어드레스 등을 이용하여 내부 커맨드 신호, 내부 어드레스 신호, 제어신호를 생성하여 메모리 소자를 이루는 각 구성 요소들의 동작을 중재하기 위한 중재부(100)와, 각 사분면의 가장자리에 배치되어 각각 다른 타겟 디바이스와 독립적인 통신을 수행하기 위한 다수의 포트(port0∼port7)와, 각 사분면에 대응하는 뱅크와 포트 사이에 로우 방향으로 배치되어 병렬 데이터 전송을 수행하기 위한 제1 내지 제4 글로벌 데이터 버스(GIO_LU, GIO_RU, GIO_LD, GIO_RD)와, 로우 방향으로 인접한 두 글로벌 데이터 버스 사이에 배치되어 두 글로벌 데이터 버스를 선택적으로 연결하기 위한 제1 및 제2 글로벌 데이터 버스 연결부(PR_U, PR_D)와, 각 뱅크의 컬럼 방향(도면에서는 상하 방향)으로 배치되어 뱅크 내부의 데이터 전송을 수행하기 위한 다수의 트랜스퍼 버스(TB)와, 컬럼 방향으로 인접한 두 뱅크 사이에 배치되어 두 뱅크 각각의 트랜스퍼 버스(TB)를 선택적으로 연결하기 위한 다수의 트랜스퍼 버스 연결부(TG)와, 각 뱅크와 해당 뱅크가 속한 사분면의 글로벌 데이터 버스 사이에 배치되어 각 트랜스퍼 버스(TB)와 해당 글로벌 데이터 버스 사이의 데이터 교환을 수행하기 위한 다수의 버스 연결부(TL)와, 각 포트와 그 포트가 속한 사분면의 글로벌 데이터 버스 사이에 배치되어 해당 포트와 글로벌 데이터 버스 사이의 데이터 송수신을 수행하기 위한 다수의 데이터 전달부(QTRX)를 구비한다.
이하, 상기와 같은 256M 멀티-포트 DRAM의 세부 구성을 살펴본다.
16개의 뱅크(bank0∼bank15) 각각은 16M(8k 로우×2k 컬럼)의 DRAM 셀과 로우 디코더(RDEC)를 포함하며, 각 뱅크 내부에는 통상의 DRAM 코어 영역에서 필수적 인 비트라인 감지증폭기, 이퀄라이져 등의 코어 회로를 구비한다. 뱅크(bank0∼bank15)는 코어 영역을 4분할하고 있는 각 사분면에 4개씩 로우 방향으로 배치된다. 구체적으로, 코어 영역의 1사분면(좌측위)에는 뱅크0, 뱅크2, 뱅크4, 뱅크6가, 2사분면(우측위)에는 뱅크8, 뱅크10, 뱅크12, 뱅크14가, 3사분면(좌측아래)에는 뱅크1, 뱅크3, 뱅크5, 뱅크7이, 4사분면(우측아래)에는 뱅크9, 뱅크11, 뱅크13, 뱅크15가 각각 배치된다. 한편, 로우 디코더(RDEC)는 각 뱅크의 일측에 인접 뱅크의 로우 디코더(RDEC)와 짝을 이루도록 배치하는 것이 바람직하다. 그리고, 하나의 페이지(컬럼)는 4개의 세그먼트(각 세그먼트는 512 개의 셀로 이루어짐)로 구분된다.
또한, 중재부(100)는 패킷 형태로 전송된 커맨드, 어드레스 등을 이용하여 내부 활성화 커맨드 신호(ACT), 내부 비활성화 커맨드 신호(PCG), 내부 리드 커맨드 신호(RD), 내부 라이트 커맨드 신호(WD) 등의 내부 커맨드 신호와, 활성화 어레이 어드레스(AAA), 비활성화 어레이 어드레스(PAA), 리드 어레이 어드레스(RAA), 라이트 어레이 어드레스(WAA), 로우 어드레스(RA), 리드 세그먼트 어드레스(RSA), 라이트 세그먼트 어드레스(WSA) 등의 내부 어드레스 신호와, 트랜스퍼 게이트 제어신호(TGC), 포트/파이프 레지스터 플래그 신호(PRFG), 포트/파이프 레지스터 데이터 구동신호(DP), DRAM 코어 테스트 모드 플래그 신호(DTM) 등의 제어신호를 생성하며, 메모리 소자를 이루는 각 구성 요소들의 동작을 중재하는 컨트롤 블럭이다.
또한, 포트(port0∼port7)는 각 사분면의 다이(die) 가장자리 부분(해당 사분면의 모든 뱅크가 공유하는 장축변 부분)에 각각 두개씩 배치된다. 구체적으로, 1사분면에는 port0, port2가, 2사분면에는 port4, port6이, 3사분면에는 port1, port3이, 4사분면에는 port5, port7이 각각 배치된다. 각 포트는 직렬 I/O 인터페이스를 지원하며, 각각 다른 타겟 디바이스(예컨대, 칩셋, 그래픽 칩 등)와 독립적인 통신을 수행한다. 한편, 포트(port0∼port7)가 직렬 입/출력 인터페이스를 지원하도록 하는 경우, 각 포트(port0∼port7)는 데이터, 어드레스, 커맨드 등에 대응하는 다수의 패드와, 패드에 전달된 송/수신 신호를 버퍼링하기 위한 패드 버퍼(리드 버퍼, 라이트 버퍼)와, 수신된 데이터를 디코딩하기 위한 디코더와, 송신할 데이터를 인코딩하기 위한 인코더와, 수신된 직렬 데이터를 병렬 데이터로 변환하고 송신할 병렬 데이터를 직렬 데이터로 변환하기 위한 데이터 변환기 등을 구비한다.
또한, 1사분면의 뱅크와 포트 사이에는 제1 글로벌 데이터 버스(GIO_LU)가, 2사분면에는 제2 글로벌 데이터 버스(GIO_RU)가, 3사분면에는 제3 글로벌 데이터 버스(GIO_LD)가, 4사분면에는 제4 글로벌 데이터 버스(GIO_RD)가 배치된다. 제1 내지 제4 글로벌 데이터 버스(GIO_LU, GIO_RU, GIO_LD, GIO_RD)는 각각 해당 사분면의 뱅크, 포트 및 글로벌 데이터 버스 연결부(PR_U, PR_D)와 접속되는 양방향 데이터 버스(512 비트)이다.
한편, 제1 글로벌 데이터 버스(GIO_LU)와 제2 글로벌 데이터 버스(GIO_RU)는 제1 글로벌 데이터 버스 연결부(PR_U)를 통해 연결될 수 있으며, 제3 글로벌 데이터 버스(GIO_LD)와 제4 글로벌 데이터 버스(GIO_RD)는 제2 글로벌 데이터 버스 연결부(PR_D)를 통해 연결될 수 있다. 제1 및 제2 글로벌 데이터 버스 연결부(PR_U, PR_D)는 글로벌 데이터 버스의 라인수(512 개)에 대응하는 양방향 파이프 레지스터를 구비한다.
또한, 트랜스퍼 버스(TB)는 각 뱅크의 비트라인 감지증폭기와 해당 뱅크에 대응하는 버스 연결부(TL)를 연결하는 로컬 데이터 버스이다. 트랜스퍼 버스(TB)의 라인수는 하나의 세그먼트에 해당하는 셀의 수(예컨대, 512 개)와 동일하며, 차동 버스로 구현된다.
또한, 트랜스퍼 버스 연결부(TG)는 트랜스퍼 버스(TB)의 라인수 만큼의 모스 트랜지스터로 구현할 수 있다. 트랜스퍼 버스(TB)가 차동 버스이므로, 하나의 트랜스퍼 버스 연결부(TG)는 총 512쌍의 모스 트랜지스터로 구현할 수 있다. 이러한 이유로 트랜스퍼 버스 연결부(TG)를 트랜스퍼 게이트로 칭하기로 한다.
또한, 버스 연결부(TL)는 512개의 트랜스퍼 래치가 1세트이고 총 16세트가 구비된다. 각 트랜스퍼 래치는 리드용 버스 연결회로(DRAM의 IO 감지증폭기에 해당함)와 라이트용 버스 연결회로(DRAM의 라이트 드라이버에 해당함)로 구성된다. 여기서, 리드용 버스 연결회로는 트랜스퍼 버스(TB)에 실린 리드 데이터를 감지하여 래치하기 위한 리드 감지증폭기 및 래치된 데이터를 해당 뱅크가 속한 사분면의 글로벌 데이터 버스로 드라이빙하기 위한 리드 드라이버를 구비한다. 또한, 라이트용 버스 연결회로는 글로벌 데이터 버스에 실린 라이트 데이터를 감지하여 래치하기 위한 라이트 래치와, 트랜스퍼 버스(TB)로 라이트 데이터를 드라이빙하기 위한 라이트 드라이버를 구비한다.
또한, 데이터 전달부(QTRX)는 그에 대응하는 포트에 인가된 라이트 데이터를 글로벌 데이터 버스로 전달하기 위한 512개의 송신기(QTx)와 글로벌 데이터 버스로부터 인가된 리드 데이터를 수신하여 해당 포트로 전달하기 위한 512개의 수신기 (QRx)를 구비한다.
이외에도 도시되지는 않았으나, 제안된 256M 멀티-포트 DRAM은 다이의 각 모서리 부분에 배치되며, 외부 전압을 인가 받아 내부 전압을 생성하기 위한 전압 생성기, 1사분면 및 2사분면에 대응하는 포트 사이 그리고 3사분면 및 4사분면에 대응하는 포트 사이에 배치된 테스트 로직, 다이의 가장자리에 배치된 클럭 패드를 비롯한 각종 패드 등을 더 구비한다.
또한, 각 사분면에는 중재부(100)로부터 뱅크에 이르는 커맨드 라인(ACT, PCG, RD, WD)과, 중재부(100)로부터 뱅크에 이르는 어드레스 라인(AAA<0:1>, PAA<0:1>, RAA<0:1>, WAA<0:1>, RA<0:12>, RSA<0:1>, WSA<0:1>)이 구비된다. 그리고, 중재부(100) 좌우측에는 각각 중재부(100)로부터 트랜스퍼 버스 연결부(TG)에 이르는 트랜스퍼 게이트 제어라인(TGC<0:3>)이 구비된다.
도 2는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 컬럼 구성 단위인 세그먼트와 트랜스퍼 버스(TB)의 관계를 설명하기 위한 도면이다.
도 2를 참조하면, 제안된 256M 멀티-포트 DRAM은 기존의 일반적인 DRAM과 같이 다수의 메모리 셀 어레이(200)와 비트라인 감지증폭기 어레이(210)를 구비한다. 하나의 메모리 셀 어레이(200)를 기준으로 보면, 한쌍의 트랜스퍼 버스(TB<0>, TBb<0>)는 메모리 셀 어레이(200) 상하부에 배치된 4개의 비트라인 감지증폭기(BLSA)와 연결된다(박스 A 참조). 이 4개의 비트라인 감지증폭기(BLSA)는 각각 다른 세그먼트 선택신호(SGS<0:3>) - 기존의 일반적인 DRAM의 컬럼선택신호(Yi)에 대응하는 신호임 - 에 제어 받는다. 따라서, 2k 컬럼의 경우, 하나의 로우와 하나의 세그먼트가 선택되면 동시에 512개의 셀이 선택되어 그에 대응하는 512 비트의 트랜스퍼 버스(TB<0:511>)와 데이터 교환이 이루어지게 된다.
한편, 1사분면의 각 뱅크에 대응하는 트랜스퍼 버스(TB)는 동일 컬럼축 상에 배치된 3사분면의 각 뱅크에 대응하는 트랜스퍼 버스(TB)와 트랜스퍼 게이트(TG)를 통해 연결될 수 있다(512개의 TG가 1세트로 구성되며, 총 8세트임). 즉, 트랜스퍼 게이트(TG)는 동일 컬럼축 상에 배치된 두 뱅크(이를 어레이라 정의함)에 대응하는 트랜스퍼 버스(TB) 사이에 배치되어 두 트랜스퍼 버스(TB)를 선택적으로 연결한다. 트랜스퍼 게이트(TG)를 제어하기 위한 제어신호(TGC)는 중재부(100)에서 생성된다.
이하, 상기와 같이 구성된 256M 멀티-포트 DRAM의 동작을 살펴본다.
도 3a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 리드 경로를 나타낸 도면이며, 도 3b는 노말 라이트 경로를 나타낸 도면이다.
우선, 포트 port0를 통해 뱅크 bank0에 있는 특정 세그먼트의 데이터(512 비트)를 리드하는 경우를 가정한다.
도 3a를 참조하면, 포트 port0을 통해 리드 동작과 관련된 커맨드, 어드레스 등이 패킷 형태로 인가되면, 중재부(100)는 먼저 뱅크 bank0에 대한 내부 활성화 커맨드 신호(ACT), 활성화 어레이 어드레스(AAA) 및 로우 어드레스(RA)를 생성하여 특정 로우(워드라인, WL)를 활성화시키고, 이어서 뱅크 bank0에 대한 내부 리드 커맨드 신호(RD), 리드 어레이 어드레스(RAA) 및 리드 세그먼트 어드레스(RSA)를 생성한다. 이에 따라, 비트라인 감지증폭기(BLSA)는 리드 세그먼트 어드레스(RSA)에 대응하는 세그먼트의 512 비트 데이터를 감지증폭하여 트랜스퍼 버스(TB, TBb)로 구동한다. 한편, 뱅크 bank0의 버스 연결부(TL)는 뱅크 bank0의 트랜스퍼 버스(TB, TBb)에 실린 리드 데이터를 감지하여 제1 글로벌 데이터 버스(GIO_LU)로 데이터를 구동한다. 이어서, 제1 글로벌 데이터 버스(GIO_LU)에 전달된 리드 데이터는 포트 port0에 대응하는 데이터 전달부(QTRX)의 수신기(QRx)를 거쳐 포트 port0 내의 리드 버퍼에 저장되고, 리드 버퍼에 저장된 데이터는 일정단위의 패킷으로 변환되어 직렬 데이터 형태로 포트 port0와 연결된 타겟 디바이스에 전송된다. 이후, 중재부(100)는 내부 비활성화 커맨드 신호(PCG), 비활성화 어레이 어드레스(PAA)를 생성하여 해당 어레이의 로우를 비활성화시킨다. 이때, 해당 어레이의 트랜스퍼 버스 연결부(TG)는 스위치-오프 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb) 사이의 연결이 끊어지도록 한다. 미설명 도면 부호 'BL, BLb'는 비트라인 쌍, 'T'는 셀 트랜지스터, 'C'는 셀 캐패시터를 각각 나타낸 것이다.
다음으로, 포트 port0를 통해 뱅크 bank0에 있는 특정 세그먼트에 데이터(512 비트)를 라이트하는 경우를 가정한다.
도 3b를 참조하면, 포트 port0을 통해 라이트 동작과 관련된 커맨드, 어드레스, 데이터 등이 패킷 형태로 인가되면, 중재부(100)는 먼저 뱅크 bank0에 대한 내부 활성화 커맨드 신호(ACT), 활성화 어레이 어드레스(AAA) 및 로우 어드레스(RA)를 생성하여 특정 로우(워드라인, WL)를 활성화시키고, 이어서 뱅크 bank0에 대한 내부 라이트 커맨드 신호(WT), 라이트 어레이 어드레스(WAA) 및 라이트 세그먼트 어드레스(WSA)를 생성한다. 이때, 중재부(100)의 스케쥴링에 의해 포트 port0의 라 이트 버퍼에 저장된 512 비트 데이터가 라이트 세그먼트 어드레스(WSA)에 대응하는 세그먼트(512 개의 메모리 셀)에 기록된다. 포트 port0에서 병렬 데이터로 변환된 데이터는 데이터 전달부(QTRX)의 송신기(QTx)를 거쳐 제1 글로벌 데이터 버스(GIO_LU)에 로딩되고, 뱅크 bank0의 버스 연결부(TL)를 통해 다시 뱅크 bank0의 트랜스퍼 버스(TB, TBb)로 구동되며, 뱅크 bank0의 트랜스퍼 버스(TB, TBb)에 로딩된 데이터는 라이트 세그먼트 어드레스(WSA)에 대응하는 비트라인 감지증폭기(BLSA)를 통해 512개의 메모리 셀에 저장된다. 이후, 중재부(100)는 내부 비활성화 커맨드 신호(PCG), 비활성화 어레이 어드레스(PAA)를 생성하여 해당 어레이의 로우를 비활성화시킨다.
도 4a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 리드 경로를 나타낸 도면이며, 도 4b는 크로스 라이트 경로를 나타낸 도면이다.
우선, 포트 port1을 통해 뱅크 bank0에 있는 특정 세그먼트의 데이터(512 비트)를 리드하는 경우를 가정한다.
도 4a를 참조하면, 전반적인 동작은 전술한 노멀 리드시와 거의 유사하나, 해당 어레이의 트랜스퍼 버스 연결부(TG)가 스위치-온 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb)가 서로 연결되도록 하는 것이 다르다. 한편, 뱅크 bank1의 트랜스퍼 버스(TB, TBb)에 로딩된 데이터는 뱅크 bank1에 대응하는 버스 연결부(TL), 제3 글로벌 데이터 버스(GIO_LD), 포트 port1에 대응하는 데이터 전달부(QTRX), 포트 port1을 거쳐 타겟 디바이스로 전달된다.
다음으로, 포트 port1을 통해 뱅크 bank0에 있는 특정 세그먼트에 데이터(512 비트)를 라이트하는 경우를 가정한다.
도 4b를 참조하면, 전반적인 동작은 전술한 노멀 라이트시와 거의 유사하나, 역시 해당 어레이의 트랜스퍼 버스 연결부(TG)가 스위치-온 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb)가 서로 연결되도록 하는 것이 다르다. 이 경우, 포트 port1에 인가된 데이터는 포트 port1에 대응하는 데이터 전달부(QTRX), 제3 글로벌 데이터 버스(GIO_LD), 뱅크 bank1에 대응하는 버스 연결부(TL)를 거쳐 뱅크 bank0의 트랜스퍼 버스(TB, TBb)로 로딩되며, 이후의 과정은 전술한 노멀 라이트시와 동일하다.
한편, 제1 글로벌 데이터 버스(GIO_LU)와 제2 글로벌 데이터 버스(GIO_RU) 사이에 데이터 교환이 필요한 경우에는 제1 글로벌 데이터 버스 연결부(PR_U)를 통해 두 글로벌 데이터 버스를 연결하고, 제3 글로벌 데이터 버스(GIO_LD)와 제4 글로벌 데이터 버스(GIO_RD) 사이에 데이터 교환이 필요한 경우에는 제2 글로벌 데이터 버스 연결부(PR_D)를 통해 두 글로벌 데이터 버스를 연결하면 된다.
전술한 바와 같이 제안된 멀티-포트 DRAM은 모든 포트(port0∼port7)에서 모든 세그먼트를 액세스할 수 있으며, 다수의 포트를 통해 독립적인 액세스가 가능하기 때문에 - 글로벌 데이터 버스가 중복 사용되지 않는 범위에서 - 동시에 멀티 액세스가 가능하다. 또한, 새로운 아키텍쳐의 적용을 통해 코어 영역의 각 사분면에서 512 비트의 데이터를 병렬로 처리할 수 있으며, 포트에서는 직렬로 데이터를 입/출력할 수 있다. 따라서, 레이아웃 면적 증가를 최소화하고, 패키징이 용이하며, 데이터 버스에서의 데이터 선로간 스큐 문제를 유발하지 않으면서 밴드폭을 크게 증가시킬 수 있다.
도 5는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 데이터 전달구조를 나타낸 도면이다.
도 5를 참조하면, 멀티-포트 DRAM은 입/출력 인터페이스인 포트와 메모리 셀 블럭인 뱅크 사이에는 서로 데이터를 교환할 수 있는 글로벌 데이터 버스(GIO)가 존재한다. 또한, 글로벌 데이터 버스(GIO)와 포트 간의 데이터 송수신을 위해 데이터 전달부(QTRX)가 존재하며, 글로벌 데이터 버스(GIO)와 뱅크 간의 데이터 송수신을 위해 버스 연결부(TL)가 존재한다.
도 6은 상기 도 1에 도시된 256M 멀티-포트 DRAM의 글로벌 데이터 버스(GIO) 구조를 설명하기 위한 도면이다.
도 6을 참조하면, 전체 칩은 각각이 독립적인 DRAM과 같이 동작 가능한 4개의 사분면(Quarter_lu, Quarter_ru, Quarter_ld, Quarter_rd)을 가지고 있으며, 각 사분면(Quarter_lu, Quarter_ru, Quarter_ld, Quarter_rd)의 구성은 동일하다. 1사분면(Quarter_lu)의 예를 들어 설명하면, 글로벌 데이터 버스(GIO)에는 4개의 뱅크와 2개의 포트, 그리고 글로벌 데이터 버스 연결부(PR_U)가 연결된다. 즉, 하나의 줄기에 7개의 가지가 연결된 형상을 이루고 있다. 이처럼 하나의 글로벌 데이터 버스(GIO)를 여러 곳에서 공유하는 경우, 글로벌 데이터 버스(GIO)의 로딩이 커지는 문제와 데이터 간섭 문제 등이 발생할 수 있다.
도 7은 상기 도 1에 도시된 256M 멀티-포트 DRAM에서의 워스트 리드 케이스 및 워스트 라이트 케이스를 나타낸 도면이다.
도 7을 참조하면, 하나의 글로벌 데이터 버스(GIO)는 512개의 버스 라인을 구비하며, 가로 방향 배선과 세로 방향 배선이 존재한다. 통상의 실리콘 프로세스에서 세로 방향 배선은 제1 금속배선으로 구현하고 가로 방향 배선은 제2 금속배선으로 구현한다. 이처럼 계층적인 금속배선 구조를 사용하는 이유는 배선을 보다 용이하게 하기 위한 것으로, 통상 제2 금속배선 보다 하부에 위치한 제1 금속배선의 저항값이 더 크다. 그런데, 도시된 바와 같이 세로 방향 배선(제1 금속배선)의 길이 버스 라인별로 큰 차이를 보이게 된다. 이는 경우에 따라 각 버스 라인의 로딩값이 다르게 나타나는 결과를 초래하게 된다.
이러한 각 버스 라인별 로딩값의 차이와 함께 데이터 전송 경로에 따른 로딩값의 차이가 나타날 수 있다. 예컨대, 포트 port0와 뱅크 bank6 사이에 리드 또는 라이트가 일어날 때 데이터 전송 경로가 가장 길게 나타나기 때문에 글로벌 데이터 버스(GIO)의 로딩 또한 가장 크게 나타나게 된다. 그러나, 이는 글로벌 데이터 버스(GIO)의 라인 배치를 어떠한 방식으로 하느냐에 따라 달라질 수 있으며, 포트 port0와 뱅크 bank6 간의 데이터 전송이 항상 워스트한 케이스로 볼 수는 없다.
전술한 바와 같이 제안된 멀티-포트 DRAM은 512 비트에 이르는 광폭의 글로벌 데이터 버스(GIO)를 구비하고 있다. 기존에 제안된 가장 밴드폭이 큰 DRAM(DDR2)의 글로벌 데이터 버스가 64개의 버스 라인을 갖고 있는 것에 비하면 버스 라인의 수가 매우 많음을 알 수 있다.
글로벌 데이터 버스의 라인수가 64개 이하인 경우에는 버스를 통해 전달되는 데이터가 코어 전압(Vcc) 레벨로 풀 스윙하더라도 그 전류 소모량이 그다지 큰 문제가 되질 않았으나, 글로벌 데이터 버스의 라인수가 64개 보다 늘어나게 되면, 즉 128, 256, 512개 등으로 늘어나면 데이터 전송에 많은 전류가 소모되어 전력 문제를 야기하게 된다.
이러한 광폭의 글로벌 데이터 버스에서의 전력 문제를 해결하기 위하여 본 발명의 출원인은 기존의 전압 드라이빙 방식이 아닌 전류 센싱 방식을 사용하는 글로벌 데이터 버스 송/수신 구조를 제안한 바 있다(2003년 12월 22일자 출원된 대한민국 특허출원 제2003-94697호 참조).
도 8은 대한민국 특허출원 제2003-94697호에 따른 데이터 전달부(QTRX)와 버스 연결부(TL)의 송신기 및 수신기의 회로 구성을 나타낸 도면이다.
도 8을 참조하면, 버스 연결부(TL)의 송신기(TX)는 글로벌 데이터 버스(GIO)와 접지전압단(VSS) 사이에 차례로 연결되며, 각각 데이터 신호(TX1) 및 데이터 구동펄스(DP1)를 게이트 입력으로 하는 NMOS 트랜지스터 N5, N6를 구비한다.
그리고, 버스 연결부(TL)의 수신기(RX)는 소오스가 전원전압단(VDD)에 접속되며 드레인과 게이트가 다이오드 접속된 PMOS 트랜지스터(P1)와, 소오스가 전원전압단(VDD)에 접속되며 드레인이 출력 노드에 접속된 PMOS 트랜지스터(P2)와, 드레인이 PMOS 트랜지스터(P1)의 드레인(노드 A1)에 접속되고, 소오스가 글로벌 데이터 버스(GIO)에 접속되며 게이트로 기준전압(VR)을 인가받는 NMOS 트랜지스터(N1)와, 드레인이 PMOS 트랜지스터(P2)의 드레인(출력 노드)에 접속되며 게이트로 기준전압(VR)을 인가 받는 NMOS 트랜지스터(N2)와, 드레인이 NMOS 트랜지스터(N2)의 소오스 에 접속되고 소오스가 접지전압단(VSS)에 접속되며, 게이트로 데이터 평가신호(EVAL1)를 인가받는 NMOS 트랜지스터(N9)를 구비한다.
한편, 데이터 전달부(QTRX)의 송신기(QTX)는 글로벌 데이터 버스(GIO)와 접지전압단(VSS) 사이에 차례로 연결되며, 각각 데이터 신호(TX2) 및 데이터 구동펄스(DP2)를 게이트 입력으로 하는 NMOS 트랜지스터 N7, N8를 구비한다.
그리고, 데이터 전달부(QTRX)의 수신기(QRX)는 소오스가 전원전압단(VDD)에 접속되며 드레인과 게이트가 다이오드 접속된 PMOS 트랜지스터(P3)와, 소오스가 전원전압단(VDD)에 접속되며 드레인이 출력 노드에 접속된 PMOS 트랜지스터(P4)와, 드레인이 PMOS 트랜지스터(P3)의 드레인(노드 A2)에 접속되고, 소오스가 글로벌 데이터 버스(GIO)에 접속되며 게이트로 기준전압(VR)을 인가받는 NMOS 트랜지스터(N3)와, 드레인이 PMOS 트랜지스터(P4)의 드레인(출력 노드)에 접속되며 게이트로 기준전압(VR)을 인가 받는 NMOS 트랜지스터(N4)와, 드레인이 NMOS 트랜지스터(N4)의 소오스에 접속되고 소오스가 접지전압단(VSS)에 접속되며, 게이트로 데이터 평가신호(EVAL2)를 인가받는 NMOS 트랜지스터(N10)를 구비한다.
한편, 글로벌 데이터 버스(GIO)는 실제로는 긴 금속배선으로 구현하는데, 이는 등가적인 저항(R)과 캐패시터(C)로 모델링할 수 있다.
글로벌 데이터 버스(GIO)를 통한 버스 연결부(TL)의 송신기(TX)와 데이터 전달부(QTRX)의 수신기(QRX) 사이의 데이터 전송을 리드(RD)라 하며, 글로벌 데이터 버스(GIO)를 통한 데이터 전달부(QTRX) 송신기(QTX)와 버스 연결부(TL)의 수신기(RX) 사이의 데이터 전송을 라이트(WT)라 한다.
이러한 데이터 전송 구조는 기본적으로 송신기(TX, QTX)에서 전송할 데이터 신호(TX1, TX2)의 상태에 따라서 글로벌 데이터 버스(GIO)를 충전 또는 방전하고 수신기(RX, QRX)에서 글로벌 데이터 버스(GIO)의 상태를 감지하는 방식이다.
도 9는 상기 도 8에 도시된 회로의 타이밍 다이어그램이다.
이하, 도 9를 참조하여 버스 연결부(TL)의 송신기(TX)와 데이터 전달부(QTRX)의 수신기(QRX) 사이의 데이터 전송 즉, 리드(RD) 동작시를 예로 들어 상기 도 8에 도시된 회로의 동작을 설명한다.
데이터 구동펄스(DP1)는 리드 동작시 클럭에 동기되어 논리레벨 하이로 활성화되어 뱅크로부터 출력된 데이터가 글로벌 데이터 버스(GIO)에 실리도록 하는 신호이며, 데이터 평가신호(EVAL2)는 데이터 구동펄스(DP1)가 논리레벨 하이로 활성화된 시점으로부터 일정시간(글로벌 데이터 버스(GIO)의 충/방전이 어느 정도 이루어질 수 있는 마진) 이후에 논리레벨 하이로 활성화되어 글로벌 데이터 버스(GIO)에 실린 데이터를 평가하는 신호이다.
먼저, 버스 연결부(TL)의 송신기(TX)에 입력되는 데이터 신호(TX1) 및 데이터 구동펄스(DP1)가 각각 논리레벨 하이이면, NMOS 트랜지스터 N5 및 N6가 턴온되어 글로벌 데이터 버스(GIO)가 방전된다. 이때, 데이터 전달부(QTRX)의 수신기(QRX)의 노드 A2의 전위가 VDD-Vtp(PMOS 트랜지스터의 문턱전압) 이하로 떨어지고, 이에 따라 PMOS 트랜지스터 P3, P4가 턴온되어 데이터 전달부(QTRX)의 수신기(QRX)의 출력신호 DATA2는 논리레벨 하이가 된다. 즉, 논리레벨 하이의 데이터가 글로벌 데이터 버스(GIO)를 통해 제대로 전달됨을 알 수 있다. 한편, 이와 같이 하이 데이 터를 전송할 때, PMOS 트랜지스터 P4가 NMOS 트랜지스터 N10에 비해 사이즈가 크기 때문에 데이터 평가신호(EVAL2)가 논리레벨 하이가 되더라도 출력신호 DATA2가 논리레벨 로우로 떨어지지는 않고 약간의 출렁임(fluctuation) 현상을 겪게 된다.
다음으로, 데이터 신호(TX1)가 논리레벨 로우이고, 데이터 구동펄스(DP1)가 논리레벨 하이이면 글로벌 데이터 버스(GIO)가 충전된 상태를 유지하므로, 데이터 전달부(QTRX)의 수신기(QRX)의 노드 A2가 방전되지 않게 되고, 이에 따라 PMOS 트랜지스터(P4)가 출력단을 강하게 논리레벨 하이로 구동하지 못하게 된다. 이러한 상태에서 데이터 평가신호(EVAL2)가 논리레벨 하이가 되면 NMOS 트랜지스터 N10이 턴온되어 출력단이 방전되고, 데이터 전달부(QTRX)의 수신기(QRX)의 출력신호 DATA2는 논리레벨 로우가 된다. 즉, 논리레벨 로우의 데이터가 글로벌 데이터 버스(GIO)를 통해 제대로 전달됨을 알 수 있다.
도 9에 도시된 바에 따르면, 데이터 구동펄스(DP1)의 하이 구간이 4번 있는데, 이는 4번의 데이터 전송이 이루어짐을 의미한다. 즉, 2번은 하이 데이터를 다음 2번은 로우 데이터를 전송함을 의미한다.
결과적으로, 데이터 구동펄스(DP1, DP2)가 논리레벨 하이인 구간 동안에만 글로벌 데이터 버스(GIO)의 방전이 이루어지며, 글로벌 데이터 버스(GIO)의 충전은 버스 연결부(TL)의 수신기(RX) 및 데이터 전달부(QTRX)의 수신기(QRX)에 의해 이루어진다. 글로벌 데이터 버스(GIO)의 방전이 이루어지는 순간에도 각 수신기(RX, QRX)에 의한 충전 현상이 여전히 존재하게 되므로 - 기준전압(VR)을 인가 받는 NMOS 트랜지스터 N1, N3가 일정 정도 턴온된 상태를 유지하는데 따른 것임 -, 방전 기능을 수행하는 송신기(TX, QTX) 내의 NMOS 트랜지스터(N5, N6, N7, N8)의 사이즈를 결정할 때 이를 감안하여야 한다.
도 10은 상기 도 1에 도시된 256M 멀티-포트 DRAM의 글로벌 데이터 버스(GIO_LU)에 연결된 데이터 송수신 블럭의 글로벌 데이터 버스 방전시 동작을 나타낸 도면이다.
도 10을 참조하면, 256M 멀티-포트 DRAM의 1사분면의 글로벌 데이터 버스(GIO_LU)에는 4개의 뱅크(bank0, bank2, bank4, bank6)와, 2개의 포트(port0, port2), 그리고 하나의 글로벌 데이터 버스 연결부(PR_U)가 연결되어 있다. 이들 상호간에 데이터를 주고 받기 위해서는 어느 쪽이든 글로벌 데이터 버스(GIO_LU)와 연결된 송신기와 수신기가 구비되어야 한다. 즉, 뱅크 쪽의 버스 연결부(TL)에도 수신기(RX)와 송신기(TX)가 필요하고, 포트 쪽의 데이터 전달부(QTRX)에도 수신기(QRX)와 송신기(QTX)가 필요하며, 글로벌 데이터 버스 연결부(PR_U)도 마찬가지다.
앞에서 설명한 바와 같이 수신기(RX, QRX)는 글로벌 데이터 버스(GIO_LU)의 충방전 상태에 따라 전송되는 데이터 값을 판별하는 기능과 더불어, 글로벌 데이터 버스(GIO_LU)를 충전시키는 충전 소오스로서 작용한다.
도 10에서는 뱅크 bank2에서 데이터를 전송하고 포트 port2에서 데이터를 수신하는 경우를 나타내고 있다. 이 경우, 리드 동작시 활성화되는 데이터 구동펄스 RDP<2>가 논리레벨 하이인 구간에서 뱅크 bank2의 버스 연결부(TL) 내의 송신기(TX)에서 글로벌 데이터 버스(GIO_LU)에 대한 방전이 이루어진다.
데이터 구동펄스(RDP)가 논리레벨 하이인 구간은 메모리 소자의 동작 속도에 의해서 결정되는데, 고속 동작을 하는 경우라면 그 구간은 수 ns에 불과할 수도 있다. 즉, 뱅크 bank2의 버스 연결부(TL) 내의 송신기(TX)가 매우 짧은 시간 내에 글로벌 데이터 버스(GIO_LU)를 방전시켜야 한다.
그런데, 이처럼 뱅크 bank2의 버스 연결부(TL) 내의 송신기(TX)가 글로벌 데이터 버스(GIO_LU)를 방전시키는 와중에도 글로벌 데이터 버스(GIO_LU)에 연결된 모든 수신기(RX, QRX)가 글로벌 데이터 버스(GIO_LU)를 충전시키는 기능을 수행하고 있기 때문에 뱅크 bank2의 버스 연결부(TL) 내의 송신기(TX)가 글로벌 데이터 버스(GIO_LU)를 효과적으로 방전시키는데 걸림돌이 되고 있다. 이러한 문제는 전술한 리드 동작 뿐만 아니라 라이트 동작시에도 마찬가지로 발생하게 된다.
한편, 이러한 문제를 해결하기 위해서는 송신기(TX, QTX) 내의 NMOS 트랜지스터(N5, N6, N7, N8)의 사이즈를 매우 크게 설계해야 한다. 이는 짧은 시간에 충분한 양의 전하를 방전시킬 수 있다면 정상적인 회로 동작이 가능하기 때문이다.
그러나, 이처럼 트랜지스터의 사이즈를 증가시키는 방법은 전류 소모의 증가를 수반할 뿐만 아니라, 트랜지스터의 사이즈 증가에 따른 레이아웃 면적의 증가가 불가피하다는 문제점이 있다. 트랜지스터 사이즈 증가에 수반되는 문제점들은 하나의 글로벌 데이터 버스 라인에 연결된 수신기(RX, QRX)의 수가 증가할수록 더욱 심화되며, 궁극적으로는 글로벌 데이터 버스의 라우팅에도 큰 어려움을 가중시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 전류 센싱 방식의 글로벌 데이터 버스 송수신 구조에서의 불필요한 충전 소오스에 의한 글로벌 데이터 버스 구동 효율 저하 현상을 방지할 수 있는 멀티-포트 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 버스 라인을 구비하는 글로벌 데이터 버스; 상기 글로벌 데이터 버스와 데이터를 교환하기 위한 전류 센싱 방식의 송신 수단 및 수신 수단을 가지는 다수의 뱅크; 상기 글로벌 데이터 버스와 데이터를 교환하기 위한 전류 센싱 방식의 송신 수단 및 수신 수단을 가지는 하나 이상의 포트; 상기 뱅크 및 상기 포트 각각의 수신 수단과 상기 글로벌 데이터 버스의 버스 라인 사이에 제공되어 해당 수신 수단과 상기 글로벌 데이터 버스를 선택적으로 연결하기 위한 다수의 스위칭 수단; 및 상기 뱅크 및 상기 포트의 송신 수단에 인가되는 데이터 구동펄스에 응답하여, 상기 뱅크의 송신 수단에 의해 상기 글로벌 데이터 버스가 구동되는 구간 동안 상기 뱅크의 수신 수단에 대응하는 스위칭 수단을 오프시키고 상기 포트의 송신 수단에 의해 상기 글로벌 데이터 버스가 구동되는 구간 동안 상기 포트의 수신 수단에 대응하는 스위칭 수단을 오프시키는 스위칭 신호를 생성하기 위한 스위칭 신호 생성 수단을 구비하는 멀티-포트 메모리 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 다수의 버스 라인을 구비하는 글로벌 데이터 버스; 상기 글로벌 데이터 버스와 데이터를 교환하기 위한 전류 센싱 방식의 송신 수단 및 수신 수단을 가지는 다수의 뱅크; 상기 글로벌 데이터 버스와 데이터를 교환하기 위한 전류 센싱 방식의 송신 수단 및 수신 수단을 가지는 하나 이상의 포트; 상기 뱅크 및 상기 포트 각각의 수신 수단과 상기 글로벌 데이터 버스의 버스 라인 사이에 제공되어 해당 수신 수단과 상기 글로벌 데이터 버스를 선택적으로 연결하기 위한 다수의 스위칭 수단; 및 상기 뱅크 및 상기 포트의 송신 수단에 인가되는 데이터 구동펄스에 응답하여, 상기 뱅크 또는 상기 포트의 송신 수단에 의해 상기 글로벌 데이터 버스가 구동되는 구간 동안 실제로 데이터를 받는 하나의 수신 수단을 제외한 나머지 수신 수단에 대응하는 스위칭 수단을 오프시키는 스위칭 신호를 생성하기 위한 스위칭 신호 생성 수단을 구비하는 멀티-포트 메모리 소자가 제공된다.
본 발명은 전류 센싱 방식의 데이터 송수신 구조를 구비하여 글로벌 데이터 버스와 데이터를 교환하는 데이터 송수신 블럭(뱅크, 포트, 글로벌 데이터 버스 연결부)을 구비하는 멀티-포트 메모리 소자에서, 데이터 송수신 블럭의 수신기와 글로벌 데이터 버스 사이에 스위치를 배치하여 글로벌 데이터 구동시 불필요한 충전 소오스를 차단하는 스킴을 채택하였으며, 더불어 바람직한 스위치 온/오프 제어 모델을 제시한다. 이를 위하여 본 발명에서는 리드 또는 라이트 커맨드 인가시 활성화되는 데이터 구동펄스(DP)를 이용하며, 실질적으로 데이터를 수신하는 수신기가 글로벌 데이터 버스로부터 차단되는 것을 방지하기 위하여 수신된 데이터를 래치하는데 사용되는 데이터 캡쳐 신호(CP)를 이용한다. 이 경우, 글로벌 데이터 구동시 불필요한 충전 소오스를 차단해 줌으로써 전력 소모를 줄이고, 데이터 송수신 블럭 내의 송신기의 방전용 트랜지스터의 사이즈를 줄일 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 11은 본 발명의 일 실시예에 따른 256M 멀티-포트 DRAM의 글로벌 데이터 버스(GIO_LU)의 데이터 송수신 블럭의 글로벌 데이터 버스 구동 스킴을 나타낸 도면이다.
도 11을 참조하면, 본 실시예에 따른 256M 멀티-포트 DRAM의 글로벌 데이터 버스(GIO_LU)의 데이터 송수신 블럭의 글로벌 데이터 버스 구동 스킴은, 상기 도 10에 도시된 종래기술과 비교할 때, 데이터 송수신 블럭 자체의 변화는 없고, 단지 각 데이터 송수신 블럭 - 뱅크(bank0, bank2, bank4, bank6) 쪽의 버스 연결부(TL), 포트(port0, port2) 쪽의 데이터 전달부(QTRX), 그리고 글로벌 데이터 버스 연결부(PR_U) - 의 수신기(RX, QRX)와 글로벌 데이터 버스(GIO_LU) 사이에 스위칭 NMOS 트랜지스터를 구비하고 있다.
여기서, 뱅크(bank0, bank2, bank4, bank6) 쪽의 버스 연결부(TL)의 수신기(RX)에 연결된 스위칭 NMOS 트랜지스터의 게이트에는 그에 대응하는 스위칭 신호 sw<0>, sw<2>, sw<4>, sw<6>가 인가되고, 포트(port0, port2) 쪽의 데이터 전달부(QTRX)의 수신기(QRX)에 연결된 스위칭 NMOS 트랜지스터의 게이트에는 sw_p<0>, sw_p<2>가 인가된다.
이하, 이러한 스위칭 신호(sw<0>, sw<2>, sw<4>, sw<6>, sw_p<0>, sw_p<2>)를 생성하기 위한 로직과 그에 따른 글로벌 데이터 버스(GIO_LU) 구동 방식에 대해 살펴본다.
도 12는 상기 도 11의 스위칭 신호(sw<0>, sw<2>, sw<4>, sw<6>, sw_p<0>, sw_p<2>)를 생성하기 위한 로직의 제1 구현예를 나타낸 도면이다.
도 12를 참조하면, 도시된 스위칭 신호 생성 로직은, 리드 동작시 활성화되는 데이터 구동펄스 RDP<0>, RDP<2>, RDP<4>, RDP<6>를 입력으로 하는 노아 게이트(NOR1)와, 라이트 동작시 활성화되는 데이터 구동펄스 WDP<0>, WDP<2>를 입력으로 하는 노아 게이트(NOR2)를 구비한다.
여기서, 데이터 구동펄스 RDP<0>, RDP<2>, RDP<4>, RDP<6>는 해당 수신기(RX)와 짝을 이루는 뱅크측 송신기(TX)에서 포트쪽으로 데이터를 전송할 때(리드 동작시) 논리레벨 하이로 활성화되는 신호이며, 데이터 구동펄스 WDP<0>, WDP<2>는 해당 수신기(QRX)와 짝을 이루는 포트측 송신기(QTX)에서 뱅크쪽으로 데이터를 전송할 때(라이트 동작시) 논리레벨 하이로 활성화되는 신호이다. 상기 도 8에서 버스 연결부(TL)의 송신기(TX)에 인가되는 데이터 구동펄스(DP1)가 RDP에 해당하며, 데이터 전달부(QTRX)의 송신기(QTX)에 인가되는 데이터 구동펄스(DP2)가 WDP에 해당한다.
본 구현예에서는 뱅크측 스위칭 신호 sw<0>, sw<2>, sw<4>, sw<6>이 노아 게이트(NOR1)로부터 출력되고 있어 실질적으로 네 신호의 타이밍이 동일하다고 할 수 있으며, 노아 게이트(NOR2)로부터 출력되는 포트측 스위칭 신호 sw_p<0>, sw_p<2> 또한 동일한 타이밍을 가지는 신호이다.
도 13은 상기 도 12의 로직의 타이밍 다이어그램으로서, 이하 이를 참조하여 그에 따른 글로벌 데이터 버스(GIO_LU) 구동 동작을 설명한다.
데이터 구동펄스 RDP<0>, RDP<2>, RDP<4>, RDP<6> 중 어느 하나가 논리레벨 하이로 활성화될 때 글로벌 데이터 버스(GIO_LU)를 감지하는 것은 포트쪽의 수신기(QRX)가 될 것이다. 따라서, 이 경우에는 뱅크쪽의 수신기(RX)는 모두 차단되어도 글로벌 데이터 버스(GIO_LU)를 통한 데이터 전송에 아무런 영향을 미치지 않는다.
이와 반대로, 데이터 구동펄스 WDP<0> 또는 WDP<2>가 논리레벨 하이로 활성화될 때 글로벌 데이터 버스(GIO_LU)를 감지하는 것은 뱅크쪽의 수신기(RX)가 될 것이다. 따라서, 이 경우에는 포트쪽의 수신기(QRX)는 모두 차단되어도 글로벌 데이터 버스(GIO_LU)를 통한 데이터 전송에 아무런 영향을 미치지 않는다.
이러한 동작을 가장 간단히 구현할 수 있는 로직이 상기 도 7에 도시된 바와 같은 노아 게이트(NOR1, NOR2)이다. 그러나, 이는 스위칭 신호 sw<0>, sw<2>, sw<4>, sw<6>, sw_p<0>, sw_p<2>를 생성하기 위한 수많은 구현예 중 하나에 지나지 않는다. 실제로는 노아 게이트의 팬-인(Fan-In) 값이 너무 커지면 노아 게이트 자체의 사이즈가 매우 커지기 때문에 이 로직을 그대로 적용하는데는 문제가 따를 수 있다 - 이 로직의 사용이 불가능하다는 의미는 아님 -.
한편, 도 12 및 도 13을 살펴보면, 뱅크쪽의 수신기(RX)가 차단되는 상황과 포트쪽의 수신기(QTX)가 차단되는 상황이 다르다는 것을 쉽게 알 수 있을 것이다. 즉, 포트쪽에는 한 라인의 글로벌 데이터 버스(GIO_LU)에 2개의 수신기(QRX)가 연결되어 있고 뱅크쪽에는 4개의 수신기(RX)가 연결되어 있으며, 이는 뱅크쪽의 송신기(TX)와 포트쪽의 송신기(QTX)의 방전 능력 - 방전용 NMOS 트랜지스터의 사이즈 - 이 서로 다르게 설계되어야 함을 의미한다.
도 14는 이러한 뱅크-포트 간의 구조적 불균형을 제거한 스위칭 신호 생성 로직의 제2 구현예를 나타낸 도면이다.
도 14를 참조하면, 도시된 스위칭 신호 생성 로직은, 리드 동작시 활성화되는 데이터 구동펄스 RDP<0>, RDP<2>, RDP<4>, RDP<6> 및 라이트 동작시 활성화 되는 데이터 구동펄스 WDP<0>, WDP<2>를 입력으로 하는 노아 게이트(NOR3)와, 글로벌 데이터 버스(GIO_LU)가 구동되는 구간에서 노아 게이트(NOR3)의 출력신호를 선택적으로 래치하여 실제로 데이터를 받는 수신기(RX, QRX)에 대응하는 스위칭 신호만을 활성화시켜 출력하기 위한 다수의 래치 회로(1410, 1412, 1414, 1416, 1418, 1420)를 구비한다.
스위칭 신호 sw<0>를 출력하는 래치 회로(1414)를 일례로 들어 설명하면, 래치 회로(1414)는 펄스폭이 증가된 데이터 캡쳐 신호 CP_W<2>와 그의 반전 신호 CP_Wb<2>에 제어 받아 노아 게이트(NOR3)의 출력신호를 선택적으로 통과시키기 위한 트랜스미션 게이트(TG)와, 트랜스미션 게이트(TG)의 출력신호를 반전 래치하기 위한 인버터 래치(INV1 및 INV2)와, 인버터 래치의 출력신호를 반전시켜 스위칭 신호 sw<0>로서 출력하기 위한 인버터(INV3)를 구비한다.
나머지 래치 회로(1410, 1412, 1416, 1418, 1420)의 소자 구성 역시 전술한 래치 회로(1414)와 동일하며, 다만 트랜스미션 게이트(TG)를 제어하는 신호가 다를 뿐이다.
도 15는 상기 도 14의 펄스폭이 증가된 데이터 캡쳐 신호(CP_W)를 설명하기 위한 타이밍 다이어그램으로서, 이하 트랜스미션 게이트(TG)를 제어하는 펄스폭이 증가된 데이터 캡쳐 신호 CP_W에 대해 살펴보기로 한다.
리드 또는 라이트 커맨드 인가시, 송신기(TX, QTX)에서 데이터 구동펄스 DP가 활성화되듯, 수신기(RX, QRX)에서는 데이터 평가신호(EVAL)가 활성화됨을 앞에서 살펴본 바 있다. 이처럼 수신기(RX, QRX)에서 데이터를 감지한 후에는 데이터를 래치할 필요가 있는데, 수신기(RX, QRX)에서 감지된 데이터를 래치하는데 사용되는 신호로 데이터 캡쳐 신호(CP)를 사용하게 된다. 데이터 캡쳐 신호(CP)는 데이터 평가신호(EVAL)와 거의 동일한 위상을 가지므로 같은 신호로 보아도 무방할 것이며, 데이터 구동펄스(DP)와 마찬가지로 라이트 동작시 활성화 되는 데이터 캡쳐 신호 WCP와 리드 동작시 활성화 되는 데이터 캡쳐 신호 RCP가 존재한다.
그런데, 데이터 캡쳐 신호(CP) 자체는 송신기(TX, QTX)에서 글로벌 데이터 버스(GIO_LU)에 데이터를 로딩한 이후 즉, 데이터 구동펄스(DP)가 논리레벨 하이로 활성화된 이후에 수신기(RX, QRX)에서 이를 감지해야 하므로 데이터 구동펄스(DP)에 비해 늦은 위상을 가진다. 따라서, 리드/라이트 커맨드를 받아서 데이터 구동펄스(DP)와 함께 초기 데이터 캡쳐 신호를 만들고, 이 초기 데이터 캡쳐 신호를 일정 정도 지연시켜 데이터 캡쳐 신호(CP)를 만들고 있다.
다시, 본 구현예의 스위칭 신호 생성 로직을 살펴 보면, 노아 게이트(NOR)의 출력신호가 바뀌는 시점에서 이미 트랜스미션 게이트(TG)가 열려 있어야 정상적인 래칭이 가능함을 쉽게 알 수 있을 것이다.
즉, 트랜스미션 게이트(TG)를 제어하는 신호는 적어도 데이터 구동펄스(DP)에 비해 빠른 위상을 가져야 하며, 또한 데이터 구동펄스(DP)가 논리레벨 하이로 펄싱한 이후 다시 논리레벨 로우로 떨어진 이후까지 활성화 상태를 유지해야 데이터 전송에 문제를 야기하지 않게 된다. 따라서, 트랜스미션 게이트(TG)를 제어하는 신호는 데이터 구동펄스(DP) 보다 넓은 펄스폭을 가질 것이 요구되며, 이러한 요구에 부응하기 위하여 데이터 구동펄스(DP) 보다 빠른 위상을 가지는 초기 데이터 캡쳐 신호를 이용하여 펄스폭이 증가된 데이터 캡쳐 신호(CP_W)를 만드는 것이다.
상기 도 15는 포트 port2를 통해 뱅크 bank0의 데이터를 읽어 내는 경우의 파형을 예시하고 있다. 즉, 리드 커맨드와 어드레스를 받아서 RDP<0>와 초기RCP<p2>가 활성화되면, 이 초기RCP<p2> 신호를 지연시켜 RCP<p2>를 만들고, 초기RCP<p2> 신호를 받아서 RDP<0>의 활성화 구간이 충분히 포함될 수 있을 정도의 펄스폭을 가지는 펄스폭이 증가된 데이터 캡쳐 신호 CP_W<p2>를 만들고 있다.
본 구현예의 스위칭 신호 생성 로직을 적용하는 경우, 아무런 커맨드가 들어오지 않는 초기 상태에서 노아 게이트(NOR3)의 출력신호는 논리레벨 하이 상태이고 모든 래치 회로(1410, 1412, 1414, 1416, 1418, 1420)의 트랜스미션 게이트(TG)가 열려 있기 때문에 논리레벨 하이 값이 래칭되어 스위칭 신호 sw_p<0>, sw_p<2>, sw<0>, sw<2>, sw<4>, sw<6>는 모두 논리레벨 하이 상태를 유지한다.
한편, 뱅크 bank0, bank2, bank4, bank6와 관련된 리드 커맨드나 포트 port0, port2와 관련된 라이트 커맨드가 인가되어 데이터 구동펄스 WDP<0>, WDP<2>, RDP<0>, RDP<2>, RDP<4>, RDP<6> 중 어느 하나가 논리레벨 하이로 펄싱하면, 노아 게이트(NOR3)의 출력신호 역시 논리레벨 로우로 펄싱하게 된다. 이처럼 실제로 데이터를 보내는 송신기(TX, QTX)에 대응하는 데이터 구동펄스(DP)가 논리레벨 하이로 펄싱하는 구간에서 실제로 데이터를 받는 수신기(RX, QRX)에 대응하는 펄스폭이 증가된 데이터 캡쳐 신호(CP_W)는 상기 도 15에서 보듯 논리레벨 하이 상태를 나타내고, 나머지는 논리레벨 로우 상태를 유지하게 된다. 결국, 래치 회로(1410, 1412, 1414, 1416, 1418, 1420) 중에서 실제로 데이터를 받는 수신기(RX, QRX)에 대응하는 래치 회로의 트랜스미션 게이트(TG)는 닫힌 상태이므로 래치값을 변화시키지 않고, 나머지 래치 회로의 래치값들은 변화된다. 즉, 스위칭 신호 sw_p<0>, sw_p<2>, sw<0>, sw<2>, sw<4>, sw<6> 중 실제로 데이터를 수신하는 수신기(RX, QRX)에 대응하는 스위칭 신호만이 논리레벨 하이를 유지하고, 나머지 스위칭 신호는 모두 논리레벨 로우가 된다.
이후, 데이터 구동펄스(DP)가 다시 논리레벨 로우로 떨어지고 펄스폭이 증가된 데이터 캡쳐 신호(CP_W) 역시 논리레벨 로우로 떨어지면 모든 래치 회로(1410, 1412, 1414, 1416, 1418, 1420)의 래치값이 논리레벨 하이가 된다.
따라서, 본 구현예의 스위칭 신호 생성 로직을 적용하는 경우, 실제로 데이터를 수신하는 수신기(RX, QRX)에 대응하는 스위칭 NMOS 트랜지스터(도 11 참조)만이 턴온되어 데이터를 수신하고, 나머지 스위칭 NMOS 트랜지스터들은 글로벌 데이터 버스(GIO_LU)와 연결이 차단된다. 결국, 글로벌 데이터 버스(GIO_LU)가 방전 구 동되는 구간에서 항상 하나의 수신기(RX)만이 글로벌 데이터 버스(GIO_LU)에 대한 충전 기능을 수행하게 되므로, 데이터를 받는 위치가 뱅크쪽이든 포트쪽이든 차이점이 없게 되어 앞서 언급한 구조적인 불균형을 해소할 수 있게 된다. 또한, 본 구현예의 스위칭 신호 생성 로직 적용시에는 전술한 제1 구현예의 로직 적용시에 비해 턴온되어 있는 스위칭 NMOS 트랜지스터의 수가 줄어 들게 되어 전반적인 전류 소모 저감 측면에서도 유리하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 위에서는 DRAM 셀을 사용하는 멀티-포트 DRAM의 경우를 일례로 들어 설명하였으나, 본 발명은 SRAM을 비롯한 다른 RAM 셀을 구비한 멀티-포트 메모리 소자에도 적용된다.
또한, 발명의 상세한 설명에서 사용된 멀티-포트 메모리 소자의 포트의 수, 뱅크의 수 등도 메모리 소자의 용량 및 칩 사이즈에 따라 변경될 수 있다.
또한, 전술한 실시예에서 사용된 트랜지스터 및 로직 게이트는 신호의 극성에 따라 변경이 가능하다.
전술한 본 발명은 전류 센싱 방식의 글로벌 데이터 버스 송수신 구조를 가지는 멀티-포트 메모리 소자에서의 글로벌 데이터 구동시 불필요한 충전 소오스를 차단해 줌으로써 전력 소모를 줄이고, 데이터 송수신 블럭 내의 송신기의 방전용 트랜지스터의 사이즈를 줄일 수 있으며, 이로 인하여 글로벌 데이터 버스 라우팅 용이성 확보, 칩 사이즈 감소 등의 효과를 기대할 수 있다.

Claims (13)

  1. 다수의 버스 라인을 구비하는 글로벌 데이터 버스;
    상기 글로벌 데이터 버스와 데이터를 교환하기 위한 전류 센싱 방식의 송신 수단 및 수신 수단을 가지는 다수의 뱅크;
    상기 글로벌 데이터 버스와 데이터를 교환하기 위한 전류 센싱 방식의 송신 수단 및 수신 수단을 가지는 하나 이상의 포트;
    상기 뱅크 및 상기 포트 각각의 수신 수단과 상기 글로벌 데이터 버스의 버스 라인 사이에 제공되어 해당 수신 수단과 상기 글로벌 데이터 버스를 선택적으로 연결하기 위한 다수의 스위칭 수단; 및
    상기 뱅크 및 상기 포트의 송신 수단에 인가되는 데이터 구동펄스에 응답하여, 상기 뱅크의 송신 수단에 의해 상기 글로벌 데이터 버스가 구동되는 구간 동안 상기 뱅크의 수신 수단에 대응하는 스위칭 수단을 오프시키고 상기 포트의 송신 수단에 의해 상기 글로벌 데이터 버스가 구동되는 구간 동안 상기 포트의 수신 수단에 대응하는 스위칭 수단을 오프시키는 스위칭 신호를 생성하기 위한 스위칭 신호 생성 수단
    을 구비하는 멀티-포트 메모리 소자.
  2. 제1항에 있어서,
    상기 다수의 스위칭 수단은 각각,
    해당 수신 수단과 상기 글로벌 데이터 버스 사이에 연결되며, 해당 수신 수단에 대응하는 상기 스위칭 신호를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 스위칭 신호 생성 수단은,
    상기 뱅크의 송신 수단에 인가되는 다수의 리드 데이터 드라이빙 펄스 - 리드 커맨드를 받아서 펄싱함 - 를 논리 조합하여 뱅크용 스위칭 신호를 생성하기 위한 제1 로직 게이트와,
    상기 포트의 송신 수단에 인가되는 다수의 데이터 드라이빙 펄스 - 라이트 커맨드를 받아 펄싱함 - 를 논리 조합하여 포트용 스위칭 신호를 생성하기 위한 제2 로직 게이트를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  4. 제3항에 있어서,
    상기 제1 및 제2 로직 게이트는 각각 노아 게이트인 것을 특징으로 하는 멀티-포트 메모리 소자.
  5. 제1항에 있어서,
    상기 송신 수단은 각각,
    상기 글로벌 데이터 버스와 접지전압단 사이에 차례로 연결되며, 각각 데이터 신호 및 상기 데이터 구동펄스를 게이트 입력으로 하는 제1 및 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  6. 제5항에 있어서,
    상기 수신 수단은 각각,
    소오스가 전원전압단에 접속되며 드레인과 게이트가 다이오드 접속된 제1 PMOS 트랜지스터;
    소오스가 상기 전원전압단에 접속되며 드레인이 출력 노드에 접속된 제2 PMOS 트랜지스터;
    드레인이 상기 제1 PMOS 트랜지스터의 드레인에 접속되고 소오스가 상기 글로벌 데이터 버스에 접속되며 게이트로 기준전압을 인가받는 제3 NMOS 트랜지스터;
    드레인이 상기 제2 PMOS 트랜지스터의 드레인(출력 노드)에 접속되며 게이트로 상기 기준전압을 인가 받는 제4 NMOS 트랜지스터;
    드레인이 상기 제4 NMOS 트랜지스터의 소오스에 접속되고 소오스가 상기 접지전압단에 접속되며, 게이트로 데이터 평가신호를 인가받는 제5 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  7. 다수의 버스 라인을 구비하는 글로벌 데이터 버스;
    상기 글로벌 데이터 버스와 데이터를 교환하기 위한 전류 센싱 방식의 송신 수단 및 수신 수단을 가지는 다수의 뱅크;
    상기 글로벌 데이터 버스와 데이터를 교환하기 위한 전류 센싱 방식의 송신 수단 및 수신 수단을 가지는 하나 이상의 포트;
    상기 뱅크 및 상기 포트 각각의 수신 수단과 상기 글로벌 데이터 버스의 버스 라인 사이에 제공되어 해당 수신 수단과 상기 글로벌 데이터 버스를 선택적으로 연결하기 위한 다수의 스위칭 수단; 및
    상기 뱅크 및 상기 포트의 송신 수단에 인가되는 데이터 구동펄스에 응답하여, 상기 뱅크 또는 상기 포트의 송신 수단에 의해 상기 글로벌 데이터 버스가 구동되는 구간 동안 실제로 데이터를 받는 하나의 수신 수단을 제외한 나머지 수신 수단에 대응하는 스위칭 수단을 오프시키는 스위칭 신호를 생성하기 위한 스위칭 신호 생성 수단
    을 구비하는 멀티-포트 메모리 소자.
  8. 제7항에 있어서,
    상기 다수의 스위칭 수단은 각각,
    해당 수신 수단과 상기 글로벌 데이터 버스 사이에 연결되며, 해당 수신 수단에 대응하는 상기 스위칭 신호를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  9. 제7항 또는 제8항에 있어서,
    상기 스위칭 신호 생성 수단은,
    상기 뱅크 및 상기 포트의 모든 수신 수단에 대응하는 상기 데이터 구동펄스를 논리 조합하기 위한 논리 조합부와,
    상기 글로벌 데이터 버스가 구동되는 구간에서 상기 논리 조합부의 출력신호를 선택적으로 래치하여 상기 실제로 데이터를 받는 하나의 수신 수단에 대응하는 상기 스위칭 신호만을 활성화시켜 출력하기 위한 다수의 래치 회로를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  10. 제9항에 있어서,
    상기 논리 조합부는 상기 뱅크 및 상기 포트의 모든 수신 수단에 대응하는 상기 데이터 구동펄스를 입력으로 하는 노아 게이트를 구비하는 것을 특징으로 하 는 멀티-포트 메모리 소자.
  11. 제10항에 있어서,
    상기 다수의 래치회로는 각각,
    상기 데이터 구동펄스 보다 위상이 빠르고 상기 데이터 구동펄스의 펄싱 구간이 포함될 정도로 넓은 펄스폭을 가지는 데이터 캡쳐 신호 - 상기 데이터 캡쳐 신호는 상기 뱅크 및 상기 포트의 수신 수단 각각에서 감지된 데이터를 래치하는데 사용되는 신호임 - 에 응답하여 상기 논리 조합부의 출력신호를 선택적으로 통과시키기 위한 트랜스미션 게이트;
    상기 트랜스미션 게이트의 출력신호를 반전 래치하기 위한 인버터 래치; 및
    상기 인버터 래치의 출력신호를 반전시켜 상기 스위칭 신호로서 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  12. 제7항에 있어서,
    상기 송신 수단은 각각,
    상기 글로벌 데이터 버스와 접지전압단 사이에 차례로 연결되며, 각각 데이터 신호 및 상기 데이터 구동펄스를 게이트 입력으로 하는 제1 및 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  13. 제12항에 있어서,
    상기 수신 수단은 각각,
    소오스가 전원전압단에 접속되며 드레인과 게이트가 다이오드 접속된 제1 PMOS 트랜지스터;
    소오스가 상기 전원전압단에 접속되며 드레인이 출력 노드에 접속된 제2 PMOS 트랜지스터;
    드레인이 상기 제1 PMOS 트랜지스터의 드레인에 접속되고 소오스가 상기 글로벌 데이터 버스에 접속되며 게이트로 기준전압을 인가받는 제3 NMOS 트랜지스터;
    드레인이 상기 제2 PMOS 트랜지스터의 드레인(출력 노드)에 접속되며 게이트로 상기 기준전압을 인가 받는 제4 NMOS 트랜지스터;
    드레인이 상기 제4 NMOS 트랜지스터의 소오스에 접속되고 소오스가 상기 접지전압단에 접속되며, 게이트로 데이터 평가신호를 인가받는 제5 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
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