JP2001043674A

JP2001043674A - 半導体記憶装置

Info

Publication number: JP2001043674A
Application number: JP11217308A
Authority: JP
Inventors: Toshio Hosoi; 俊男細井; Junji Ogawa; 淳二小川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-07-30
Filing date: 1999-07-30
Publication date: 2001-02-16

Abstract

(57)【要約】（修正有）【課題】ＤＲＡＭ自身が複数のポートを有し、複数の
アドレスに対し同時にアクセスをすることが可能であ
り、ウェハの面積の拡大を回避できる半導体記憶装置を
提供する。【解決手段】メモリブロックＢ11〜Ｂ41は共有配線JB
1 に、メモリブロックＢ12〜Ｂ42は共有配線JB2 に、メ
モリブロックＢ13〜Ｂ43は共有配線JB3 に、メモリブロ
ックＢ14〜Ｂ44は共有配線JB4 に共通接続されている。
ポートＰ１，Ｐ２が異なる共有配線に接続されたメモリ
ブロックにアクセスする場合は、スイッチＳ11〜Ｓ14，
Ｓ21〜Ｓ22を制御して、同時にアクセスすることを可能
とする。また、ポートＰ１，Ｐ２が同じ共有配線に接続
されたメモリブロックをアクセスする場合は、先にアク
セスを開始したポートのアクセス終了を待って、他のポ
ートのアクセスを開始する。３以上のポートをもつ半導
体記憶装置も可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に複数の入出力ポートを有するマルチポートメモ
リに関する。

【０００２】

【従来の技術】近年、コンピュータの高速化及び多機能
化に応じて、複数のＣＰＵ（centralprocessing unit
）からアクセス可能なマルチポートメモリが要求され
るようになった。図３７は従来のマルチポートメモリ
（半導体記憶装置）の一例を示すブロック図である。こ
のマルチポートメモリは、複数のＤＲＡＭ（dynamic ra
ndom-access memory）セルからなるデータ記憶部１０１
と、２ポートＳＲＡＭ（static random access memory
）等からなるレジスタ１０２とにより構成されてい
る。データ記憶部１０１に記憶されるデータはレジスタ
１０２に一時的に記憶され、その後データ記憶部１０１
に送られる。レジスタ１０２に記憶されているデータに
ついては、レジスタ１０２のもつ２つのポートを使用し
て、任意の２つのデータを同時に読み出し又は書き込み
することができる。

【０００３】また、従来から、ビデオメモリ（ＶＲＡ
Ｍ）のようにＤＲＡＭ自身が２つのポートを有している
半導体記憶装置もある。但し、ＶＲＡＭの場合は、複数
のポートに対応して複数系統のデータバスを有している
が、アドレスバスは１系統しか有していない。

【０００４】

【発明が解決しようとする課題】しかしながら、図３７
に示すようにマルチポートＳＲＡＭを使用したマルチポ
ートメモリでは、レジスタ１０２に記憶されていないデ
ータに対してアクセスの要求があった場合に、ＤＲＡＭ
自身は１ポートであるため、順番にＤＲＡＭにアクセス
する必要がある。このため、レジスタ１０２に記憶され
ていないデータについては高速動作を実現することがで
きない。また、ＳＲＡＭ等からなるレジスタが必要であ
るため、ウェハの面積が大きくなるという欠点もある。

【０００５】また、ＶＲＡＭのようにＤＲＡＭ自身が複
数のポートを有している場合でも、アドレスバスは１系
統しか有していないため、同時に複数のアクセスを受け
付けることはできない。以上から本発明の目的は、ＤＲ
ＡＭ自身が複数のポートを有し、複数のアドレスに対し
同時にアクセスをすることが可能であり、ウェハの面積
の拡大を回避できる半導体記憶装置を提供することであ
る。

【０００６】

【課題を解決するための手段】上記した課題は、複数組
の共有配線と、各共有配線毎に共通接続された複数のメ
モリブロックからなる複数組のメモリブロック群と、前
記メモリブロックにアクセスする第１のポートと、前記
メモリブロックにアクセスする第２のポートと、前記第
１のポートと前記複数組の共有配線との間を電気的に接
続又は遮断する複数の第１のスイッチと、前記第２のポ
ートと前記複数組の共有配線との間を電気的に接続又は
遮断する複数の第２のスイッチと、前記第１のスイッチ
及び前記第２のスイッチを制御するスイッチ制御回路と
を有することを特徴とする半導体記憶装置により解決す
る。

【０００７】以下、本発明の作用について説明する。本
発明においては、複数のメモリブロック群と第１のポー
トとの間にそれぞれ第１のスイッチを設け、前記複数の
メモリブロック群と第２のポートとの間にそれぞれ第２
のスイッチを設ける。各メモリブロック群は、共有配線
で相互に接続された複数のメモリブロックからなる。

【０００８】このように、各メモリブロック群と第１の
ポート及び第２のポートとの間にスイッチを設け、同時
にアクセス可能なメモリブロックを制限することによ
り、擬似的なマルチポート化を実現することができ、ウ
ェハの占有面積の増加を抑えることが可能となる。すな
わち、あるメモリブロック群に第１のポート側がアクセ
スし、他のメモリブロック群に第２のポート側がアクセ
スする場合、第１及び第２のスイッチを制御して、第１
のポート側のアクセスと第２のポート側のアクセスとを
独立に行うことが可能になる。

【０００９】この場合に、同じメモリブロック群に第１
のポート側及び第２のポート側から同時にアクセスする
ことはできないが、各メモリブロック間にもスイッチを
配置することにより、制限はあるものの、同一ブロック
群の異なるメモリブロックに対し第１のポート及び第２
のポート側から同時にアクセスすることが可能となる。

【００１０】第１のポートと第２のポートとが同時にア
クセスできない場合、先にアクセスを開始した側のアク
セスが終了するのを待って、他方のアクセスを開始すれ
ばよい。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。（第１の実施の形態）図１は本発明の第１の実施の形態
の半導体記憶装置の概要を示すブロック図である。

【００１２】この半導体記憶装置は、１６個のメモリブ
ロックＢ11〜Ｂ14，，…，Ｂ41〜Ｂ44が縦方向及び横方
向に配列されてなるメモリセルアレイと、２つの入出力
ポートＰ１，Ｐ２と、スイッチＳ11〜Ｓ14，Ｓ21〜Ｓ24
とにより構成されている。なお、メモリブロックとは、
同一の共有配線に接続されて同時に活性化されるメモリ
セル（ＤＲＡＭセル）の集合をいう。

【００１３】縦方向に並ぶ４個のメモリブロックＢ11，
Ｂ21，Ｂ31，Ｂ41は共有配線JB1 により共通接続されて
いる。これと同様に、縦方向に並ぶ４個のメモリブロッ
クＢ12，Ｂ22，Ｂ32，Ｂ42は共有配線JB2 により共通接
続され、メモリブロックＢ13，Ｂ23，Ｂ33，Ｂ43は共有
配線JB3 により共通接続され、メモリブロックＢ14，Ｂ
24，Ｂ34，Ｂ44は共有配線JB4 により共通接続されてい
る。

【００１４】スイッチＳ11は共有配線JB1 と入出力ポー
トＰ１側のバスラインBUS1との間に接続され、スイッチ
Ｓ12は共有配線JB2 と入出力ポートＰ１側のバスライン
BUS1との間に接続され、スイッチＳ13は共有配線JB3 と
入出力ポートＰ１側のバスラインBUS1との間に接続さ
れ、スイッチＳ14は共有配線JB4 と入出力ポートＰ１側
のバスラインBUS1との間に接続されている。

【００１５】また、スイッチＳ21は共有配線JB1 と入出
力ポートＰ２側のバスラインBUS2との間に接続され、ス
イッチＳ22は共有配線JB2 と入出力ポートＰ２側のバス
ラインBUS2との間に接続され、スイッチＳ23は共有配線
JB3 と入出力ポートＰ２側のバスラインBUS2との間に接
続され、スイッチＳ24は共有配線JB4 と入出力ポートＰ
２側のバスラインBUS2との間に接続されている。

【００１６】以下、上記の半導体記憶装置の動作につい
て説明する。まず、ポートＰ１がメモリブロックＢ12に
アクセスし、ポート２がメモリブロックＢ14にアクセス
して、各メモリブロックＢ12，Ｂ14に対しデータの書き
込み又は読み出しを行う場合について説明する。この場
合、スイッチＳ12をオンとして、ポートＰ１側のバスラ
インBUS1とブロックＢ12の共有配線JB2 とを電気的に接
続する。また、スイッチＳ24をオンとして、ポートＰ２
側のバスラインBUS2とブロックＢ14の共有配線JB4 とを
電気的に接続する。これと同時に、スイッチＳ14をオフ
としてブロックＢ14の共有配線JB4 とポートＰ１側のバ
スラインBUS1とを電気的に分断し、スイッチＳ22をオフ
としてブロックＢ12の共有配線JB2 とポートＰ２側のバ
スラインBUS2とを電気的に分断する。それ以外のスイッ
チは初期状態（オン又はオフ）とする。

【００１７】このようにして、メモリブロックＢ12の共
有配線JB2 はポートＰ１側のバスラインBUS1のみに接続
され、メモリブロックＢ14の共有配線JB4 はポートＰ２
側のバスラインBUS2のみに接続される。これにより、ポ
ートＰ１とポートＰ２とは互いに影響を及ぼすことな
く、２つのメモリブロックＢ12, Ｂ14に対して同時にア
クセスすることができる。

【００１８】次に、ポートＰ１側がメモリブロックＢ12
にアクセスし、ポートＰ２側がメモリブロックＢ32にア
クセスする場合について説明する。この場合、メモリブ
ロックＢ12とメモリブロックＢ32が使用する共有配線JB
2 は同一であるため、同時にアクセスすることができな
い。このような場合、本実施の形態では、先にアクセス
を開始したポート側のデータの読み出し又は書き込みを
行った後に、他方のポート側のアクセスを開始する。

【００１９】図２は第１の実施の形態の半導体記憶装置
をより詳細に示すブロック図である。但し、この図では
データバスラインの図示を省略している。データバスラ
インについては、第４〜第６の実施の形態で説明する。
この半導体記憶装置は、１６個のメモリブロックＢ11〜
Ｂ14，…，Ｂ41〜Ｂ44と、複数のメインワードデコーダ
（MWDEC ）及びＱＷデコーダ（QWDEC ）によりそれぞれ
構成される第１及び第２のメインワードデコーダ列１
１，１２と、複数のコラムデコーダ（CDEC）によりそれ
ぞれ構成される第１及び第２のコラムデコーダ列１３，
１４と、１６個のスイッチＳ11〜Ｓ18，Ｓ21〜Ｓ28と、
これらのスイッチＳ11〜Ｓ18，Ｓ21〜Ｓ28を制御する第
１及び第２のスイッチ制御回路１５，１６とにより構成
されている。

【００２０】アドレスバスラインは、行アドレスと列ア
ドレスとの２つのバスラインからなる。ポートＰ１側の
行アドレスADR1は第１のメインワードデコーダ列１１に
接続され、ポートＰ１側の行列アドレスADC1は第１のコ
ラムデコーダ列１３に接続されている。また、ポートＰ
２側の行アドレスADR2は第２のメインワードデコーダ列
１２に接続され、ポートＰ２側の列アドレスADC2は第２
のコラムデコーダ列１４に接続されている。

【００２１】スイッチＳ11は、縦方向に並んだメモリブ
ロックＢ11，Ｂ21，Ｂ31，Ｂ41を共通接続する共有配線
（メインワード線MWL 及びＱＷデコーダ線QWL ）と第１
のメインワードデコーダ列１１との間に接続されてい
る。スイッチＳ12は、縦方向に並んだメモリブロックＢ
12，Ｂ22，Ｂ32，Ｂ42を共通接続する共有配線と第１の
メインワードデコーダ列１１との間に接続されている。
スイッチＳ13は、縦方向に並んだメモリブロックＢ13，
Ｂ23，Ｂ33，Ｂ43を共通接続する共有配線と第１のメイ
ンワードデコーダ列１１との間に接続されている。スイ
ッチＳ14は、縦方向に並んだメモリブロックＢ14，Ｂ2
4，Ｂ34，Ｂ44を共通接続する共有配線と第１のメイン
ワードデコーダ列１１との間に接続されている。

【００２２】スイッチＳ15は、横方向に並んだメモリブ
ロックＢ41，Ｂ42，Ｂ43，Ｂ44を共通接続する共有配線
（列アドレス線CL）と第１のコラムデコーダ列１３との
間に接続されている。スイッチＳ16は、横方向に並んだ
メモリブロックＢ31，Ｂ32，Ｂ33，Ｂ34を共通接続する
共有配線と第１のコラムデコーダ列１３との間に接続さ
れている。スイッチＳ17は、メモリブロックＢ21，Ｂ2
2，Ｂ23，Ｂ24を共通接続する共有配線と第１のコラム
デコーダ列１３との間に接続されている。スイッチＳ18
は、横方向に並んだメモリブロックＢ11，Ｂ12，Ｂ13，
Ｂ14を共通接続する共有配線と第１のコラムデコーダ列
１３との間に接続されている。

【００２３】スイッチＳ21は、メモリブロックＢ11，Ｂ
21，Ｂ31，Ｂ41を共通接続する共有配線（メインワード
線MWL 及びＱＷデコーダ線QWL ）と第２のメインワード
デコーダ列１２との間に接続されている。スイッチＳ22
は、メモリブロックＢ12，Ｂ22，Ｂ32，Ｂ42を共通接続
する共有配線と第２のメインワードデコーダ列１２との
間に接続されている。スイッチＳ23は、メモリブロック
Ｂ13，Ｂ23，Ｂ33，Ｂ43を共通接続する共有配線と第２
のメインワードデコーダ列１２との間に接続されてい
る。スイッチＳ24は、メモリブロックＢ14，Ｂ24，Ｂ3
4，Ｂ44を共通接続する共有配線と第２のメインワード
デコーダ列１２との間に接続されている。

【００２４】スイッチＳ25は、メモリブロックＢ41，Ｂ
42，Ｂ43，Ｂ44を共通接続する共有配線（列アドレス線
CL）と第２のコラムデコーダ列１４との間に接続されて
いる。スイッチＳ26は、メモリブロックＢ31，Ｂ32，Ｂ
33，Ｂ34を共通接続する共有配線と第２のコラムデコー
ダ列１４との間に接続されている。スイッチＳ27は、メ
モリブロックＢ21，Ｂ22，Ｂ23，Ｂ24を共通接続する共
有配線と第２のコラムデコーダ列１４との間に接続され
ている。スイッチＳ28は、メモリブロックＢ11，Ｂ12，
Ｂ13，Ｂ14を共通接続する共有配線と第２のコラムデコ
ーダ列１４との間に接続されている。

【００２５】第１のスイッチ制御回路１５は、行アドレ
スADR1，ADR2及び列アドレスADC1，ADC2のそれぞれ一部
をブロック選択信号BSS として入力し、それらの状態に
応じてスイッチＳ13〜Ｓ18，Ｓ23，Ｓ24を制御する。ま
た、第２のスイッチ制御回路１６は、行アドレスADR1，
ADR2及び列アドレスADC1，ADC2のそれぞれ一部をブロッ
ク選択信号BSS として入力し、それらの状態に応じてス
イッチＳ11，Ｓ12，Ｓ21，Ｓ22，Ｓ25〜Ｓ28を制御す
る。

【００２６】図３は上述の半導体記憶装置の回路を簡略
化して示す回路図、図４はメモリブロックの構造を示す
平面図、図５はメモリブロック内のサブデコーダ列をよ
り詳細に示す平面図、図６はメモリブロック内のセンス
アンプ列をより詳細に示す図である。図３に示すよう
に、メモリブロック内の１つのメモリセル１７はサブワ
ード線SWL により選択され、ビット線BLに接続される。
また、メモリブロックにはメモリセル１７の他にも、図
４〜図６に示すように、複数のサブワードデコーダSWDE
C と、複数のセンスアンプS/A と、複数のＱＷアンプQW
AMP とが形成されている。

【００２７】図２に示すように、メインワードデコーダ
列１１，１２は、行アドレスADR1，ADR2から入力した行
ブロック選択信号をメインワード線MWL 及びＱＷデコー
ダ線QWL に分けて出力する。メモリブロック内のＱＷア
ンプQWAMP は、ＱＷデコーダ線QWL から入力した信号を
サブワードデコーダSWDEC に出力し、サブワードデコー
ダSWDEC ではメインワード線MWL から与えられる行ブロ
ック選択信号とＱＷデコーダ線QWL から与えられる行ブ
ロック選択信号とにより、１つのサブワード線SWL が選
択される。

【００２８】一方、コラムデコーダ列１３，１４は、列
アドレスADC1，ADC2から入力した列ブロック選択信号を
列アドレス線CLに出力する。センスアンプS/A は、列ア
ドレス線CLにより選択される。メモリセル１７に書き込
まれるデータはライトアンプW/A 、グローバルデータバ
スGDB 及びローカルデータバスLDB を介してメモリセル
１７に与えられる。また、メモリセル１７から読み出さ
れたデータは、ローカルデータバスLDB 、グローバルデ
ータバスGDB 及びセンスバッファS/B を介してデータバ
ス（図示せず）に出力される。

【００２９】図７はメインワードデコーダMWDEC の構成
を示す回路図である。メインワードデコーダ列１１，１
２には、このようなメインワードデコーダMWDEC と、次
に説明するＱＷデコーダQWDEC とがそれぞれ複数個づつ
配置されている。メインワードデコーダMWDEC は、多入
力ＮＡＮＤゲート２１と、トランジスタＴ11〜Ｔ16と、
インバータINV1とにより構成されている。ＮＡＮＤゲー
ト２１には所定の行アドレス線が接続されており、それ
らの行アドレス線がいずれも“Ｈ”のときにのみ“Ｌ”
を出力する。

【００３０】トランジスタＴ11，Ｔ12は高電位側電源ラ
イン（SVii）と低電位側電源ラインとの間に直列接続さ
れている。また、トランジスタＴ13，Ｔ14も高電位側電
源ライン（SVii）と低電位側電源ラインとの間に直列接
続されている。ＮＡＮＤゲート２１の出力信号はトラン
ジスタＴ12のゲートに入力される。また、トランジスタ
Ｔ14のゲートには、ＮＡＮＤゲート２１の出力信号をイ
ンバータINV1で反転した信号が入力される。トランジス
タＴ13のゲートはトランジスタＴ11とトランジスタＴ12
との相互接続点に接続されている。また、トランジスタ
Ｔ11のゲートは、トランジスタＴ13とトランジスタＴ14
との相互接続点、及びトランジスタＴ15，Ｔ16のゲート
に接続されている。トランジスタＴ15，Ｔ16は高電位側
電源ライン（SVii）と低電位側電源ライン（Vss ）との
間に直列接続されており、トランジスタＴ15，Ｔ16の相
互接続点がメインワード線MWL に接続されている。

【００３１】このように構成されたメインワードデコー
ダMWDEC において、ＮＡＮＤゲート２１に接続された所
定の行アドレス線の状態がいずれも“Ｈ”のときに、所
定のメインワードデコーダMWDEC に接続されたメインワ
ード線MWL が“Ｈ”になる。図８はＱＷデコーダQWDEC
の構成を示す回路図である。このＱＷデコーダQWDEC
は、２入力ＡＮＤゲート２２と、トランジスタＴ21〜Ｔ
26と、インバータINV2とにより構成されている。ＮＡＮ
Ｄゲート２２には行アドレス線のうちの２本が接続され
ており、それらのアドレス線がいずれも“Ｈ”のときの
み“Ｌ”を出力する。

【００３２】トランジスタＴ21，Ｔ22は高電位側電源ラ
イン（SVii）と低電位側電源ラインとの間に直列接続さ
れている。また、トランジスタＴ23，Ｔ24も高電位側電
源ライン（SVii）と低電位側電源ラインとの間に直列接
続されている。ＮＡＮＤゲート２２の出力信号はトラン
ジスタＴ22のゲートに入力される。また、トランジスタ
Ｔ24のゲートには、ＮＡＮＤゲート２２の出力信号をイ
ンバータINV2で反転した信号が入力される。トランジス
タＴ23のゲートはトランジスタＴ21とトランジスタＴ22
との相互接続点に接続されている。また、トランジスタ
Ｔ21のゲートは、トランジスタＴ23とトランジスタＴ24
との相互接続点、及びトランジスタＴ25，Ｔ26のゲート
に接続されている。トランジスタＴ25，Ｔ26は高電位側
電源ライン（SVii）と低電位側電源ライン（Vss ）との
間に直列接続されており、トランジスタＴ25，Ｔ26の相
互接続点がサブワードデコーダ選択線SWDEC に接続され
ている。

【００３３】このように構成されたＱＷデコーダQWDEC
において、ＮＡＮＤゲート２２に接続された所定の行ア
ドレス線の状態がいずれも“Ｈ”のときに、所定のＱＷ
デコーダQWDEC に接続されたＱＷデコーダ線QWL が
“Ｈ”になる。図９はＱＷアンプQWAMP の構成を示す回
路図である。ＱＷアンプQWAMP は高電位側電源ライン
（SVii）と低電位側電源ライン（Vss ）との間に直列接
続されたトランジスタＴ31，Ｔ32により構成されるバッ
ファと、インバータINV3とにより構成されている。トラ
ンジスタＴ31，Ｔ32の各ゲートは所定のＱＷデコーダ線
QWL に接続されており、トランジスタＴ31，Ｔ32のドレ
インは相互に接続され、直接又はインバータINV3を介し
てサブワードデコーダSWDEC に接続される。

【００３４】図１０はサブワードデコーダSWDEC の構成
を示す回路図である。このサブワードデコーダSWDEC
は、トランジスタＴ41，Ｔ42，Ｔ43により構成されてい
る。ＱＷアンプQWAMP の一方の出力はトランジスタＴ4
1，Ｔ42のゲートに入力され、他方の出力はトランジス
タＴ43のゲートに入力される。トランジスタＴ41は所定
のメインワード線MWL に接続され、ドレインは所定のサ
ブワード線SWL に接続されている。トランジスタＴ42の
ソースは低電位側電源ライン（Vss ）に接続され、ドレ
インはトランジスタＴ41のドレインに接続されている。
また、トランジスタ43は、トランジスＴ41と並列接続さ
れている。

【００３５】このように構成されたサブワードデコーダ
SWDEC において、ＱＷデコーダ線QWL とメインワード線
MWL との状態に応じて、所定のサブワード線SWL が
“Ｈ”になる。図１１はコラムデコーダCDECの構成を示
すブロック図である。このコラムデコーダCDECは、トラ
ンジスタＴ51〜Ｔ63と、インバータINV4〜INV7とにより
構成されている。トランジスタＴ51，Ｔ52のゲートには
デコード後の列アドレス１が入力され、トランジスタＴ
53，Ｔ54のゲートにはデコード後の列アドレス２が入力
され、トランジスタＴ55，Ｔ56のゲートにはデコード後
の列アドレス３が入力され、トランジスタＴ57，Ｔ58の
ゲートにはデコード後の列アドレス４が入力される。

【００３６】トランジスタＴ51, Ｔ53，Ｔ55，Ｔ57，Ｔ
59〜Ｔ62のソースはいずれも高電位側電源ライン（Vii
）に接続され、トランジスタＴ52，Ｔ54，Ｔ56，Ｔ58
のソースはいずれもトランジスタＴ63のドレインに接続
されている。また、トランジスタＴ63のソースは低電位
側電源ライン（Vss ）に接続されている。トランジスタ
Ｔ51，Ｔ52，Ｔ59のドレインはいずれもインバータINV4
の入力端に接続されており、このインバータINV4の出力
端が列アドレス線CL1 に接続されている。また、トラン
ジスタＴ53，Ｔ54，Ｔ60のドレインはいずれもインバー
タINV5の入力端に接続されており、このインバータINV5
の出力端が列アドレスCL2に接続されている。更に、ト
ランジスタＴ55，Ｔ56，Ｔ61のドレインはいずれもイン
バータINV6の入力端に接続されており、このインバータ
INV5の出力端が列アドレス線CL3 に接続されている。更
にまた、トランジスタＴ57，Ｔ58，Ｔ62のドレインはい
ずれもインバータINV4の入力端に接続されており、この
インバータINV7の出力端が列アドレス線CL4 に接続され
ている。更にまた、コラムデコーダ（CDEC）選択信号
が、トランジスタＴ59〜Ｔ63の各ゲートに入力される。

【００３７】図１２はセンスアンプ（S/A ）の構成を示
す回路図である。このセンスアンプはトランジスタＴ71
〜Ｔ79により構成されている。メモリセルに蓄積された
データによりビット線BL，/BL 間に電位差が発生する。
センスアンプにはビット線BL，/BL 間の電位差が入力さ
れ、その状態でセンスアンプ活性化信号をセンスアンプ
に入力すると、センスアンプが活性化して電位差を増幅
する。その結果、ビット線BL，/BL の一方が高電位側電
源ライン（Vii ）の電位となり、他方が低電位側電源ラ
イン（Vss ）の電位になる。

【００３８】コラム選択信号CLが“Ｈ”のときにセンス
アンプが選択され、ビット線BL，/BL とローカルデータ
バスLDB ，/LDBとが接続される。読み込み動作のときは
ローカルデータバスLDB ，/LDBの両方を高電位側電源ラ
イン（Vii ）の電位まで充電しておき、列アドレス線CL
が“Ｈ”になると、ローカルデータバスLDB ，/LDBとビ
ット線BL，/BL とが接続され、ローカルデータバスLDB
，/LDBの一方の電位が低下する（但し、一般的にVss
までは低下させない）。このようにして、ローカルデー
タバスLDB ，/LDBにメモリセルに蓄積された情報を送
る。書き込み動作のときは、ビット線BL，/BL の一方を
高電位側電源ライン（Vii ）の電位、他方を低電位側電
源ライン（Vss ）の電位にしておき、この状態で列アド
レス線CLを“Ｈ”にする。これによって、ビット線BL，
/BL の状態を変化させてメモリセルにデータを送る。ビ
ット線ショート信号が“Ｈ”になると、ビット線BL，/B
L の電位を等しくする。

【００３９】図１３はセンスバッファ（Ｓ／Ｂ）の構成
を示す回路図である。このセンスバッファは、トランジ
スタＴ80〜Ｔ92と、インバータINV8，INV9とにより構成
されている。トランジスタＴ80〜Ｔ82，Ｔ85, Ｔ88，Ｔ
89，Ｔ90のソースは高電位側電源ライン（Vii ）に接続
されており、トランジスタＴ87, Ｔ92のソースは低電位
側電源ライン（Vss ）に接続されている。トランジスタ
Ｔ80，Ｔ81，Ｔ87，Ｔ88，Ｔ89の各ゲートにはセンスバ
ッファ活性化信号が入力される。また、トランジスタＴ
84，Ｔ90のゲートはグローバルデータバスGDB ，/GDBに
接続されている。インバータINV8の入力端はトランジス
タＴ80のドレイン及びトランジスタＴ85，Ｔ86のゲート
に接続されており、インバータINV9の入力端はトランジ
スタＴ88のドレイン及びトランジスタＴ82，Ｔ83のゲー
トに接続されている。

【００４０】このセンスバッファは、グローバルデータ
バスGDB ，/GDBを介して送られてくるデータを入力し、
外部のデータバスラインに出力する。図１４はライトア
ンプ（W/A ）の構成を示す回路図である。ライトアンプ
は、トランジスタＴ101 〜Ｔ116 と、インバータ３１〜
３５と、ＮＡＮＤゲート３６とにより構成されている。
トランジスタＴ101 ，Ｔ109 ，トランジスタ106 のゲー
ト及びＮＡＮＤゲート３６にはライトアンプ（W/A ）活
性化信号が入力される。また、データは、トランジスタ
Ｔ103 のゲート及びインバータ３３に入力され、インバ
ータ３３で反転されたデータがトランジスタＴ107 のゲ
ートに入力される。そして、この入力されたデータがト
ランジスタＴ101 〜Ｔ116 、インバータ３１〜３５及び
ＮＡＮＤゲート３６により処理されて、グローバルデー
タバスGDB ，/GDBに出力される。

【００４１】なお、上述したメインワードデコーダMWDE
C 、ＱＷデコーダQWDEC 、ＱＷアンプQWAMP 、サブワー
ドデコーダSWDEC 、コラムデコーダCDEC、センスアンプ
S/A、センスバッファS/B 及びライトアンプW/A はいず
れも従来のＤＲＡＭに使用されている回路であるが、こ
れらの回路は上述した回路図で示される回路に限定され
るものではない。

【００４２】図１５はスイッチ制御回路の構成を示す回
路図である。但し、ここでは第１の入出力ポート側のス
イッチ制御回路について説明するが、第２の入出力側ポ
ートのスイッチ制御回路も基本的な構成は同一である。
なお、図２の第１及び第２ののスイッチ制御回路１５，
１６には図１５に示すようなスイッチ制御回路が合計で
４個配置される。

【００４３】このスイッチ制御回路は、一致回路４１．
４２、ＯＲゲート４３，ＮＡＮＤゲート４４，４８トラ
ンジスタＴ121 〜Ｔ123 、インバータ４５，４６、デコ
ーダ４７及びＮＯＲゲート４９〜５２により構成されて
いる。一致回路４１にはポートＰ１及びポートＰ２から
それぞれ行ブロック選択信号が入力される。一致回路４
１は、これらの２つのポートＰ１，Ｐ２から入力される
行ブロック選択信号がが一致している場合は“Ｈ”を出
力する。また、一致回路４２にはポートＰ１及びポート
Ｐ２からそれぞれ列ブロック選択信号が入力される。一
致回路４２は、これらの２つのポートＰ１，Ｐ２から入
力される列ブロック選択信号が一致している場合は
“Ｈ”を出力する。

【００４４】ＯＲゲート４３は、一致回路４１，４２の
出力の少なくとも一方が“Ｈ”のときに“Ｈ”となる信
号をウェイト（WAIT）信号として出力する。ＡＮＤゲー
ト４４は、ＯＲゲート４３から出力されるウェイト（WA
IT）信号と、ポートＰ２がアクセス中か否かを示すアク
セス信号とを入力し、両方の信号がいずれも“Ｈ”のと
きにのみ“Ｌ”となる信号を出力する。この信号はトラ
ンジスタＴ 122，Ｔ123 のゲートに入力される。

【００４５】一方、ポートＰ１のアクセス信号はトラン
ジスタＴ121 のゲート及びＡＮＤゲート４８に入力され
る。トランジスタＴ121 〜Ｔ123 は高電位側電源ライン
（Vii ）と低電位側電源ライン（Vss ）との間に直列接
続されている。ＡＮＤゲート４４の出力が“Ｈ”のとき
は、トランジスタＴ123 がオンになり、インバータ４
５，４６により構成されるラッチ回路を介してＮＡＮＤ
ゲート４８の一方の入力端に“Ｈ”が入力される。この
ため、ＮＡＮＤゲート４８はポートＰ１のアクセス信号
をＮＯＲゲート４９〜５２に伝達することができる。一
方、ＮＡＮＤゲート４４の出力が“Ｈ”のときは、ＮＡ
ＮＤゲート４８の一方の入力端に“Ｌ”が入力され、Ｎ
ＡＮＤゲート４８はポートＰ１のアクセス信号を遮断す
る。デコーダ４７は、ポートＰ１の行ブロック選択信号
に基づいて、ＮＯＲゲート４９〜５２のいずれか１つを
選択する。ＮＯＲゲート４９〜５２は、ＮＡＮＤゲート
４８の出力と、デコーダ４７の出力とに応じてスイッチ
Ｓ２１〜Ｓ２４を選択的に制御するための制御信号を出
力する。

【００４６】このようにして、行ブロック選択信号及び
列アドレス選択信号の少なくとも一方が同一のメモリブ
ロックに対しポートＰ１及びポートＰ２がアクセスしよ
うとした場合、先にアクセスを開始しているポートのア
クセスが終了するまで他方のポートのアクセスを禁止す
る。図１６はスイッチ制御回路の動作を示す制御波形図
である。ウェイト(WAIT ）信号は、２つのポートＰ１，
Ｐ２の行アドレスと列アドレスのブロック選択信号を比
較し、これらの一方が一致した場合に“Ｈ”になる。ウ
ェイト(WAIT ）信号とポートＰ２のアクセス信号がいず
れも“Ｈ”のときにポートＰ１のアクセス信号が入力さ
れると、ポートＰ２のアクセス信号が“Ｌ”になったと
きにスイッチイネーブル信号は“Ｌ”になる。それ以外
のときは、スイッチイネーブル信号はポートＰ１のアク
セス信号の負論理となる。このスイッチイネーブル信号
が“Ｌ”になったときにポートＰ１のアクセスが可能と
なる。

【００４７】図１７（ａ）はスイッチの一例を示す回路
図、図１７（ｂ）はスイッチの他の例を示す回路図であ
る。なお、これらの図においては、一番下側の矩形枠内
のみに回路を図示しているが、他の矩形枠内にも同様の
回路が形成されている。また、各スイッチは、その配置
された位置により、第１のスイッチ制御回路１５又は第
２のスイッチ制御回路１６のいずれかにより制御され
る。

【００４８】図１７（ａ）に示すスイッチは、バスライ
ン側の共有配線とメモリブロック側の共有配線との間に
接続された２つのトランジスタＴ131 ，Ｔ132 と、イン
バータ６１とにより構成される。そして、スイッチ制御
信号が“Ｌ”のときはトランジスタＴ131 ，Ｔ132 がオ
ンとなってバスライン側の共有配線とメモリブロック側
の共有配線とが電気的に接続され、スイッチ制御信号が
“Ｈ”のときはトランジスタＴ131 ，Ｔ132 がオフとな
ってバスライン側の共有配線とメモリブロック側の共有
配線とが電気的に遮断される。

【００４９】図１７（ｂ）に示すスイッチは、高電位側
電源ライン（Vii ）と低電位側電源ライン（VSS ）との
間に直列接続されたトランジスタＴ133 〜Ｔ136 と、２
つのインバータ６２，６３とにより構成されている。バ
スライン側の共有配線はインバータ６２の入力端に接続
され、このインバータ６２の出力端はトランジスタＴ13
4 ，Ｔ135 のゲートに接続されている。また、メモリブ
ロック側の共有配線はトランジスタＴ134 ，Ｔ135 のド
レインに接続されている。更にトランジスタＴ123 のゲ
ートにはスイッチ制御信号が入力され、トランジスタＴ
136 のゲートにはインバータ６３で反転されたスイッチ
制御信号が入力される。

【００５０】この図１７（ｂ）に示すスイッチにおいて
も、スイッチ制御信号が“Ｌ”のときはバスライン側の
共有配線とメモリブロック側の共有配線とが電気的に接
続され、スイッチ制御信号が“Ｈ”のときはバスライン
側の共有配線とメモリブロック側の共有配線とが電気的
に遮断される。図１８はポートＰ１側がメモリブロック
Ｂ２２にアクセスし、少し遅れてポートＰ２がブロック
Ｂ１４にアクセスする場合の動作を示すタイミングチャ
ートである。ポートＰ１からコマンドとアドレスが入力
されると、スイッチ制御回路１５にはポートＰ１，Ｐ２
のブロック選択信号と、アクセス信号が入力される。こ
こで、スイッチ制御回路１５は各ポートＰ１，Ｐ２が選
択しているアドレスを比較し、また現在アクセス中か否
かを調べる。この例ではポートＰ１とポートＰ２との間
のアドレスの競合がなく、かつポートＰ２はアクセス中
でないので、スイッチ制御信号を出力し、スイッチＳ２
２及びスイッチＳ２７を制御して、メモリブロックＢ22
をポートＰ２側のメインワードデコーダ列１２及びコラ
ムデコーダ列１４と切り離す。また、スイッチ制御回路
１６はポートＰ２のアクセス信号を受け取り、アドレス
と、ポート１の状態を見る。ここでは、ポートＰ１はア
クセス中であるが、選択ブロックが異なるので、スイッ
チ選択信号を出力しスイッチＳ14とスイッチＳ18を切換
えて、メモリブロックＢ14をポートＰ１側のメインワー
ドデコーダ列１１及びコラムデコーダ列１３と切り離
す。その後、ポートＰ１，Ｐ２のアクセスがいずれも終
了してサブワード線ＳＷＬが“Ｌ”になり一定時間が経
つと、アクセス信号が“Ｌ”になる。これを受けて、ス
イッチ制御信号も“Ｌ”になり、スイッチ制御回路１
５，１６は各スイッチを待機状態に戻す。

【００５１】図１９は、ポートＰ１がブロックＢ２２に
アクセスし、少し遅れてポートＰ２がブロックＢ２３に
アクセスする場合の動作を示すタイミングチャートであ
る。ポートＰ１からのアクセスに対しては、上の例と同
じである。ポートＰ２のアクセスに関して説明する。ス
イッチ制御回路１６でアドレスを比較し、またポートＰ
１の状態を見ると、アドレスは列系が競合しており、ポ
ートＰ１はアクセス中になっている。そのため、スイッ
チ制御回路１６は、ポートＰ２のアクセスに対応するス
イッチ制御信号の出力をすぐには行わない。ポートＰ１
のアクセス信号が“Ｌ”レベルになるのを受け、ポート
Ｐ２用のスイッチ制御信号を出力する。つまり、アドレ
スが競合した場合では、後からのアクセスは、前のアク
セスが終了するのを待って、スイッチの状態を変化さ
せ、アクセスを行う。

【００５２】このように、本実施の形態においては、ス
イッチＳ１１〜Ｓ１８，Ｓ２１〜Ｓ２８を制御するの
で、ポートＰ１及びポートＰ２がそれぞれアクセスする
メモリブロックの行アドレス又は列アドレスがいずれも
異なるときは同時にアクセスすることが可能であり、ブ
ロックの行アドレス又は列アドレスが同一のときは先に
アクセスしているポートのアクセスが終了した後に、他
方のポートのアクセスを開始する。これにより、複数の
ＣＰＵ等からのアクセスを効率よく行うことができて処
理速度の向上が図れる。また、マルチポートＳＲＡＭ等
を使用する必要がなく、ＤＲＡＭだけでマルチポートメ
モリを実現できるので、ウェハの面積が小さくてよいと
いう利点がある。

【００５３】（変形例１）図２０はスイッチをメインワ
ードデコーダMWDEC に組み込んだ例を示す図である。但
し、図２０において、図７と同一物には同一符号を付し
てその詳しい説明は省略する。このメインワードデコー
ダMWDEC は、トランジスタＴ16と低電位側電源ライン
（Vss ）との間にトランジスタＴ141 が接続されてお
り、このトランジスタＴ141 のゲートにはインバータIN
V11 で反転されたスイッチ制御信号が入力されるように
なっている。

【００５４】このようにメインワードデコーダMWDEC を
構成することにより、第１の実施の形態のようにスイッ
チを個別に設ける必要がなく、回路規模を縮小できると
いう利点がある。（変形例２）図２１はスイッチをコラムデコーダCDECに
組み込んだ例を示す図である。但し、図２１において、
図１１と同一物には同一符号を付してその詳しい説明は
省略する。

【００５５】このコラムデコーダCDECは、インバータIN
V4〜INV7と低電位側電源ライン（Vss ）との間にトラン
ジスタＴ142 が接続されており、このトランジスタＴ14
2 のゲートにはインバータINV12 で反転されたスイッチ
制御信号が入力されるようになっている。このようにコ
ラムデコーダ（CDEC）を構成することにより、第１の実
施の形態のようにスイッチを個別に設ける必要がなく、
回路規模を縮小できるという利点がある。

【００５６】（第２の実施の形態）図２２は本発明の第
２の実施の形態の半導体記憶装置の概要を示すブロック
図である。なお、図２２において、図１と同一物には同
一符号を付してその詳しい説明は省略する。本実施の形
態においては、縦方向に並ぶメモリブロックＢ11〜Ｂ4
1，…，Ｂ14〜Ｂ44の間にそれぞれスイッチＳ31〜Ｓ3
4，Ｓ41〜Ｓ44，Ｓ51〜Ｓ54が配置されている。また、
メモリブロックＢ11〜Ｂ41，…，Ｂ14〜Ｂ44とポートＰ
１，Ｐ２との間には、第１の実施の形態と同様に、スイ
ッチＳ11〜Ｓ14，Ｓ21〜Ｓ24が配置されている。これら
のスイッチＳ11〜Ｓ14，…，Ｓ51〜Ｓ54は、いずれもス
イッチ制御回路（図示せず）によって制御される。

【００５７】まず、ポートＰ１側がメモリブロックＢ12
にアクセスし、ポートＰ２側がメモリブロックＢ14にア
クセスする場合について説明する。この場合、スイッチ
Ｓ12をオンとしてポートＰ１側のバスラインBUS1とメモ
リブロックＢ12とを接続する。このとき同時に、スイッ
チＳ22，Ｓ32，Ｓ42，Ｓ52のうちの少なくとも１つをオ
フにする。また、スイッチＳ24，Ｓ54，Ｓ44，Ｓ34をオ
ンにして、ポートＰ２側のバスラインBUS2とメモリブロ
ックＢ14の共有配線とを接続する。このとき同時に、ス
イッチＳ14をオフにする。

【００５８】このようにして、メモリブロックＢ12はポ
ートＰ１側のバスラインBUS1のみに接続され、メモリブ
ロックＢ14はポートＰ２側のバスラインBUS2のみに接続
される。これにより、ポートＰ１側はメモリブロックＢ
12に、ポートＰ２側はメモリブロックＢ14に同時にアク
セスすることが可能となる。次に、ポートＰ１側がメモ
リブロックＢ12にアクセスし、ポートＰ２側がメモリブ
ロックＢ32にアクセスする場合について説明する。この
場合、スイッチＳ12をオンにしてメモリブロックＢ12と
ポートＰ１側のバスラインBUS1とを接続する。また、ス
イッチＳ22，Ｓ52をオンにして、メモリブロックＢ32と
ポートＰ２側のバスラインBUS2とを接続する。このとき
同時に、スイッチＳ32，Ｓ42の少なくとも一方はオフに
する。

【００５９】このようにして、メモリブロックＢ12はポ
ートＰ１側のバスラインBUS1のみに接続され、メモリブ
ロックＢ32はポートＰ２側のバスラインBUS2のみに接続
される。これにより、ポートＰ１側はメモリブロックＢ
12に、ポートＰ２側はメモリブロックＢ32に同時にアク
セスすることが可能となる。次に、ポートＰ１側がメモ
リブロックＢ32にアクセスし、ポートＰ２側がメモリブ
ロックＢ12にアクセスする場合について説明する。

【００６０】この場合、ポートＰ１側のバスラインBUS1
をメモリブロックＢ32に接続するためには、メモリブロ
ックＢ12の共有配線を使用することが必要である。しか
し、ポートＰ２側のアクセスによりメモリブロックＢ12
の共有配線が使用されているときは、同時にポートＰ１
側が共有配線を使用することはできない。このような場
合、本実施の形態においては、いずれか一方のポートが
アクセスを終了するまで他方のポートのアクセスを禁止
して、一方のポートのアクセスが完了した後、他方のポ
ートのアクセスを開始する。

【００６１】以下、より具体的に説明する。図２３は第
２の実施の形態の半導体記憶装置をより詳細に示すブロ
ック図である。但し、図２３において、図２と同一物に
は同一符号を付してその詳しい説明は省略する。本実施
の形態においては、縦方向に並ぶメモリブロックＢ11，
Ｂ21，Ｂ31，Ｂ41の間にスイッチＳ31，Ｓ41，Ｓ51が配
置されており、これらのスイッチＳ31，Ｓ41，Ｓ51によ
り、メモリブロックＢ11，Ｂ21，Ｂ31，Ｂ41の間の共有
配線を接続又は遮断するようになっている。これと同様
に縦方向に並ぶメモリブロックＢ12，Ｂ22，Ｂ32，Ｂ42
の間にスイッチＳ32，Ｓ42，Ｓ52が配置されており、メ
モリブロックＢ13，Ｂ23，Ｂ33，Ｂ43の間にスイッチＳ
33，Ｓ43，Ｓ53が配置されており、メモリブロックＢ1
4，Ｂ24，Ｂ34，Ｂ44の間にスイッチＳ34，Ｓ44，Ｓ54
が配置されている。

【００６２】また、横方向に並ぶメモリブロックＢ11，
Ｂ12，Ｂ13，Ｂ14の間にスイッチＳ58，Ｓ48，Ｓ38が配
置されており、これらのスイッチＳ58，Ｓ48，Ｓ38によ
り、メモリブロックＢ11，Ｂ12，Ｂ13，Ｂ14の間の共有
配線を接続又は遮断するようになっている。これと同様
に横方向に並ぶメモリブロックＢ21，Ｂ22，Ｂ23，Ｂ24
の間にスイッチＳ57，Ｓ47，Ｓ37が配置されており、メ
モリブロックＢ31，Ｂ32，Ｂ33，Ｂ34の間にスイッチＳ
56，Ｓ46，Ｓ36が配置されており、メモリブロックＢ4
1，Ｂ42，Ｂ43，Ｂ44の間にスイッチＳ55，Ｓ45，Ｓ35
が配置されている。

【００６３】スイッチＳ13，Ｓ14，Ｓ33，Ｓ34，Ｓ43，
Ｓ44，Ｓ53，Ｓ54，Ｓ23，Ｓ24，Ｓ18，Ｓ38，Ｓ17，Ｓ
37，Ｓ16，Ｓ36，Ｓ46，Ｓ15，Ｓ35，Ｓ45はスイッチ制
御回路１５により制御され、スイッチＳ11，Ｓ12，Ｓ3
1，Ｓ32，Ｓ41，Ｓ42，Ｓ51，Ｓ52，Ｓ21，Ｓ22，Ｓ2
8，Ｓ58，Ｓ48，Ｓ27，Ｓ57，Ｓ47，Ｓ26，Ｓ56，Ｓ2
5，Ｓ55はスイッチ制御回路１６により制御される。

【００６４】スイッチＳ11〜Ｓ18，Ｓ21〜Ｓ28は、図１
７に示す構造のものを使用することができる。また、図
２０，図２１に示すように、メインワードデコーダ又は
コラムデコーダにスイッチの機能を組み込むようにして
もよい。図２４は、各ブロック間に配置されるスイッチ
Ｓ31〜Ｓ38，Ｓ41〜Ｓ48，Ｓ51〜Ｓ58を示す回路図であ
る。このスイッチは、ＮＯＲゲート７１、インバータ７
２、及びトランジスタＴ151 〜Ｔ154 により構成されて
いる。ＮＯＲゲート７１の入力端には、ポートＰ１側及
びポートＰ２側のスイッチ制御信号が入力される。イン
バータ７２は、ＯＲゲート７１の出力信号を反転する。
トランジスタＴ152 ，Ｔ152 はポートＰ１側の共有配線
とポートＰ２側の共有配線との間に並列接続されてお
り、トランジスタＴ151 のゲートはインバータ７２の出
力端に接続され、トランジスタＴ152 のゲートはＮＯＲ
ゲート７１の出力端に接続されている。トランジスタＴ
153 はポートＰ２側の共有配線と電源ライン（Vss ）と
の間に接続されており、このトランジスタＴ153 のゲー
トにはポートＰ１側のスイッチ制御信号が与えられるよ
うになっている。また、トランジスタＴ154 はポートＰ
１側の共有配線と電源ライン（Vss ）との間に接続され
ており、このトランジスタＴ154 のゲートにはポートＰ
２側のスイッチ制御信号が与えられるようになってい
る。

【００６５】この回路は、使用する共有配線に対しては
ハイインピーダンスになり、その他端ではプリチャージ
になるようになっている。図２５は本実施の形態におけ
るスイッチ制御回路を示す回路図である。但し、この例
ではブロック選択信号が２ビットの場合の例を示してい
る。また、この例ではポートＰ１がアクセスするときに
スイッチＳ21〜Ｓ24を制御する場合を示している。

【００６６】このスイッチ制御回路は、比較回路７３，
７４と、ＡＮＤゲート７５と、ＮＯＲゲート７６、８２
〜８５と、ＮＡＮＤゲート７７，８１とインバータ７
８，７９と、デコーダ８０とにより構成されている。比
較回路７３，７４が、ポートＰ１及びポートＰ２の選択
ブロックのアドレス（行アドレス又は列アドレス）の大
小を比較する。この例では比較回路７３，７４は、図中
破線で囲んだ部分で示すように２つの出力端を有し、一
方の出力端は、アドレス１＞アドレス２のときに“Ｈ”
となり、他方の出力端は、アドレス１＜アドレス２のと
きに“Ｈ”となる。

【００６７】ＡＮＤゲート７５は比較回路７３，７４の
一方の側の出力を入力し、ＮＯＲゲート７６は比較回路
７３，７４の他方の側の出力及びＡＮＤゲート７５の出
力を入力し、これらの入力信号のいずれか１つが“Ｈ”
のときには“Ｌ”となるウェイト（WAIT）信号を出力す
る。ＮＡＮＤゲート７７は、ポートＰ２側のアクセス信
号とＮＯＲゲート７６の出力信号とを入力し、ＮＯＲゲ
ート７６の出力が“Ｈ”のときはアクセス信号を次段に
伝達し、ＮＯＲゲート７６の出力が“Ｌ”のときはポー
トＰ２からのアクセス信号を遮断する。

【００６８】トランジスタＴ155 ，Ｔ156 ，Ｔ157 は高
電位側電源ライン（Vii ）と低電位側電源ライン（Vss
）との間に直列接続されている。トランジスタＴ155
のゲートにはポートＰ１からのアクセス信号が入力さ
れ、トランジスタＴ156 ，Ｔ157のゲートにはＮＡＮＤ
ゲート７７の出力信号が入力される。インバータ７８，
７９により構成されるラッチ回路は、トランジスタＴ 1
56，Ｔ157 のドレインに接続されており、ＮＡＮＤゲー
ト８１にはポートＰ１側のアクセス信号とラッチ回路の
出力信号とが入力され、スイッチイネーブル信号を出力
する。

【００６９】デコーダ８０はポートＰ１側の２ビットの
信号を入力し、その入力信号の状態に応じて４つの出力
端のいずれか１つを“Ｈ”とする。ＮＯＲゲート８２〜
８５は、ＮＡＮＤゲート８１の出力信号とデコーダ８０
の出力信号とを入力し、スイッチＳ２１〜Ｓ２４を制御
する信号を出力する。この図２５に回路を示すスイッチ
制御回路の場合、スイッチＳ31〜Ｓ34，Ｓ35〜Ｓ38，Ｓ
41〜Ｓ44，Ｓ45〜Ｓ48，Ｓ51〜Ｓ54，Ｓ55〜Ｓ58につい
ては、４つのスイッチに対して２つの制御回路を必要と
する。また、スイッチＳ11〜Ｓ14，Ｓ15〜Ｓ18，Ｓ21〜
Ｓ24，Ｓ25〜Ｓ28については、４つのスイッチに関して
どちらか一方のポート用の１つの制御回路のみが必要と
なる。従って、図２３に示す第１及び第２のスイッチ制
御回路１５，１６には、図２５に示すスイッチ制御回路
が合計で１６個含まれることになる。

【００７０】以下、スイッチの制御方法及びセルの選択
方法について説明する。ポートＰ１がメモリブロックＢ
22にアクセスし、少し遅れてポートＰ２がメモリブロッ
クＢ14にアクセスするものとする（図１８参照）。ポー
トＰ１側からコマンド及びアドレスが入力されると、ス
イッチ制御回路１５，１６にはブロック選択信号とアク
セス信号とが入力される。ここで、スイッチ制御回路１
５，１６は各ポートＰ１，Ｐ２の選択しているアドレス
を比較し、また現在アクセス中か否かを調べる。この例
では、ポート間のアドレスの競合がなく、かつポートＰ
２はアクセス中でないので、スイッチ制御回路１６はス
イッチ制御信号を出力し、スイッチＳ42とスイッチＳ57
のブロックＢ22側を切換え、ハイインピーダンスにす
る。

【００７１】また、スイッチ制御回路１５，１６はポー
トＰ２のアクセス信号を受け取り、アドレスとポートＰ
１の状態を調べる。ここで、ポートＰ１はアクセス中で
あるが、選択ブロックが異なるので、スイッチ制御回路
１５はスイッチ制御信号を出力してスイッチＳ14とスイ
ッチＳ18を切換え、ハイインピーダンスにする。そし
て、サブワード線SWL が“Ｌ”になり、一定時間経過し
た後、ビット線のプリチャージは終了し、アクセス信号
が“Ｌ”になる。これを受けて、スイッチ制御信号も
“Ｌ”になり、スイッチ制御回路１５，１６スイッチを
待機状態に戻す。

【００７２】次にポートＰ１がブロックＢ22を選択し、
少し遅れてポートＰ２がブロックＢ21を選択する場合に
ついて説明する（図１８参照）。ポートＰ１からのアク
セスに対しては、上の例と同じである。ポートＰ２のア
クセスに関して説明する。スイッチ制御回路１５，１６
はポートＰ２のアクセス信号を受け取り、アドレスとポ
ートＰ１の状態を調べる。ここで、ポートＰ１はアクセ
ス中であり、また、列系のアドレスが一致している。し
かし、行系のアドレスは一致しておらず、列アドレス線
CLはスイッチＳ57をハイインピーダンスにすることによ
って、２つのポートＰ１，Ｐ２で別々に使用することが
できる。このため、ポートＰ２からのアクセスを受け付
けることができる。スイッチ制御回路１６は、スイッチ
選択信号を出力し、スイッチＳ31とスイッチＳ57のブロ
ックＢ21側を切り替えてハイインピーダンスにする。そ
して、サブワード線SWL が“Ｌ”になり一定時間が経つ
と、ビット線のプリチャージは終了し、アクセス信号が
“Ｌ”になる。これを受けて、スイッチ制御信号も
“Ｌ”になり、スイッチ制御回路１５，１６は各スイッ
チを待機状態に戻す。

【００７３】次に、ポートＰ１がブロックＢ22を選択
し、少し遅れてポートＰ２がブロックＢ23を選択する場
合について説明する（図１９参照）。ポートＰ１からの
アクセスに対しては、上の例と同じである。ポートＰ２
のアクセスに関して説明する。スイッチ制御回路１５，
１６でアドレスの比較し、またポートＰ１の状態を調べ
る、アドレスは列系が競合しており、ポートＰ１はアク
セス中になっている。また、共有配線を使用する範囲も
重複しているために、スイッチ制御回路１５，１６は、
ポートＰ２のアクセスに対応するスイッチ制御信号の出
力をすぐには行わない。ポートＰ１のアクセス信号が
“Ｌ”レベルになるのを受けて、ポートＰ２用のスイッ
チ制御信号を出力する。つまり、アドレスが競合した場
合では、後からのアクセスは、前のアクセスが終了する
のを待って、スイッチの状態を変化させ、アクセスを行
う。

【００７４】これらの例のように、ポートＰ１がブロッ
クＢ22を選択している場合、ポートＰ２はメモリブロッ
クＢ12，Ｂ22〜Ｂ24にアクセスすることはできないが、
これら以外のメモリブロックは同時にアクセスすること
が可能である。（第３の実施の形態）図２６は本発明の第３の実施の形
態の半導体記憶装置の概要を示すブロック図である。な
お、図２６において、図１と同一物には同一符号を付し
てその詳しい説明は省略する。

【００７５】この例では、メモリブロックＢ11〜Ｂ14，
…，Ｂ41〜Ｂ44からなるメモリセルアレイの片側（図で
は上側）にポートＰ１，Ｐ２に対応するバスラインBUS
1，BUS2を配置する。これらのバスラインBUS1，BUS2と
メモリセルアレイとの間には、共有配線をバスラインBU
S1に接続、バスラインBUS2に接続、又はいずれもバスラ
インBUS1，BUS2とも遮断するモードに切換えるスイッチ
Ｓ11〜Ｓ14が配置されている。これらのスイッチはＳ11
〜Ｓ14はスイッチ制御回路（図示せず）によって制御さ
れる。スイッチ制御回路にはどのメモリブロックを選択
するかを指定するブロック選択信号と、各ポートＰ１，
Ｐ２がアクセス中であるか否かを識別する信号が入力さ
れ、これらによって選択ブロックの調停も同時に行う。

【００７６】まず、ポートＰ１がメモリブロックＢ12を
選択し、ポートＰ２がメモリブロックＢ14を選択する場
合について説明する。スイッチＳ12をバスBUS1に切換え
て、バスBUS1とメモリブロックＢ12の共有配線を電気的
に接続する。また、スイッチＳ14をバスBUS2に切換え
て、バスBUS2とメモリブロックＢ14の共有配線とを電気
的に接続する。このようにして、メモリブロックＢ12の
共有配線はポートＰ１のみに接続され、またメモリブロ
ックＢ14の共有配線はポートＰ２のみに接続される。こ
のため、ポートＰ１とポートＰ２とは同時にアクセスす
ることが可能になる。

【００７７】次に、ポートＰ１がメモリブロックＢ12に
アクセスし、ポートＰ２がメモリブロックＢ32にアクセ
スする場合について説明する。この場合、いずれもスイ
ッチＳ12を使用する必要があり、同時にアクセスするこ
とはできない。この場合は、一方のポート側のアクセス
が終了した後に、他方のポート側のアクセスを開始す
る。

【００７８】以下、より具体的に説明する。図２７は第
３の実施の形態の半導体記憶装置をより詳細に示すブロ
ック図である。但し、図２７において、図２と同一物に
は同一符号を付してその詳しい説明は省略する。本実施
の形態では、１６個のメモリブロックＢ11〜Ｂ14，…，
Ｂ41〜Ｂ44からなるメモリセルアレイの上側に第１及び
第２のワードデコーダ列１１，１２が配置されており、
セルアレイの右側に第１及び第２のコラムデコーダ列１
３，１４が配置されている。また、スイッチＳ１１〜Ｓ
１４は第１及び第２のワードデコーダ列１１，１２とメ
モリセルアレイとの間に配置されており、スイッチＳ１
５〜Ｓ１８は第１及び第２のコラムデコーダ列とメモリ
セルアレイとの間に配置されている。スイッチ制御回路
１８は、ポートＰ１側の行アドレス、列アドレス及びポ
ートＰ２側の行アドレス、列アドレスを入力して、スイ
ッチＳ11〜Ｓ18を制御する。

【００７９】図２８はスイッチの例を示す回路図であ
る。なお、この図２８において、一番下側の矩形枠内の
みに回路を図示しているが、他の矩形枠内にも同様の回
路が形成されている。このスイッチは、トランジスタＴ
161 〜Ｔ164 と、インバータ８６，８７とにより構成さ
れている。トランジスタＴ161 ，Ｔ162 は第２のワード
デコーダ列１２側の共有配線（BUS2）とメモリセルアレ
イ側共有配線との間に並列接続されている。トランジス
タＴ161 のゲートにはポートＰ１側のスイッチ制御信号
が入力され、トランジスタＴ162 のゲートにはインバー
タ８６で反転されたポートＰ１側のスイッチ制御信号が
入力される。また、トランジスタＴ163 ，Ｔ164 は第１
のワードデコーダ列１１側の共有配線（BUS1）とメモリ
セルアレイ側共有配線との間に並列接続されている。ト
ランジスタＴ163 のゲートにはポートＰ２側のスイッチ
制御信号が入力され、トランジスタＴ164 のゲートには
インバータ８７で反転されたポートＰ２側のスイッチ制
御信号が入力される。

【００８０】図２９はスイッチの他の例を示す回路図で
ある。この図２９においも、一番下側の矩形枠内のみに
回路を図示しているが、他の矩形枠内にも同様の回路が
形成されている。このスイッチは、トランジスタＴ165
〜Ｔ172 と、インバータ８８〜９１とにより構成されて
いる。インバータ８８の入力端は第１のワードデコーダ
列１１側の共有配線（BUS1）が接続されており、インバ
ータ８９の入力端は第２のワードデコーダ列１２側の共
有配線（BUS2）が接続されている。トランジスタＴ165
〜Ｔ168 は高電位側電源ライン（Vii ）と低電位側電源
ライン（Vss ）との間に直列接続されている。トランジ
スタＴ165 のゲートにはポートＰ１側のスイッチ制御信
号が入力され、トランジスタＴ168 のゲートにはインバ
ータ９０で反転されたポートＰ１側のスイッチ制御信号
が入力される。また、トランジスタＴ166 ，Ｔ167 のゲ
ートはいずれもインバータ８９の出力端に接続されてお
り、これらのトランジスタＴ166 ，Ｔ167 のドレインが
メモリセル側の共有配線に接続されている。

【００８１】トランジスタＴ169 〜Ｔ172 は高電位側電
源ライン（Vii ）と低電位側電源ライン（Vss ）との間
に直列接続されている。トランジスタＴ169 のゲートに
はポートＰ２側のスイッチ制御信号が入力され、トラン
ジスタＴ172 のゲートにはインバータ９１で反転された
ポートＰ２側のスイッチ制御信号が入力される。また、
トランジスタＴ170 ，Ｔ171 のゲートはいずれもインバ
ータ８８の出力端に接続されており、これらのトランジ
スタＴ170 ，Ｔ171 のドレインがメモリセル側の共有配
線に接続されている。

【００８２】スイッチの機能は、共有配線が“Ｈ”駆動
であるとすると、待機時は共有配線を“Ｌ”にし、共有
配線が選択されたときは、その共有配線を“Ｈ”にす
る。また、他のポートが使用できないように、デコーダ
列から共有配線を切り離す。なお、スイッチは、第１の
実施の形態で説明したように、メインワードデコーダ又
はコラムデコーダに組み込むことも可能である。

【００８３】以下、スイッチの制御方法及びセルの選択
方法について説明する。ポートＰ１がメモリブロックＢ
22にアクセスし、少し遅れてポートＰ２がメモリブロッ
クＢ14にアクセスする場合について説明する（図１８参
照）。ポートＰ１からコマンドとアドレスが入力される
と、スイッチ制御回路１８にはブロック選択信号とアク
セス信号とが入力される。ここで、スイッチ制御回路１
８は各ポートＰ１，Ｐ２の選択しているアドレスを比較
し、また現在アクセス中か否かを調べる。この例では、
ポート間のアドレスの競合がなく、かつポートＰ２はア
クセス中でないので、スイッチ制御回路１８はスイッチ
制御信号を出力し、スイッチＳ12とスイッチＳ17を切換
えて、ポートＰ２側をハイインピーダンスにする。ま
た、スイッチ制御回路１８は、ポートＰ２のアクセス信
号を受け取り、アドレスと、ポートＰ１の状態を調べ
る。ここで、ポートＰ１はアクセス中であるが、選択ブ
ロックが異なるのでスイッチ選択信号を出力してスイッ
チＳ14とスイッチＳ18とを切換え、ポートＰ１側をハイ
インピーダンスにする。そして、サブワード線SWL が
“Ｌ”になり、一定時間が経過するとビット線のプリチ
ャージが終了し、アクセス信号が“Ｌ”になる。これを
受けて、スイッチ制御信号も“Ｌ”になり、スイッチ制
御回路１８は各スイッチを標準状態に戻す。

【００８４】次に、ポートＰ１がブロックＢ22を選択
し、少し遅れてポートＰ２がブロックＢ23を選択する場
合について説明する（図１９参照）。ポートＰ１からの
アクセスに対しては上の例と同じである。ポートＰ２の
アクセスについて説明する。スイッチ制御回路１８でア
ドレスを比較し、またポートＰ１の状態を調べると、ア
ドレスは列系が競合しており、ポートＰ１はアクセス中
になっている。そのため、スイッチ制御回路１８はポー
トＰ２のアクセスに対応するスイッチ制御信号の出力を
直ぐには行わない。ポートＰ１のアクセス信号が“Ｌ”
になるのを受けて、ポートＰ２用のスイッチ制御信号を
出力する。つまし、アドレスが競合した場合では、先に
アクセスしているポート側のアクセスが終了するのを待
って、次のアクセスを行う。

【００８５】（第４の実施の形態）図３０は本発明の第
４の実施の形態の半導体記憶装置の構成を示すブロック
図である。本実施の形態はメモリセルアレイのデータバ
スに本発明を適用した例を示している。メモリセルアレ
イを構成する各メモリブロックＢ11〜Ｂ14，…，Ｂ41〜
Ｂ44は第１の実施の形態で説明したものと同じである。

【００８６】第１のアンプ列Ａ１はポートＰ１側のデー
タバスラインDBUS1 と接続された複数のアンプ（センス
バッファ及びライトアンプ）により構成され、第２のア
ンプ列Ａ２はポートＰ２側のデータバスラインDBUS2 と
接続された複数のアンプにより構成されている。スイッ
チＳ１４は横方向に並ぶメモリブロックＢ11，Ｂ12，Ｂ
13，Ｂ14の共有配線（グローバルデータバスGDB ）と第
１のアンプ列Ａ１との間に接続され、第１のアンプ列Ａ
１側の共有配線とメモリブロックＢ11〜Ｂ14側の共有配
線との間を接続又は遮断する。これと同様に、スイッチ
Ｓ１３は横方向に並ぶメモリブロックＢ21，Ｂ22，Ｂ2
3，Ｂ24の共有配線（グローバルデータバスGDB ）と第
１のアンプ列Ａ１との間に接続され、スイッチＳ１２は
メモリブロックＢ31，Ｂ32，Ｂ33，Ｂ34の共有配線（グ
ローバルデータバスGDB ）と第１のアンプ列Ａ１との間
に接続され、スイッチＳ１１はメモリブロックＢ41，Ｂ
42，Ｂ43，Ｂ44の共有配線（グローバルデータバスGDB
）と第１のアンプ列Ａ１との間に接続されている。

【００８７】また、スイッチＳ２４は横方向に並ぶメモ
リブロックＢ11，Ｂ12，Ｂ13，Ｂ14の共有配線（グロー
バルデータバスGDB ）と第２のアンプ列Ａ２との間に接
続され、第２のアンプ列Ａ２側の共有配線とメモリブロ
ックＢ11〜Ｂ14側の共有配線との間を接続又は遮断す
る。これと同様に、スイッチＳ２３は横方向に並ぶメモ
リブロックＢ21，Ｂ22，Ｂ23，Ｂ24の共有配線（グロー
バルデータバスGDB ）と第２のアンプ列Ａ２との間に接
続され、スイッチＳ２２はメモリブロックＢ31，Ｂ32，
Ｂ33，Ｂ34の共有配線（グローバルデータバスGDB ）と
第２のアンプ列Ａ２との間に接続され、スイッチＳ２１
はメモリブロックＢ41，Ｂ42，Ｂ43，Ｂ44の共有配線
（グローバルデータバスGDB ）と第２のアンプ列Ａ２と
の間に接続されている。

【００８８】図３１はスイッチの一例を示す回路図であ
る。なお、この図３１において、一番下側の矩形枠内の
みに回路を図示しているが、他の矩形枠内にも同様の回
路が形成されている。このスイッチは、アンプ列側の共
有配線（GDB ）とメモリブロック側の共有配線（GDB ）
との間に接続された２つのトランジスタＴ181 ，Ｔ182
と、インバータ９２とにより構成される。そして、スイ
ッチ制御信号が“Ｌ”のときはトランジスタＴ181 ，Ｔ
182 がオンとなってアンプ列側の共有配線（GDB ）とメ
モリブロック側の共有配線（GDB ）とが電気的に接続さ
れ、スイッチ制御信号が“Ｈ”のときはトランジスタＴ
181 ，Ｔ182 がオフとなってアンプ列側の共有配線（GD
B ）とメモリブロック側の共有配線（GDB ）とが電気的
に遮断される。

【００８９】これらのスイッチを制御するスイッチ制御
回路及びスイッチの制御方法については第１の実施の形
態で説明したアドレスの共有化と同様に、各ポートＰ
１，Ｐ２のブロック選択アドレスと、アクセス信号を入
力し、スイッチを駆動することにより実現する。例えば
第１の実施の形態の列系のスイッチ制御回路でグローバ
ルデータバスGDB 用のスイッチも一括して駆動すること
ができる。この場合のアクセス制限は、アドレスの共有
のほうが制限が厳しくなっているため、第１の実施の形
態のアクセス制限によって決定される。この場合のアク
セスの方法は、第１の実施の形態と同じである。

【００９０】（第５の実施の形態）図３２は本発明の第
５の実施の形態の半導体記憶装置を示すブロック図であ
る。なお、図３２において、図３０と同一物には同一符
号を付してその詳しい説明は省略する。本実施の形態に
おいては、横方向に並ぶメモリブロックの間にそれぞれ
スイッチが配置されている。すなわち、メモリブロック
Ｂ11，Ｂ12，Ｂ13，Ｂ14の間にはスイッチＳ54，Ｓ44，
Ｓ34が配置されており、これらのスイッチにより各メモ
リブロックＢ11，Ｂ12，Ｂ13，Ｂ14間の共有配線（GDB
）は電気的に接続又は遮断される。これと同様に、メ
モリブロックＢ21，Ｂ22，Ｂ23，Ｂ24の間にはスイッチ
Ｓ53，Ｓ43，Ｓ33が配置されており、メモリブロックＢ
31，Ｂ32，Ｂ33，Ｂ34の間にはスイッチＳ52，Ｓ42，Ｓ
32が配置されており、メモリブロックＢ41，Ｂ42，Ｂ4
3，Ｂ44の間にはスイッチＳ51，Ｓ41，Ｓ31が配置され
ている。

【００９１】図３３は各ブロック間に配置されるスイッ
チＳ31〜Ｓ34，Ｓ41〜Ｓ44，Ｓ51〜Ｓ54の構成を示す回
路図である。なお、この図３３において、一番下側の矩
形枠内のみに回路を図示しているが、他の矩形枠内にも
同様の回路が形成されている。このスイッチは、トラン
ジスタＴ183 〜Ｔ186 と、インバータ９３〜９５と、Ｎ
ＯＲゲート９６とにより構成されている。ＮＯＲゲート
９６の入力端にはポートＰ１側及びポートＰ２側のスイ
ッチ制御信号が入力される。トランジスタＴ183 ，Ｔ18
4 はポートＰ１側の共有配線（GDB ）とポートＰ２側の
共有配線との間に並列接続されている。また、トランジ
スタＴ185 はポートＰ２側の共有配線（GDB ）と高電位
側電源ライン（Vii ）との間に接続されており、トラン
ジスタＴ186 はポートＰ１側の共有配線（GDB ）と高電
位側電源ライン（Vii ）との間に接続されている。トラ
ンジスタＴ183 のゲートにはインバータ９４で反転した
ＮＯＲゲート９６の出力信号が供給され、トランジスタ
Ｔ184 にはＮＯＲゲート９６の出力信号が供給される。
また、トランジスタＴ185 のゲートにはインバータ９３
で反転されたポートＰ１側のスイッチ制御信号が供給さ
れ、トランジスタＴ186 のゲートにはインバータ９５で
反転されたポートＰ２側のスイッチ制御信号が供給され
る。

【００９２】スイッチＳ11〜Ｓ14，…，Ｓ51〜Ｓ54を制
御するスイッチ制御回路及びスイッチ制御方法は、アド
レスの共有化と同様に各ポートＰ１，Ｐ２のブロック選
択アドレスと、アクセス信号とを入力してスイッチを駆
動する。その制御方法としては、例えば第２の実施の形
態の列系のスイッチ制御回路で、グローバルデータバス
GDB 用のスイッチも一括して駆動する方式がある。この
場合のアクセス制限は、アドレスの共有のほうが制限が
厳しくなっているため、第２の実施の形態のアクセス制
限によって決定される。この場合のアクセスの方法は、
第２の実施の形態と同様である。

【００９３】（第６の実施の形態）図３４は本発明の第
６の実施の形態の半導体記憶装置を示すブロック図であ
る。この図３４においても、図３０と同一物には同一符
号を付してその詳しい説明は省略する。本実施の形態に
おいては、メモリセルアレイの一方の側（図では右側）
に第１及び第２の第１のアンプ列Ａ１，Ａ２が配置され
ている。そして、スイッチＳ11，Ｓ14は、第１のアンプ
列Ａ１，Ａ２とメモリセルアレイとの間に配置されてい
る。これらのスイッチＳ11〜Ｓ14は、共有配線（GDB ）
とデータバスDBUS1 ，DBUS2 とを電気的に接続又は遮断
する機能をもつ。また、これらのスイッチＳ11〜Ｓ14
は、アンプ列Ａ１，Ａ２内に組み込んでもよい。これら
のスイッチＳ11〜Ｓ14は、例えば図２８に示すものと同
じものを使用することができる。また、これらのスイッ
チＳ11〜Ｓ14を制御するスイッチ制御回路及び制御方法
については、アドレスの共有化と同様に、各ポートＰ
１，Ｐ２のブロック選択アドレスと、アクセス信号を入
力し、それらに基づいてスイッチを制御する。その制御
方法の一例としては、第３の実施の形態の列系のスイッ
チ制御回路で、共有配線（GDB ）用のスイッチも一括し
て駆動することが考えられる。この場合、アクセスの制
限はアドレスの共有のほうが厳しくなっているため、第
３の実施の形態のアクセス制限によって決定される。こ
の場合のアクセス方法は、第３の実施の形態と同じであ
る。

【００９４】（第７の実施の形態）図３５は本発明の第
７の実施の形態の半導体記憶装置の構成を示すブロック
図である。この図３５において、図１と同一物には同一
符号を付してその詳しい説明は省略する。上記の第１〜
第６の実施の形態においてはいずれも２ポートの場合に
ついて説明したが、金属配線の配線層の層数が多くとれ
るのであれば、本実施の形態のように３ポート以上の半
導体記憶装置を実現することができる。

【００９５】本実施の形態においては、メモリブロック
Ｂ11〜Ｂ14，…，Ｂ41〜Ｂ44からなるメモリセルアレイ
の上側に第１及び第２のメインワードデコーダ列１１，
１２を配置し、メモリセルアレイの右側に第１及び第２
のコラムデコーダ列１３，１４を配置している。また、
メモリセルアレイの下側に第３のメインワードデコーダ
列１９を配置し、メモリセルアレイの左側に第３のコラ
ムデコーダ列２０を配置している。すなわち、本実施の
形態は、第１の実施の形態と第３の実施の形態を組み合
わせて３ポート半導体記憶装置を構成している。

【００９６】なお、第２の実施の形態に示すように、各
メモリブロック間にスイッチが配置された半導体記憶装
置を３ポート化することも可能である。また、データバ
スについても同様に３ポート化することができる。本実
施の形態のような３ポート半導体記憶装置の場合、３ポ
ート分のブロック選択アドレスと、アクセス信号の入力
によりスイッチを制御する。

【００９７】なお、第７の実施の形態は、４つ以上のポ
ートを有する半導体記憶装置に適用することができる。（第８の実施の形態）図３６は本発明の第８の実施の形
態の半導体記憶装置を示すブロック図である。この図３
６においても、図１と同一物には同一符号を付してその
詳しい説明は省略する。

【００９８】第１〜第７の実施の形態においては、メイ
ンワード線MWL 及びＱＷデコーダ線QWL と列アドレス線
CLとは直交しており、列アドレス線CLとグローバルデー
タバスGDB とは平行になっていた。これらの配線は一般
的に金属配線により形成されるが、金属配線の配線層の
数を多く使用することによって、メインワード線MWL、
ＱＷデコーダ線QWL 、列アドレス線CL及びグローバルデ
ータバスGDB の位置関係を変化させることができる。

【００９９】本実施の形態においては、図３６に示すよ
うに、第１のメインワードデコーダ列１１及び第１のコ
ラムデコーダ列１３を、メモリブロックＢ11〜Ｂ14，
…，Ｂ41〜Ｂ44からなるメモリセルアレイの上側に配置
し、第２のメインワードデコーダ列１２及び第２のコラ
ムデコーダ列１４をメモリセルアレイの下側に配置して
いる。これにより、メインワード線MWL 、ＱＷデコーダ
線QWL と列アドレス線CLとが並行に配置される。

【０１００】本実施の形態では、行系の配線と列系の配
線とが平行になっているので、これらの配線が垂直にな
っている場合と異なり、共有されるメモリブロックは全
て同じブロックとなる。そのため、第１の実施の形態に
おいては、行系の配線と列系の配線の両方を考慮する必
要があったが、本実施の形態では行系のスイッチ制御回
路のみを使用して制御を行う。その場合の動作は基本的
に図１９で示す第１の実施の形態の動作と同じである。

【０１０１】なお、上記した各実施の形態ではいずれも
メモリブロックが１６個の場合について説明したが、こ
れによりメモリブロックの数が１６個に限定されるもの
でないことは勿論である。

【０１０２】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、擬似的なマルチポート性を持たせるこ
とによって、同時に複数のポートからのアクセスを受け
られることが可能となる。またマルチポート化による面
積の増加量を減少することが可能となる。

【図面の簡単な説明】

【図１】図１は本発明の第１の実施の形態の半導体記憶
装置の概要を示すブロック図である。

【図２】図２は同じくその半導体記憶装置をより詳細に
示すブロック図である。

【図３】図３は同じくその半導体記憶装置の回路を簡略
化して示す回路図である。

【図４】図４は同じくその半導体記憶装置のメモリブロ
ックの構造を示す平面図である。

【図５】図５は同じくそのメモリブロック内のサブデコ
ーダ列をより詳細に示す平面図である。

【図６】図６は同じくそのメモリブロック内のセンスア
ンプ列をより詳細に示す図である。

【図７】図７はメインワードデコーダMWDEC の構成を示
す回路図である。

【図８】図８はＱＷデコーダQWDEC の構成を示す回路図
である。

【図９】図９はＱＷアンプQWAMP の構成を示す回路図で
ある。

【図１０】図１０はサブワードデコーダSWDEC の構成を
示す回路図である。

【図１１】図１１はコラムデコーダCDECの構成を示すブ
ロック図である。

【図１２】図１２はセンスアンプ（S/A ）の構成を示す
回路図である。

【図１３】図１３はセンスバッファ（Ｓ／Ｂ）の構成を
示す回路図である。

【図１４】図１４はライトアンプ（W/A ）の構成を示す
回路図である。

【図１５】図１５はスイッチ制御回路の構成を示す回路
図である。

【図１６】図１６はスイッチ制御回路の動作を示す制御
波形図である。

【図１７】図１７（ａ）はスイッチの一例を示す回路
図、図１７（ｂ）はスイッチの他の例を示す回路図であ
る。

【図１８】図１８は第１の実施の形態の動作を示すタイ
ミングチャート（その１）である。

【図１９】図１９は第１の実施の形態の動作を示すタイ
ミングチャート（その２）である。

【図２０】図２０はスイッチをメインワードデコーダ
（MWDEC ）に組み込んだ例を示す図である。

【図２１】図２１はスイッチをコラムデコーダ（CDEC）
に組み込んだ例を示す図である。

【図２２】図２２は本発明の第２の実施の形態の半導体
記憶装置の概要を示すブロック図である。

【図２３】図２３は第２の実施の形態の半導体記憶装置
をより詳細に示すブロック図である。

【図２４】図２４はブロック間に配置されるスイッチを
示す回路図である。

【図２５】図２５は第２の実施の形態におけるスイッチ
制御回路を示す回路図である。

【図２６】図２６は本発明の第３の実施の形態の半導体
記憶装置の概要を示すブロック図である。

【図２７】図２７は第３の実施の形態の半導体記憶装置
をより詳細に示すブロック図である。

【図２８】図２８は第３の実施の形態におけるスイッチ
の例を示す回路図である。

【図２９】図２９は第３の実施の形態におけるスイッチ
の他の例を示す回路図である。

【図３０】図３０は本発明の第４の実施の形態の半導体
記憶装置の構成を示すブロック図である。

【図３１】図３１は第４の実施の形態におけるスイッチ
の一例を示す回路図である。

【図３２】図３２は本発明の第５の実施の形態の半導体
記憶装置を示すブロック図である。

【図３３】図３３は第５の実施の形態におけるブロック
間に配置されるスイッチの構成を示す回路図である。

【図３４】図３４は本発明の第６の実施の形態の半導体
記憶装置を示すブロック図である。

【図３５】図３５は本発明の第７の実施の形態の半導体
記憶装置の構成を示すブロック図である。

【図３６】図３６は本発明の第８の実施の形態の半導体
記憶装置を示すブロック図である。

【図３７】図３７は従来のマルチポートメモリの一例を
示すブロック図である。

【符号の説明】

Ｐ１，Ｐ２，Ｐ３ポート、Ｓ11〜Ｓ18，Ｓ21〜Ｓ28，Ｓ31〜S38 ，S41 〜Ｓ48，Ｓ
51〜Ｓ58 スイッチ、Ｂ11〜Ｂ14，Ｂ21〜Ｂ24，Ｂ31〜Ｂ34，Ｂ41〜Ｂ44 メ
モリブロック、 QWDEC ＱＷデコーダ、 QWAMP ＱＷアンプ、 MWDEC メインワードデコーダ、 SWDEC サブワードデコーダ、 CDEC コラムデコーダ、 CL 列アドレス線、 MWL メインワード線、 SWL サブワード線、 QWL ＱＷデコーダ線、 GDB ，/GDB グローバルデータバス、 LDB ，/LDB ローカルデータバス、 S/A センスアンプ、 S/B センスバッファ、 W/A ライトアンプ、１１，１２，１９メインワードデコーダ列、１３，１４，２０コラムデコーダ列、１５，１６スイッチ制御回路、１０１データ記憶部、１０２レジスタ。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/10 ６８１ＥＦターム(参考） 5B024 AA07 AA15 BA29 CA16 CA18 5F083 AD00 GA09 GA30 LA01 LA03 LA04 LA05 LA07 LA10 LA11 LA12 LA16

Claims

【特許請求の範囲】

【請求項１】複数組の共有配線と、各共有配線毎に共通接続された複数のメモリブロックか
らなる複数組のメモリブロック群と、前記メモリブロックにアクセスする第１のポートと、前記メモリブロックにアクセスする第２のポートと、前記第１のポートと前記複数組の共有配線との間を電気
的に接続又は遮断する複数の第１のスイッチと、前記第２のポートと前記複数組の共有配線との間を電気
的に接続又は遮断する複数の第２のスイッチと、前記第１のスイッチ及び前記第２のスイッチを制御する
スイッチ制御回路とを有することを特徴とする半導体記
憶装置。
【請求項２】前記スイッチ制御回路は、前記第１のポ
ート及び前記第２のポートのアクセス状態に応じて前記
第１のスイッチ及び前記第２のスイッチを制御すること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】前記スイッチ制御回路は、前記第１のポ
ート及び第２のポートが前記複数組のメモリブロック群
のうちの異なるメモリブロック群にアクセスするとき
に、前記第１のスイッチ及び前記第２のスイッチを制御
して前記第１のポートのアクセスと前記第２のポートの
アクセスを同時に可能とすることを特徴とする請求項２
に記載の半導体記憶装置。
【請求項４】前記スイッチ制御回路は、前記第１のポ
ート及び前記第２のポートが前記複数組のメモリブロッ
ク群のうちの同一のメモリブロック群にアクセスすると
きに、前記第１のスイッチ及び前記第２のスイッチを制
御して、一方のポートのアクセスが終了した後、他方の
ポートのアクセスを可能とすることを特徴とする請求項
３に記載の半導体記憶装置。
【請求項５】同一のメモリブロック群を構成する各メ
モリブロックの間に、各メモリブロック間の共有配線を
電気的に接続又は遮断する第３のスイッチを有すること
を特徴とする請求項１に記載の半導体記憶装置。