KR20030022057A - 반도체기억장치 - Google Patents

Abstract

본 발명은 배치면적을 작게 하기 위한 것이다.

액세스해야 할 메모리 셀의 트랜지스터(Ta)-비트선 쌍((Bai1,/Bai1), (Bai2,/Bai2))-열 선택스위치(44ai, 45ai)-데이터선 쌍(DBa) 경로의 포트(A)와, 액세스해야 할 메모리 셀의 트랜지스터(Tb)-비트선 쌍((Bbi1,/Bbi1), (Bbi2,/Bbi2))-열 선택스위치(44bi, 45bi)-데이터선 쌍(DBb) 경로의 포트(B)를, 클록(CLK) 2 주기로 인터리브동작 시킨다. 데이터선 쌍(DBa, DBb)에 전송된 데이터는 전송게이트(50, 51)에 의해 클록(CLK) 1 주기마다 번갈아 데이터선 쌍(RDB)에 전송되며, 판독앰프(25)에 의해 증폭되어 입출력버퍼(27)로 출력된다. 입출력버퍼(27)는 판독앰프(25)로부터의 데이터를 클록(CLK) 1 주기로 외부에 출력한다.

Description

반도체기억장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 DRAM(Dynamic Random Access Memory) 등 반도체기억장치에 관한 것이다.

DRAM이라 불리는 반도체기억장치에서는 1 주기시간마다 메모리 셀로의 재기입 및 비트선의 프리차지를 행할 필요가 있다. 이 때문에 액세스시간의 약 2 배의 주기시간을 요한다. 이 비트선의 프리차지를 외견상 은폐로써 액세스시간과 거의 동등하게까지 주기시간을 짧게 하는 기술로서, 2 개 트랜지스터와 1 개 커패시터로 구성되는 메모리 셀을 이용하여 내부의 2 개 포트를 인터리브 동작시키는 기술이 있다. 이 기술을 적용한 DRAM의 개략 구성을 도 19에 나타낸다. 이 DRAM의 메모리 셀(MC1~MC4)은, 2 개의 트랜지스터(Ta, Tb)와 1 개의 커패시터(C)를 포함한다. 그리고 이 DRAM에서는, (트랜지스터(Ta))－(비트선(BLa1 또는 BLa2))－(데이터버스(DBa))－(판독앰프＆기입드라이버(1103a))의 경로에 의해 형성되는 포트(A)와, (트랜지스터(Tb))－(비트선(BLb1 또는 BLb2))－(데이터버스(DBb))－(판독앰프＆기입드라이버(1103b))의 경로에 의해 형성되는 포트(B)를 인터리브 동작시킨다. 이하, 메모리 셀로부터 데이터를 판독하는 경우를 예로 하여 인터리브 동작에 대하여 설명하기로 한다.

우선, 행 복호기(1101)에 의해 원드선(WLa1)이 활성화되어, 메모리 셀(MC1 및 MC3)의 트랜지스터(Ta)가 온 된다. 이로써 메모리 셀(MC1 및 MC3)의 커패시터(C)에 축적되어있던 데이터가 비트선(BLa1 및 BLa2)에 판독되며, 감지증폭기(도시 생략)에 의해 증폭된다. 그리고 열 복호기(1102a)에 의해 비트선(BLa1)이 선택되어, 비트선(BLa1)과 데이터버스(DBa)가 접속된다. 이로써, 메모리 셀(MC1)로부터 비트선(BLa1)에 판독된 데이터가 데이터버스(DBa)로 전송된다. 또 비트선(BLa1 및 BLa2)에 판독된 데이터가 메모리 셀(MC1 및 MC3)에 재기입된다. 그리고 행 복호기(1101)에 의해 워드선(WLa1)이 불활성화되어, 메모리 셀(MC1 및 MC3)의 트랜지스터(Ta)가 오프 된다. 상술한 동작이 실행되는 동안에 비트선(BLb1 및 BLb2)이 프리차지된다.

데이터버스(DBa)에 전송된 데이터는 판독앰프＆기입드라이버(1103a)에 의해 증폭되어 입출력버퍼(1104)로 주어지며, 입출력버퍼(1104)에 의해 외부로 출력된다.

한편, 행 복호기(1101)에 의해 워드선(WLb2)이 활성화되어, 메모리 셀(MC2 및 MC4)의 트랜지스터(Tb)가 온 된다. 이로써 메모리 셀(MC2 및 MC4)의 커패시터(C)에 축적되어있던 데이터가 비트선(BLb1 및 BLb2)에 판독되며, 감지증폭기(도시 생략)에 의해 증폭된다. 그리고 열 복호기(1102b)에 의해 비트선(BLb1)이 선택되어, 비트선(BLb1)과 데이터버스(DBb)가 접속된다. 이로써, 메모리 셀(MC2)로부터 비트선(BLb1)에 판독된 데이터가 데이터버스(DBb)로 전송된다. 또 비트선(BLb1 및 BLb2)에 판독된 데이터가 메모리 셀(MC2 및 MC4)에 재기입된다. 그리고 행 복호기(1101)에 의해 워드선(WLb2)이 불활성화되어, 메모리 셀(MC2 및 MC4)의 트랜지스터(Tb)가 오프 된다. 상술한 동작이 실행되는 동안, 이번에는 비트선(BLa1 및 BLa2)이 프리차지된다.

그리고 데이터버스(DBb)에 전송된 데이터가 판독앰프＆기입드라이버(1103b)에 의해 증폭되어 입출력버퍼(1104)로 주어지며, 입출력버퍼(1104)에 의해 외부로 출력된다.

이와 같이 내부의 2 개 포트를 인터리브 동작시킴으로써 비트선의 프리차지를 외견상 은폐시켜 액세스시간과 거의 동등하게까지 주기시간을 짧게 한다.

도 19에 나타낸 DRAM에서는, 포트(A)에 대해서는 판독앰프＆기입드라이버(1103a), 포트(B)에 대해서는 판독앰프＆기입드라이버(1103b)라는 식으로 각 포트에 대해 각각 판독앰프＆기입드라이버가 구성된다. 따라서 비트 폭이 큰 사양이 요구될 경우(예를 들어 혼합탑재 DRAM 등의 경우)에, 판독앰프＆기입드라이버를 포함한 주변회로의 면적이 커진다.

본 발명은 상기와 같은 문제를 해결하기 위해 이루어진 것으로, 그 목적은 설계면적의 축소가 가능한 반도체기억장치를 제공하는 것이다.

도 1은 본 발명의 제 1 실시예에 의한 DRAM의 전체구성을 나타내는 블록도.

도 2는 도 1에 나타낸 분주기의 동작을 설명하기 위한 타이밍도.

도 3은 도 1에 나타낸 DRAM의 판독동작을 설명하기 위한 타이밍도.

도 4는 본 발명의 제 2 실시예에 의한 DRAM의 전체구성을 나타내는 블록도.

도 5는 도 4에 나타낸 DRAM의 판독동작을 설명하기 위한 타이밍도.

도 6은 본 발명의 제 3 실시예에 의한 DRAM의 전체구성을 나타내는 블록도.

도 7은 본 발명의 제 4 실시예에 의한 DRAM의 전체구성을 나타내는 블록도.

도 8은 본 발명의 제 5 실시예에 의한 기입동작을 설명하기 위한 타이밍도.

도 9는 본 발명의 제 6 실시예에 의한 DRAM의 전체구성을 나타내는 블록도.

도 10은 본 발명의 제 7 실시예에 의한 DRAM의 전체구성을 나타내는 블록도.

도 11은 도 10에 나타낸 출력버퍼의 내부구성을 나타내는 블록도.

도 12는 본 발명의 제 8 실시예에 의한 출력버퍼의 내부구성을 나타내는 블록도.

도 13은 본 발명의 제 9 실시예에 의한 DRAM의 전체구성을 나타내는 블록도.

도 14는 도 13에 나타낸 메모리블록의 내부구성을 나타내는 블록도.

도 15는 본 발명의 제 10 실시예에 의한 DRAM의 전체구성을 나타내는 블록도.

도 16은 본 발명의 제 11 실시예에 의한 DRAM의 전체구성을 나타내는 블록도.

도 17은 본 발명의 제 12 실시예에 의한 DRAM의 전체구성을 나타내는 블록도.

도 18은 본 발명의 제 13 실시예에 의한 DRAM의 전체구성을 나타내는 블록도.

도 19는 2 개의 트랜지스터와 1 개의 커패시터로 구성되는 메모리 셀을 갖는 종래 DRAM의 전체구성을 나타내는 블록도.

* 도면의 주요 부분에 대한 부호의 설명 *

MCai1~MCai4, MCbi1~MCbi4, MC61~MC68, MC141~MC148 : 메모리 셀

Wai1~Wai4, Wbi1~Wbi4, WL1, WL2, WL11, WL12 : 워드선

Bai1, Bai2, /Bai1, /Bai2, Bbi1, Bbi2, /Bbi1, /Bbi2 : 비트선

(BL1, /BL1)~ (BL4, /BL4), (BL11, /BL11)~ (BL14, /BL14) : 비트선 쌍

RDB, WDB, DBa, DBb, (DL, /DL), (DL0, /DL0), (DL1, /DL1) : 데이터선 쌍

14ai~17ai, 14bi~17bi, 44ai~47ai, 44bi~47bi: 열 선택스위치

WDai, WDbi : 워드선 드라이버

CRai, CWai, CRbi, CWbi, 63, 64 : 열 선택회로

25 : 판독앰프 26, 60 : 기입드라이버

27 : 입출력버퍼 50~53, TG1, TG2, TG10 : 전송게이트

61 : 열 어드레스 복호기

T61~T68, T71~T78 : N채널 MOS트랜지스터

MA0, MA1 : 메인앰프 TB0, TB1, TB101, TB102 : 3상태 버퍼

L90~L92 : 래치회로 RE0, RE1 : 가능신호

100, 110 : 출력버퍼 120 : 주파수 검지회로

130 : 기입회로

본 발명의 하나의 국면에 따르면, 반도체기억장치는, 복수의 메모리 셀과, 복수의 제 1 및 제 2 워드선과, 복수의 제 1 및 제 2 비트선을 구비한다. 복수의 메모리 셀은 행 및 열로 배치된다. 복수의 제 1 및 제 2 워드선은 행으로 배치된다. 복수의 제 1 및 제 2 비트선은 열로 배치된다. 상기 복수의 메모리 셀 각각은 제 1 트랜지스터와, 제 2 트랜지스터와, 커패시터를 포함한다. 제 1 트랜지스터는, 대응하는 제 1 비트선과 커패시터 사이에 접속되며, 대응하는 제 1 워드선의 전압을 게이트에 받는다. 상기 제 2 트랜지스터는, 대응하는 제 2 비트선과 커패시터 사이에 접속되며, 대응하는 제 2 워드선의 전압을 게이트에 받는다. 상기 반도체기억장치는 또한, 데이터선과, 복수의 제 1 및 제 2 열 선택스위치와, 워드선 드라이버와, 열 선택회로와, 입출력버퍼와, 데이터전송회로를 구비한다. 복수의 제 1 열 선택스위치는 복수의 제 1 비트선에 대응하여 배치되며, 각각이 대응하는 제 1 비트선과 데이터선을 접속/비 접속으로 한다. 복수의 제 2 열 선택스위치는, 복수의 제 2 비트선에 대응하여 배치되며, 각각이 대응하는 제 2 비트선과 데이터선을 접속/비 접속으로 한다. 워드선 드라이버는, 액세스애햐 할 메모리 셀에 대응하는 제 1 및 제 2 워드선을 구동시킨다. 열 선택회로는, 액세스해야 할 메모리 셀에 대응하는 제 1 및 제 2 열 선택스위치를 온/오프 시킨다. 입출력버퍼는 외부와 데이터 송수신을 한다. 데이터전송회로는, 메모리 셀로부터 데이터선에 판독된 데이터를 입출력버퍼로 전송하며, 입출력버퍼로부터의 기입데이터를 데이터선으로 전송한다. 그리고 상기 반도체기억장치는 워드선 드라이버 및 열 선택회로를 인터리브동작 시키며, 데이터전송회로 및 입출력버퍼는 인터리브동작 시키지 않는다.

상기 반도체기억장치에서는, 데이터전송회로를 포함하는 주변회로가 1 포트분이면 되므로 배치면적을 작게 할 수 있다.

바람직하게는, 상기 데이터선은 기입용 데이터선과, 판독용 데이터선을 포함한다. 또 상기 복수의 제 1 및 제 2 열 선택스위치 각각은, 메모리 셀에 데이터를 기입할 때에는, 대응하는 비트선과 기입용 데이터선을 접속/비 접속으로 하는 한편, 메모리 셀로부터 데이터를 판독할 때에는, 대응하는 비트선과 판독용 데이터선을 접속/비 접속으로 한다.

상기 반도체기억장치에서는, 판독용 데이터선에 대해서는 판독용 제어를 행하기만 하면 되며, 기입용 데이터선에 대해서는 기입용 제어를 행하기만 하면 된다. 이로써, 1 개의 데이터선에 대하여 판독용 제어 및 기입용 제어 양쪽을 행하는 경우에 비해, 기입용 데이터선 및 판독용 데이터선에 대한 제어 및 타이밍의 설계를 용이하게 행할 수 있다.

바람직하게는, 상기 데이터선은 단일 데이터선이다.

상기 반도체기억장치에서는, 데이터선의 프리차지를 고려할 필요가 없어지므로, 더욱 고속설계가 가능해진다.

본 발명의 또 하나의 국면에 따르면, 반도체기억장치는, 복수의 메모리 셀과, 복수의 제 1 및 제 2 워드선과, 복수의 제 1 및 제 2 비트선을 구비한다. 복수의 메모리 셀은 행 및 열로 배치된다. 복수의 제 1 및 제 2 워드선은 행으로 배치된다. 복수의 제 1 및 제 2 비트선은 열로 배치된다. 상기 복수의 메모리 셀 각각은 제 1 트랜지스터와, 제 2 트랜지스터와, 커패시터를 포함한다. 제 1 트랜지스터는, 대응하는 제 1 비트선과 커패시터 사이에 접속되며, 대응하는 제 1 워드선의 전압을 게이트에 받는다. 제 2 트랜지스터는, 대응하는 제 2 비트선과 커패시터 사이에 접속되며, 대응하는 제 2 워드선의 전압을 게이트에 받는다. 상기 반도체기억장치는 또한, 제 1 및 제 2 데이터선과, 복수의 제 1 및 제 2 열 선택스위치와, 워드선 드라이버와, 열 선택회로와, 입출력버퍼와, 데이터전송회로와, 절환수단을 구비한다. 복수의 제 1 열 선택스위치는, 복수의 제 1 비트선에 대응하여 배치되며, 각각이 대응하는 제 1 비트선과 제 1 데이터선을 접속/비 접속으로 한다. 복수의 제 2 열 선택스위치는, 복수의 제 2 비트선에 대응하여 배치되며, 각각이 대응하는 제 2 비트선과 제 2 데이터선을 접속/비 접속으로 한다. 워드선 드라이버는, 액세스해햐 할 메모리 셀에 대응하는 제 1 및 제 2 워드선을 구동시킨다. 열 선택회로는, 액세스해야 할 메모리 셀에 대응하는 제 1 및 제 2 열 선택스위치를 온/오프 시킨다. 입출력버퍼는, 외부와 데이터 송수신을 한다. 절환수단은, 메모리 셀로부터 제 1 또는 제 2 데이터선에 판독된 데이터를 데이터전송회로로 전송하며, 데이터전송회로로부터의 데이터를 제 1 또는 제 2 데이터선으로 전송한다. 데이터전송회로는, 절환수단으로부터의 데이터를 입출력버퍼로 전송하며, 입출력버퍼로부터의 데이터를 절환수단으로 전송한다. 그리고 상기 반도체기억장치는 워드선 드라이버, 열 선택회로 및 절환수단을 인터리브동작 시키며, 데이터전송회로 및 입출력버퍼는 인터리브동작 시키지 않는다.

상기 반도체기억장치에서는, 데이터전송회로를 포함하는 주변회로가 1 포트분이면 되므로 배치면적을 작게 할 수 있다.

또 메모리 셀 배열 상에 배선되는 비교적 부하가 무거운 제 1 및 제 2 데이터선을 인터리브동작 시키므로, 데이터전송에 마진을 준 설계를 실현할 수 있다.

바람직하게는, 상기 반도체기억장치는 또한 판독용 데이터선과 기입용 데이터선을 구비한다. 판독용 데이터선은, 절환수단으로부터의 데이터를 입출력버퍼로 전송하기 위한 데이터선이다. 기입용 데이터선은, 입출력버퍼로부터의 데이터를 절환수단으로 전송하기 위한 데이터선이다.

상기 반도체기억장치에서는, 판독용 데이터선에 대해서는 판독용 제어를 행하기만 하면 되며, 기입용 데이터선에 대해서는 기입용 제어를 행하기만 하면 된다. 이로써, 1 개의 데이터선에 대하여 판독용 제어 및 기입용 제어 양쪽을 행하는 경우에 비해, 기입용 데이터선 및 판독용 데이터선에 대한 제어 및 타이밍의 설계를 용이하게 행할 수 있다.

본 발명의 또 하나의 국면에 따르면, 반도체기억장치는, 복수의 메모리 셀과, 복수의 워드선과, 복수의 비트선 쌍과, 데이터선 쌍과, 복호기와, 기입회로와, 복수의 제 1~제 4 트랜지스터와, 열 선택회로를 구비한다. 복수의 메모리 셀은 행 및 열로 배치된다. 복수의 워드선은 행으로 배치된다. 복수의 비트선 쌍은 열로 배치된다. 복호기는, 복수의 메모리 셀 중 어느 하나에 데이터를 기입할 때 활성 신호를 발생한다. 기입회로는, 복호기로부터의 활성 신호를 받았을 때, 기입데이터에 따라 데이터 쌍의 한쪽 또는 다른 쪽을 활성화한다. 복수의 제 1 트랜지스터는, 데이터선 쌍의 한쪽과 복수 비트선 쌍 한쪽과의 사이에 접속되며, 데이터선 쌍의 한쪽 전압에 응답하여 온/오프 된다. 복수의 제 2 트랜지스터는, 데이터선 쌍의 다른 쪽과 복수 비트선 쌍 다른 쪽과의 사이에 접속되며, 데이터선 쌍의 다른 쪽 전압에 응답하여 온/오프 된다. 복수의 제 3 트랜지스터는, 복수의 제 1 트랜지스터와 복수의 비트선 상 한쪽과의 사이에 접속된다. 복수의 제 4 트랜지스터는, 복수의 제 2 트랜지스터와 복수의 비트선 상 다른 쪽과의 사이에 접속된다. 열 선택회로는, 복수의 제 3 및 제 4 트랜지스터 중 데이터를 기입해야 할 메모리 셀에 대응하는 비트선 쌍에 대응하는 트랜지스터의 게이트에 활성신호를 부여한다.

상기 반도체기억장치에서는, 데이터선 쌍으로부터 비트선 쌍으로 데이터를 전송하기 위한 복수의 제 1 및 제 2 트랜지스터의 온/오프를 데이터선 쌍의 전압으로 제어하므로, 복수의 제 1 및 제 2 트랜지스터의 온/오프를 제어하기 위한 신호선을 열방향으로 배치할 필요가 없다. 이로써, 배선층의 배선면적을 삭감할 수 있다.

또한 복수의 제 1 및 제 2 트랜지스터의 온/오프를 제어하기 위한 신호선을 배치하는 대신에 전원배선을 배치할 수 있다. 이로써 전원을 강화할 수 있을뿐만 아니라, 데이터선 쌍의 차폐효과를 높일 수도 있다.

바람직하게는, 상기 복수의 제 1 트랜지스터는, 데이터선 쌍의 한쪽 전압 대신에 다른 쪽 전압에 응답하여 온/오프 되며, 상기 복수의 제 2 트랜지스터는, 데이터선 쌍의 다른 쪽 전압 대신에 한쪽 전압에 응답하여 온/오프 된다.

상기 반도체기억장치에서는, 제 1 또는 제 2 트랜지스터의 임계전압만큼 비트선 쌍으로의 기입전압이 변동된다는 것을 방지할 수 있다.

본 발명의 또 다른 하나의 국면에 따르면, 반도체기억장치는, 복수의 메모리 셀과, 복수의 워드선과, 복수의 비트선 쌍과, 데이터선 쌍과, 복호기와, 기입회로와, 복수의 제 1에서 제 4 트랜지스터와, 열 선택회로를 구비한다. 복수의 메모리 셀은 행 및 열로 배치된다. 복수의 원드선은 행으로 배치된다. 복수의 비트선 쌍은 열로 배치된다. 복호기는 복수의 메모리 셀 중 어느 하나에 데이터를 기입할 때, 활성 신호를 발생한다. 기입회로는 복호기로부터의 활성 신호를 받았을 때, 기입데이터에 따라 데이터선 쌍의 한쪽 또는 다른 쪽을 활성화한다. 복수의 제 1 트랜지스터는, 전원전압 또는 접지전압을 받는 노드와 복수 비트선 쌍 한쪽과의 사이에 접속되며, 데이터선 쌍의 한쪽 전압에 응답하여 온/오프 된다. 복수의 제 2 트랜지스터는, 상기 노드와 복수 비트선 쌍 다른 쪽과의 사이에 접속되며, 데이터선 쌍의 다른 쪽 전압에 응답하여 온/오프 된다. 복수의 제 3 트랜지스터는, 복수의 제 1 트랜지스터와 복수 비트선 쌍 한쪽과의 사이에 접속된다. 복수의 제 4 트랜지스터는, 복수의 제 2 트랜지스터와 복수 비트선 쌍 다른 쪽과의 사이에 접속된다. 열 선택회로는, 복수의 제 3 및 제 4 트랜지스터 중 데이터를 기입해야 할 메모리 셀에 대응하는 비트선 쌍에 대응하는 트랜지스터의 게이트에 활성 신호를 부여한다.

상기 반도체기억장치에서는, 비트선 쌍에 기입데이터를 전송하기 위한 복수의 제 1 및 제 2 트랜지스터의 온/오프를 데이터선 쌍의 전압에 의해 제어하므로, 복수의 제 1 및 제 2 트랜지스터의 온/오프를 제어하기 위한 신호선을 열방향으로 배치할 필요가 없다. 이로써, 배선층의 배치면적을 삭감할 수 있다.

또 데이터선 쌍을 프리차지하는 회로를 배치할 필요가 없으므로, 배치면적및 소비전력을 작게 할 수 있다.

바람직하게는, 상기 제 1 및 제 2 트랜지스터는 CMOS형 트랜지스터이다.

바람직하게는, 상기 반도체기억장치는 또한, 데이터를 기입해야 할 메모리 셀에 대응하는 비트선 쌍이 기입데이터에 따라 구동된 후에 당해 비트선 쌍의 전위차를 증폭시키는 감지증폭기를 구비한다.

바람직하게는, 상기 반도체기억장치는 프리차지회로를 추가로 구비한다. 프리차지회로는, 데이터를 기입해야 할 메모리 셀에 대응하는 비트선 쌍이 기입데이터에 따라 구동된 후 감지증폭기에 의해 당해 비트선 쌍의 전위차가 증폭될 때까지의 소정 기간, 당해 비트선 쌍을 프리차지한다.

상기 반도체기억장치에서는, 메모리 셀로부터 데이터가 판독된 비트선을 일단 프리차지레벨로까지 승압 또는 강압시키므로, 적어도 판독동작 시의 비트선간 전위차를 확보할 수 있어, 충분한 마진을 갖고 기입을 행할 수 있다.

본 발명의 또 다른 하나의 국면에 따르면, 반도체기억장치는, 제 1 메인앰프와, 제 1의 3상태 버퍼와, 제 1 래치회로를 구비한다. 제 1 메인앰프는, 활성의 제 1 가능신호에 응답하여 활성화되며, 제 1 메모리 셀로부터 판독된 데이터를 증폭시킨다. 제 1의 3상태 버퍼는, 제 1 가능신호가 활성일 때, 제 1 메인앰프에 의해 증폭된 데이터에 따라 자체 출력노드를 구동시키며, 제 1 가능신호가 불활성일 때, 출력노드를 고 임피던스상태로 한다. 제 1 래치회로는, 제 1의 3상태 버퍼의 출력노드 데이터를 래치하여 외부로 출력한다.

상기 반도체기억장치에서는 제 1 메인앰프가 활성화된 후 외부로 데이터가출력될 때까지의 기간동안, 제 1 래치회로에서 타이밍 조정하는 일없이 고속으로 데이터를 출력할 수 있다.

또 제 1 가능신호가 불활성일 때 제 1의 3상태 버퍼는 출력노드를 고 임피던스상태로 하므로, 제 1 래치회로에 의해 유지된 데이터의 파괴를 방지할 수 있다.

바람직하게는, 상기 반도체기억장치는 또한, 제 2 래치회로와, 스위치를 구비한다. 스위치는 3상태 버퍼의 출력노드와 제 2 래치회로 사이에 접속되며, 시험모드일 때, 3상태 버퍼의 출력노드와 제 2 래치회로를 접속상태로 하고, 통상모드 일 때, 3상태 버퍼 출력노드와 제 2 래치회로를 비 접속상태로 한다.

상기 반도체기억장치에서는, 3상태 버퍼의 출력노드와 제 2 래치회로 사이에 스위치를 배치하므로, 복수의 정규출력을 출력 끝에서 스위치 등을 사용하여 전기적으로 묶어 1 개의 시험출력으로서 검사하는 경우에 비해 출력버퍼의 부하가 작아져, 출력데이터를 받는 시스템으로의 신호 전달을 통상모드 시와 동등하게 할 수 있다.

또 3상태 버퍼의 출력노드와 제 2 래치회로 사이에 스위치를 배치하므로, 시험모드에서 사용하는 제 2 래치회로의 타이밍을 조정할 필요가 없다. 따라서 제 1 메인앰프가 활성화된 후 타이밍에 상관없이(timingless) 고속으로 시험데이터가 외부로 출력된다.

바람직하게는, 상기 반도체기억장치는 또한, 제 2 메인앰프와, 제 2의 3상태 버퍼와, 제 2 래치회로와, 스위치를 구비한다. 제 2 메인앰프는, 활성 제 2 가능신호에 응답하여 활성화되며, 제 2 메모리 셀로부터 판독된 데이터를 증폭시킨다. 제2의 3상태 버퍼는, 제 2 가능신호가 활성일 때, 제 2 메인앰프에 의해 증폭된 데이터에 따라 자체 출력노드를 구동시키며, 제 2 가능신호가 불활성일 때, 출력노드를 고 임피던스상태로 한다. 제 2 래치회로는, 제 2의 3상태 버퍼의 출력노드 데이터를 래치하여 외부로 출력한다. 스위치는, 제 1 래치회로의 출력노드와 제 2 래치회로 출력노드 사이에 접속되며, 판독데이터의 비트 폭에 따라 온/오프 된다.

상기 반도체기억장치에서는 제 1 래치회로의 출력노드와 제 2 래치회로의 출력노드 사이에 스위치를 배치하므로, 판독데이터의 비트 폭을 변경하여 사용하는 경우에 있어서도 제 1 및 제 2 래치회로의 타이밍을 조정할 필요가 없다.

바람직하게는, 상기 반도체기억장치는, 제 1 및 제 2 래치회로 중 사용되지 않는 래치회로를 래치할 수 없도록 제어한다.

상기 반도체기억장치에 의하면, 제 1 래치회로와 제 2 래치회로 사이에서의 데이터 충돌을 방지할 수 있다.

본 발명의 또 다른 하나의 국면에 따르면, 반도체기억장치는, 메모리 셀로부터 판독된 데이터를 출력단자로 출력하는 출력버퍼를 구비한다. 출력버퍼는 제 1 및 제 2 버퍼를 포함한다. 제 1 버퍼는 메모리 셀로부터의 판독데이터에 따라 상기 출력단자를 구동시킨다. 제 2 버퍼는 활성상태 및 불활성상태를 가지며, 활성상태일 때, 메모리 셀로부터의 판독데이터에 따라 상기 출력단자를 구동시킨다.

상기 반도체기억장치에서는, 제 2 버퍼를 활성화/불활성화 함으로써 출력버퍼의 구동능력을 바꿀 수 있다.

바람직하게는, 상기 제 2 버퍼는 메모리 셀로부터의 판독데이터 비트 폭에따라 활성화/비 활성화된다.

상기 반도체기억장치에서는 메모리 셀로부터의 판독데이터 비트 폭에 따라 출력버퍼의 구동능력을 바꿀 수 있으므로, 비트 폭에 의한 액세스시간의 차이를 작게 할 수 있다.

바람직하게는, 상기 제 2 버퍼는 메모리 셀로부터의 판독데이터 비트 폭이 인식 가능한 외부신호에 따라 활성화/비 활성화된다.

바람직하게는, 상기 제 2 버퍼의 활성화/불활성화는, 메모리 셀로부터의 판독데이터 비트 폭을 나타내는 퓨즈를 활용함으로써 제어된다.

바람직하게는, 상기 반도체기억장치는 또한 검지회로를 구비한다. 검지회로는, 상기 반도체기억장치의 동작주파수를 검지한다. 그리고 상기 제 2 버퍼는 검지회로에 의해 검지된 동작주파수에 따라 활성화/비 활성화된다.

상기 반도체기억장치에서는 동작주파수에 따라 출력버퍼의 구동능력을 바꿀 수 있으므로, 소비전력을 최적화할 수 있다.

본 발명의 또 다른 하나의 국면에 따르면, 반도체기억장치는, 복수의 메모리 셀과, 복수의 워드선과, 복수의 비트선 쌍과, 데이터선 쌍과, 복수의 제 1에서 제 4 트랜지스터와, 열 선택회로와, 기입회로를 구비한다. 복수의 메모리 셀은 행 및 열로 배치된다. 복수의 워드선은 행으로 배치된다. 복수의 비트선 쌍은 열로 배치된다. 복수의 제 1 트랜지스터는, 제 1 전압을 받는 노드와 복수 비트선 쌍 한쪽과의 사이에 접속되며, 데이터선 쌍의 한쪽 전압에 응답하여 온/오프 된다. 복수의 제 2 트랜지스터는, 상기 노드와 복수 비트선 쌍 다른 쪽과의 사이에 접속되며, 데이터선 쌍의 다른 쪽 전압에 응답하여 온/오프 된다. 복수의 제 3 트랜지스터는, 복수의 제 1 트랜지스터와 복수 비트선 쌍 한쪽과의 사이에 접속된다. 복수의 제 4 트랜지스터는, 복수의 제 2 트랜지스터와 복수 비트선 쌍 다른 쪽과의 사이에 접속된다. 열 선택회로는, 복수의 제 3 및 제 4 트랜지스터 중 데이터를 기입해야 할 메모리 셀에 대응하는 비트선 쌍에 대응하는 트랜지스터의 게이트에 활성 신호를 부여한다. 기입회로는, 복수의 메모리 셀 중 어느 하나에 데이터를 기입할 때, 기입데이터와 상기 노드가 받는 제 1 전압의 레벨에 따라 데이터선 쌍의 한쪽 또는 다른 쪽을 활성화한다.

상기 반도체기억장치에서는, 상기 노드가 전원전압을 받을 때는 비트선 쌍의 한쪽 또는 다른 쪽을 풀업 시킴으로써 메모리 셀로의 데이터 기입을 행하며, 상기 노드가 접지전압을 받을 때는 비트선 쌍의 한쪽 또는 다른 쪽을 풀다운 시킴으로써 메모리 셀로의 데이터 기입을 행할 수 있다. 따라서 비트선 쌍의 프리차지 레벨이 소정 레벨보다 높아지는 등의 경우에는 상기 노드에 접지전압을 부여하고, 비트선 쌍의 프리차지 레벨이 소정 레벨보다 낮아지는 등의 경우에는 상기 노드에 전원전압을 부여함으로써, 더욱 마진이 있는 기입을 행할 수 있다.

바람직하게는, 상기 반도체기억장치는 또한, 복수의 메모리 셀을 특정하는 어드레스에 따라 전원전압 또는 접지전압을 제 1 전압으로서 상기 노드에 공급하는 수단을 구비한다.

상기 반도체기억장치에서는 상기 노드의 전압레벨을 어드레스에 따라 제어할 수 있다.

바람직하게는, 상기 반도체기억장치는 또한, 상기 반도체기억장치의 동작주파수에 따라 전원전압 또는 접지전압을 제 1 전압으로서 상기 노드에 공급하는 수단을 구비한다.

상기 반도체기억장치에서는, 상기 노드의 전압레벨을 동작주파수에 따라 제어할 수 있다. 따라서 동작주파수에 따라 비트선 쌍의 프리차지 레벨이 변동되는 등의 경우라도 충분한 기입 마진을 확보할 수 있다.

바람직하게는, 상기 반도체기억장치는 또한, 복수의 비트선 쌍 중의 어느 비트선 쌍의 프리차지전위에 따라 전원전압 또는 접지전압을 제 1 전압으로서 상기 노드에 공급하는 수단을 구비한다.

상기 반도체기억장치에서는, 상기 노드의 전압레벨을 복수의 비트선 쌍 중의 어느 비트선 쌍의 프리차지전위에 따라 제어할 수 있다. 따라서 어떤 원인에 의해 비트선 쌍의 프리차지 레벨이 변동된 경우라도 충분한 기입 마진을 확보할 수 있다.

바람직하게는, 상기 반도체기억장치는 또한, 외부로부터의 제어에 따라 전원전압 또는 접지전압을 제 1 전압으로서 상기 노드에 공급하는 수단을 구비한다.

상기 반도체기억장치에서는 상기 노드의 전압레벨을 외부로부터 제어할 수 있다. 따라서 칩 검사평가 시에, 비트선 쌍의 한쪽 또는 다른 쪽을 풀업 시킴으로써 데이터를 기입하는 경우와, 풀다운 시킴으로써 데이터를 기입하는 경우로, 어느 쪽이 보다 기입 마진을 확보할 수 있는지를 조사할 수 있다. 그리고 이 결과에 기초하여 기입 마진이 많은 쪽의 기입방식으로 할 수 있다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

(실시예)

이하, 본 발명의 실시예를 도면을 참조하면서 상세하게 설명한다. 또 도면 중 동일 또는 상당부분에는 동일 부호를 부여하며, 그 설명은 반복하지 않는다.

(제 1 실시예)

<DRAM의 전체구성>

도 1은 본 발명의 제 1 실시예에 의한 DRAM의 전체구성을 나타내는 블록도이다. 도 1에 나타내는 DRAM은, 클록(CLK)에 동기하여 동작하는 동기(synchronous) DRAM이다. 이 DRAM은 메모리 셀 배열(MAai, MAbi)(i＝1~n; n은 양의 정수(整數))와, 감지증폭기 배열(SAai, SAbi)(i＝1~n; n은 양의 정수)과, 행 복호기(10a, 10b)와, 열 복호기(11a, 11b)와, 워드선 드라이버(WDai, WDbi)(i＝1~n; n은 양의 정수)와, 열 선택회로(CRai, CWai, CRbi, CWbi)(i＝1~n; n은 양의 정수)와, 판독용 데이터선 쌍(RDB)과, 기입용 데이터선 쌍(WDB)과, 데이터선 프리차지회로(20R, 20W)와, 명령 복호기(21)와, 어드레스버퍼(22)와, 제어회로(23)와, 분주기(24)와, 판독앰프(25)와, 기입드라이버(26)와, 입출력버퍼(27)를 구비한다.

메모리 셀 배열 및 감지증폭기 배열은, (메모리 셀 배열(MAa1))-(감지증폭기 배열(SAa1))-(메모리 셀 배열(MAb1))-(감지증폭기 배열(SAb1))-(메모리 셀 배열(MAa2))-···순으로 열방향으로 배치된다. 여기서, 설명을 간단하게 하기 위해 도 1에서는 메모리 셀 배열(MAai, MAbi, MAa(i＋1)) 및 감지증폭기 배열(SAai,SAbi)에 대해서만 나타낸다. 또 워드선 드라이버 및 열 선택회로에 대해서도 워드선 드라이버(WDai, WDbi) 및 열 선택회로(CRai, CWai, CRbi, CWbi)에 대해서만 나타낸다.

메모리 셀 배열(MAai)은 메모리 셀(MCai1~MCai4)과, 워드선(Wai1, Wai2, Wb(i－1)3, Wb(i－1)4)과, 비트선(Bai1, Bai2, /Bb(i－1)1, /Bb(i－1)2)을 포함한다. 메모리 셀(MCai1~MCai4)은 행 및 열로 배치된다. 워드선(Wai1, Wai2, Wb(i－1)3, Wb(i－1)4)은 행으로 배치된다. 워드선(Wai1, Wb(i－1)3)은 메모리 셀(MCai1, MCai3)에 대응하여 배치된다. 워드선(Wai2, Wb(i－1)4)은 메모리 셀(MCai2, MCai4)에 대응하여 배치된다. 비트선(Bai1, Bai2, /Bb(i－1)1, /Bb(i－1)2)은 열로 배치된다. 비트선(Bai1, /Bb(i－1)1)은 메모리 셀(MCai1, MCai2)에 대응하여 배치된다. 비트선(Bai2, /Bb(i－1)2)은 메모리 셀(MCai3, MCai4)에 대응하여 배치된다.

각각의 메모리 셀(MCai1~MCai4)은, 2 개의 트랜지스터(Ta, Tb)와 1 개의 커패시터(C)를 포함한다. 메모리 셀(MCai1)의 트랜지스터(Ta)는 비트선(Bai1)과 커패시터(C) 사이에 접속되며, 워드선(Wai1)의 전압을 게이트에 받는다. 메모리 셀(MCai1)의 트랜지스터(Tb)는 비트선(/Bb(i－1)1)과 커패시터(C) 사이에 접속되며, 워드선(Wb(i－1)3)의 전압을 게이트에 받는다. 메모리 셀(MCai2~MCai4)의 트랜지스터(Ta)는 비트선(Bai1, Bai2, Bai2)과 커패시터(C) 사이에 접속되며, 워드선(Wai2, Wai1, Wai2)의 전압을 게이트에 받는다. 메모리 셀(MCai2~MCai4)의 트랜지스터(Tb)는 비트선(/Bb(i－1)1, /Bb(i－1)2, /Bb(i－1)2)과 커패시터(C) 사이에 접속되며, 워드선(Wb(i－1)4, (Wb(i－1)3), (Wb(i－1)4)의 전압을 게이트에 받는다.

메모리 셀 배열(MAbi)은 메모리 셀(MCbi1~MCbi4)과, 워드선(Wai3, Wai4, Wbi1, Wbi2)과, 비트선(/Bai1, /Bai2, Bbi1, Bbi2)을 포함한다. 메모리 셀(MCbi1~MCbi4)은 행 및 열로 배치된다. 워드선(Wai3, Wai4, Wbi1, Wbi2)은 행으로 배치된다. 워드선(Wai3, Wbi1)은 메모리 셀(MCbi1, MCbi3)에 대응하여 배치된다. 워드선(Wai4, Wbi2)은 메모리 셀(MCbi2, MCbi4)에 대응하여 배치된다. 비트선(/Bai1, /Bai2, Bbi1, Bbi2)은 열로 배치된다. 비트선(/Bai1, Bbi1)은 메모리 셀(MCbi1, MCbi2)에 대응하여 배치된다. 비트선(/Bai2, Bbi2)은 메모리 셀(MCbi3, MCbi4)에 대응하여 배치된다.

각각의 메모리 셀(MCbi1~MCbi4)은, 2 개의 트랜지스터(Ta, Tb)와 1 개의 커패시터(C)를 포함한다. 메모리 셀(MCbi1~MCbi4)의 트랜지스터(Ta)는 비트선(/Bai1, /Bai1, /Bai2, /Bai2)과 커패시터(C) 사이에 접속되며, 워드선(Wai3, Wai4, Wai3, Wai4)의 전압을 게이트에 받는다. 메모리 셀(MCbi1~MCbi4)의 트랜지스터(Tb)는 비트선(Bbi1, Bbi1, Bbi2, Bbi2)과 커패시터(C) 사이에 접속되며, 워드선(Wbi1, Wbi2, Wbi1, Wbi2)의 전압을 게이트에 받는다.

명령 복호기(21)는, 외부로부터 입력되는 명령을 클록(CLK)에 동기시켜 도입하며, 이에 대응한 명령신호(CMD)를 출력한다.

어드레스버퍼(22)는, 외부로부터 입력되는 어드레스를 클록(CLK)에 동기시켜 도입하며, 이에 대응한 행 어드레스신호(RAD), 열 어드레스신호(CAD)를 출력한다.

제어회로(23)는, 명령 복호기(21)로부터의 명령신호(CMD) 및 어드레스버퍼(22)로부터의 열 어드레스신호(CAD)에 응답하여 가능신호(WE, RE)를 활성화한다. 구체적으로 제어회로(23)는, 명령신호(CMD)가 "판독"을 나타낼 때는 가능신호(RE)를 활성화하고, 명령신호(CMD)가 "기입"을 나타낼 때는 가능신호(WE)를 활성화한다.

분주기(24)는, 어드레스버퍼(22)로부터의 행 어드레스신호(RAD) 및 열 어드레스신호(CAD)를 받아, 클록(CLK) 2 배 주기로 행 어드레스신호(RADa, RADb) 및 열 어드레스신호(CADa, CADb)로서 출력한다. 구체적으로는, 도 2에 나타내는 바와 같이 어드레스버퍼(22)로부터 분주기(24)로, 행 어드레스신호(RAD(RA1~RA4))가 클록(CLK)에 동기되어 부여된다. 분주기(24)는, 클록(CLK)의 2 배 주기 클록(CLKa)에 동기시켜 행 어드레스신호(RAD(RA1, RA3))를 수신하여, 이를 행 어드레스신호(RADa(RA1, RA3))로서 출력한다. 또 분주기(24)는 클록(CLKa)과 상보의 클록(CLKb)에 동기시켜 행 어드레스신호(RAD(RA2, RA4))를 수신하여, 이를 행 어드레스신호(RADb(RA2, RA4))로서 출력한다. 열 어드레스신호(CAD, CADa, CADb)에 대해서도 마찬가지이다.

행 복호기(10a)는 분주기(24)로부터의 행 어드레스신호(RADa)에 응답하여, 워드선 드라이버(WDa1~WDan) 중 당해 행 어드레스신호(RADa)에 대응하는 워드선 드라이버(WDai)에 행 어드레스신호(RADai)를 부여한다.

행 복호기(10b)는 분주기(24)로부터의 행 어드레스신호(RADb)에 응답하여, 워드선 드라이버(WDb1~WDbn) 중 당해 행 어드레스신호(RADb)에 대응하는 워드선 드라이버(WDbi)에 행 어드레스신호(RADbi)를 부여한다.

워드선 드라이버(WDai)는, 메모리 셀 배열(MAai 및 MAbi)에 대응하여 배치된다. 워드선 드라이버(WDai)는, 행 복호기(10a)로부터의 행 어드레스신호(RADai)에 응답하여, 대응하는 워드선(Wai1, Wai2, Wai3, Wai4)을 활성화한다.

워드선 드라이버(WDbi)는, 메모리 셀 배열(MAbi 및 MAa(i＋1))에 대응하여 배치된다. 워드선 드라이버(WDbi)는, 행 복호기(10b)로부터의 행 어드레스신호(RADbi)에 응답하여, 대응하는 워드선(Wbi1, Wbi2, Wbi3, Wbi4)을 활성화한다.

열 복호기(11a)는, 분주기(24)로부터의 열 어드레스신호(CADa)에 응답하여, 열 선택회로(CRa1, CWa1)~(CRan, CWan) 중 당해 열 어드레스신호(CADa)에 대응하는 열 선택회로(CRai, CWai)에 열 어드레스신호(CADai)를 부여한다.

열 복호기(11b)는, 분주기(24)로부터의 열 어드레스신호(CADb)에 응답하여, 열 선택회로(CRb1, CWb1)~(CRbn, CWbn) 중 당해 열 어드레스신호(CADb)에 대응하는 열 선택회로(CRbi, CWbi)에 열 어드레스신호(CADbi)를 부여한다.

열 선택회로(CRai, CWai)는, 명령 복호기(21)로부터의 명령신호(CMD) 및 열 복호기(11a)로부터의 열 어드레스신호(CADai)에 응답하여, 대응하는 열 선택신호(Rai1, Rai2, Wai1, Wai2)를 활성화한다. 구체적으로, 열 선택회로(CRai)는 명령 복호기(21)로부터의 명령신호(CMD)가 "판독"을 나타낼 때, 열 선택신호(Rai1, Rai2) 중 열 어드레스신호(CADai)에 대응하는 신호를 활성화한다. 열 선택회로(CWai)는, 명령 복호기(21)로부터의 명령신호(CMD)가 "기입"을 나타낼때, 열 선택신호(Wai1, Wai2) 중 열 어드레스신호(CADai)에 대응하는 신호를 활성화한다.

열 선택회로(CRbi, CWbi)는, 명령 복호기(21)로부터의 명령신호(CMD) 및 열 복호기(11b)로부터의 열 어드레스신호(CADbi)에 응답하여, 대응하는 열 선택신호(Rbi1, Rbi2, Wbi1, Wbi2)를 활성화한다. 구체적으로, 열 선택회로(CRbi)는 명령 복호기(21)로부터의 명령신호(CMD)가 "판독"을 나타낼 때, 열 선택신호(Rbi1, Rbi2) 중 열 어드레스신호(CADbi)에 대응하는 신호를 활성화한다. 열 선택회로(CWbi)는, 명령 복호기(21)로부터의 명령신호(CMD)가 "기입"을 나타낼 때, 열 선택신호(Wbi1, Wbi2) 중 열 어드레스신호(CADbi)에 대응하는 신호를 활성화한다.

감지증폭기 배열(SAai)은 감지증폭기(12ai, 13ai)와, 비트선 프리차지회로(18ai, 19ai)와, 열 선택스위치(14ai~17ai)를 포함한다.

감지증폭기(12ai)는 감지증폭기 활성화신호(SEa)에 응답하여 활성화되며, 메모리 셀(MCai1, MCai2, MCbi1, MCbi2)로부터 비트선 쌍(Bai1, /Bai1)에 판독된 데이터신호를 증폭시킨다. 감지증폭기(13ai)는 감지증폭기 활성화신호(SEa)에 응답하여 활성화되며, 메모리 셀(MCai3, MCai4, MCbi3, MCbi4)로부터 비트선 쌍(Bai2, /Bai2)에 판독된 데이터신호를 증폭시킨다.

비트선 프리차지회로(18ai, 19ai)는 프리차지신호(EQa)에 응답하여 활성화되며, 비트선 쌍((Bai1, /Bai1), (Bai2, /Bai2))을 프리차지한다.

열 선택스위치(14ai)는 열 선택회로(CRai)로부터의 열 선택신호(Rai1)에 응답하여 비트선 쌍(Bai1, /Bai1)과 판독용 데이터선 쌍(RDB)을 접속/비접속으로 한다. 열 선택스위치(15ai)는 열 선택회로(CRai)로부터의 열 선택신호(Rai2)에 응답하여 비트선 쌍(Bai2, /Bai2)과 판독용 데이터선 쌍(RDB)을 접속/비접속으로 한다. 열 선택스위치(16ai)는 열 선택회로(CWai)로부터의 열 선택신호(Wai1)에 응답하여 비트선 쌍(Bai1, /Bai1)과 기입용 데이터선 쌍(WDB)을 접속/비접속으로 한다. 열 선택스위치(17ai)는 열 선택회로(CWai)로부터의 열 선택신호(Wai2)에 응답하여 비트선 쌍(Bai2, /Bai2)과 기입용 데이터선 쌍(WDB)을 접속/비접속으로 한다.

감지증폭기 배열(SAbi)은 감지증폭기(12bi, 13bi)와, 비트선 프리차지회로(18bi, 19bi)와, 열 선택스위치(14bi~17bi)를 포함한다.

감지증폭기(12bi)는 감지증폭기 활성화신호(SEb)에 응답하여 활성화되며, 메모리 셀(MCbi1, MCbi2, MCa(i＋1)1, MCa(i＋1)2)로부터 비트선 쌍(Bbi1, /Bbi1)에 판독된 데이터신호를 증폭시킨다. 감지증폭기(13bi)는 감지증폭기 활성화신호(SEb)에 응답하여 활성화되며, 메모리 셀(MCbi3, MCbi4, MCa(i＋1)3, MCa(i＋1)4)로부터 비트선 쌍(Bbi2, /Bbi2)에 판독된 데이터신호를 증폭시킨다.

비트선 프리차지회로(18bi, 19bi)는 프리차지신호(EQb)에 응답하여 활성화되며, 비트선 쌍((Bbi1, /Bbi1), (Bbi2, /Bbi2))을 프리차지한다.

열 선택스위치(14bi)는 열 선택회로(CRbi)로부터의 열 선택신호(Rbi1)에 응답하여 비트선 쌍(Bbi1, /Bbi1)과 판독용 데이터선 쌍(RDB)을 접속/비접속으로 한다. 열 선택스위치(15bi)는 열 선택회로(CRbi)로부터의 열 선택신호(Rbi2)에 응답하여 비트선 쌍(Bbi2, /Bbi2)과 판독용 데이터선 쌍(RDB)을 접속/비접속으로 한다.열 선택스위치(16bi)는 열 선택회로(CWbi)로부터의 열 선택신호(Wbi1)에 응답하여 비트선 쌍(Bbi1, /Bbi1)과 기입용 데이터선 쌍(WDB)을 접속/비접속으로 한다. 열 선택스위치(17bi)는 열 선택회로(CWbi)로부터의 열 선택신호(Wbi2)에 응답하여 비트선 쌍(Bbi2, /Bbi2)과 기입용 데이터선 쌍(WDB)을 접속/비접속으로 한다.

데이터선 프리차지회로(20R)는 판독용 데이터선 쌍(RDB)을 프리차지한다. 데이터선 프리차지회로(20W)는 기입용 데이터선 쌍(WDB)을 프리차지한다.

판독앰프(25)는 판독용 데이터선 쌍(RDB)과 입출력버퍼(27) 사이에 배치된다. 판독앰프(25)는 제어회로(23)로부터의 활성 가능신호(RE)에 응답하여 활성화되며, 판독용 데이터선 쌍(RDB)으로부터의 데이터신호를 클록(CLK)에 동기시키고 증폭시켜 입출력버퍼(27)로 전송한다.

기입드라이버(26)는 입출력버퍼(27)와 기입용 데이터선 쌍(WDB) 사이에 배치된다. 기입드라이버(26)는 제어회로(23)로부터의 활성 가능신호(WE)에 응답하여 활성화되며, 입출력버퍼(27)로부터의 데이터신호를 클록(CLK)에 동기시키고 증폭시켜 기입용 데이터선 쌍(WDB)으로 전송한다.

입출력버퍼(27)는 판독앰프(25)로부터의 데이터신호를 클록(CLK)에 동기시켜 외부로 출력하며 또 외부로부터의 데이터신호를 클록(CLK)에 동기시켜 기입드라이버(26)로 출력한다.

<판독동작>

다음으로, 이상과 같이 구성된 DRAM의 판독동작(READ)에 대하여 도 3을 참조하면서 설명하기로 한다.

아는 바와 같이, 도 1에 나타낸 DRAM과 같이 2 개의 트랜지스터(Ta, Tb)와 1 개의 커패시터(C)를 포함하는 메모리 셀을 구비하는 DRAM에서는 액세스시간과 주기시간을 거의 동등하게 할 수 있으므로, 클록(CLK) 1 주기마아 외부로부터 명령을 입력하는 것이 가능해진다.

우선 시각(A)에서, 판독명령(READ)이 명령 복호기(21)에 부여되며, 액세스해야 할 메모리 셀(여기서는 MCai1로 함.)에 대응하는 어드레스가 어드레스버퍼(22)에 부여된다. 명령 복호기(21)는 클록(CLK)의 상승시점에서 판독명령을 수신하여, "판독"을 나타내는 명령신호(CMD)를 출력한다. 어드레스버퍼(22)는 클록(CLK)의 상승시점에서 어드레스를 도입하여, 메모리 셀(MCai1)에 대응하는 행 어드레스신호(RAD) 및 열 어드레스신호(CAD)를 출력한다. 이에 응답하여 분주기(24)는 메모리 셀(MCai1)에 대응하는 행 어드레스신호(RADa)를 행 복호기(10a)에 부여하며, 열 어드레스신호(CADa)를 열 복호기(11a)에 부여한다. 행 복호기(10a)는, 메모리 셀(MCai1)에 대응하는 행 어드레스신호(RADai)를 워드선 드라이버(WDai)에 부여한다. 열 복호기(11a)는, 메모리 셀(MCai1)에 대응하는 열 어드레스신호(CADai)를 열 선택회로(CRai, CWai)에 부여한다. 그리고 워드선(Wai1)이 워드선 드라이버(WDai)에 의해 활성화된다. 이로써 메모리 셀(MCai1)의 트랜지스터(Ta)가 온 되며, 메모리 셀(MCai1)로부터 비트선(Bai1)으로 데이터가 판독된다. 감지증폭기 활성화신호(SEa)가 활성화되며, 비트선 쌍(Bai1, /Bai1)의 전위차가 감지증폭기(12ai)에 의해 증폭된다.

한편, 시각(A)에서 시각(B)까지의 기간, 활성 프리차지신호(EQb)가 비트선프리차지회로(18bi, 19bi)에 부여되며, 비트선 쌍((Bbi1, /Bbi1), (Bbi2, /Bbi2))이 프리차지된다.

이어서 시각(B)에서, 메모리 셀(MCai1)에 대응하는 열 선택신호(Rai1)가 열 선택회로(CRai)에 의해 활성화되고, 열 선택스위치(14ai)가 온 된다. 이로써, 비트선 쌍(Bai1, /Bai1)과 판독용 데이터선 쌍(RDB)이 접속된다. 또 활성 가능신호(RE)가 판독앰프(25)에 부여된다. 이로써, 비트선 쌍(Bai1, /Bai1)의 전위차가 판독용 데이터선 쌍(RDB)으로 전송되며, 판독앰프(25)에 의해 증폭되어 입출력버퍼(27)로 보내진다. 입출력버퍼(27)로의 전송 후, 가능신호(RE), 열 선택신호(Rai1) 및 감지증폭기 활성화신호(SEa)가 불활성화된다. 그리고 데이터선 프리차지회로(20R)에 의해 판독용 데이터선 쌍(RDB)이 프리차지된다. 또 활성 프리차지신호(EQa)가 비트선 프리차지회로(18ai, 19ai)에 부여되며, 비트선 쌍((Bai1, /Bai1), (Bai2, /Bai2))이 프리차지된다.

한편, 시각(B)에서 프리차지신호(EQb)가 불활성화되어, 비트선 프리차지회로(18bi, 19bi)에 의한 비트선 쌍((Bbi1, /Bbi1), (Bbi2, /Bbi2))의 프리차지가 종료된다. 그리고 판독명령(READ)이 명령 복호기(21)에 부여되며, 액세스해야 할 메모리 셀(여기서는 MCbi1로 함.)에 대응하는 어드레스가 어드레스버퍼(22)에 부여된다. 명령 복호기(21)는 클록(CLK)의 상승시점에서 판독명령을 수신하여, "판독"을 나타내는 명령신호(CMD)를 출력한다. 어드레스버퍼(22)는 클록(CLK)의 상승시점에서 어드레스를 수신하여, 메모리 셀(MCbi1)에 대응하는 행 어드레스신호(RAD) 및 열 어드레스신호(CAD)를 출력한다. 이에 응답하여분주기(24)는 메모리 셀(MCbi1)에 대응하는 행 어드레스신호(RADb)를 행 복호기(10b)에 부여하며, 열 어드레tm신호(CADb)를 열 복호기(11b)에 부여한다. 행 복호기(10b)는, 메모리 셀(MCbi1)에 대응하는 열 어드레스신호(RADbi)를 워드선 드라이버(WDbi)에 부여한다. 열 복호기(11b)는, 메모리 셀(MCbi1)에 대응하는 열 어드레스신호(CADbi)를 열 선택회로(CRbi, CWbi)에 부여한다. 그리고 워드선(Wbi1)이 워드선 드라이버(WDbi)에 의해 활성화된다. 이로써 메모리 셀(MCbi1)의 트랜지스터(Tb)가 온 되어, 메모리 셀(MCbi1)로부터 비트선(Bbi1)에 데이터가 판독된다. 감지증폭기 활성화신호(SEb)가 활성화되어, 비트선 쌍(Bbi1, /Bbi1)의 전위차가 감지증폭기(12bi)에 의해 증폭된다.

이어, 시각(C)에서, 메모리 셀(MCai1)로부터 판독된 데이터(DQ1)가 입출력버퍼(27)에 의해 외부로 출력된다.

또, 메모리 셀(MCbi1)에 대응하는 열 선택신호(Rbi1)가 열 선택회로(CRbi)에 의해 활성화되어, 열 선택스위치(14bi)가 온 된다. 이로써, 비트선 쌍(Bbi1, /Bbi1)과 판독용 데이터선 쌍(RDB)이 접속된다. 또한 활성 가능신호(RE)가 제어회로(23)로부터 판독앰프(25)에 부여된다. 이로써, 비트선 쌍(Bbi1, /Bbi1)의 전위차가 판독용 데이터선 쌍(RDB)으로 전송되며, 판독앰프(25)에 의해 증폭되어 입출력버퍼(27)로 보내진다. 입출력버퍼(27)로의 전송 후, 가능신호(RE), 열 선택신호(Rbi1) 및 감지증폭기 활성화신호(SEb)가 불활성화된다. 그리고 데이터선 프리차지회로(20R)에 의해 판독용 데이터선 쌍(RDB)이 프리차지된다. 또 활성 프리차지신호(EQb)가 비트선 프리차지회로(18bi, 19bi)에 부여되어, 비트선 쌍((Bbi1,/Bbi1), (Bbi2, /Bbi2))이 프리차지된다.

한편, 프리차지신호(EQa)가 불활성화되어, 비트선 프리차지회로(18ai, 19ai)에 의한 비트선 쌍((Bai1, /Bai1), (Bai2, /Bai2))의 프리차지가 종료된다. 그리고 판독명령(READ)이 명령 복호기(21)에 부여되며, 액세스해야 할 메모리 셀(여기서는 MCai1로 함.)에 대응하는 어드레스가 어드레스버퍼(22)로 부여된다. 명령 복호기(21)는 클록(CLK)의 상승시점에서 판독명령을 수신하여, "판독"을 나타내는 명령신호(CMD)를 출력한다. 어드레스버퍼(22)는 클록(CLK)의 상승시점에서 어드레스를 도입하고, 메모리 셀(MCai1)에 대응하는 행 어드레스신호(RAD) 및 열 어드레스신호(CAD)를 출력한다. 이에 응답하여 분주기(24)는 메모리 셀(MCai1)에 대응하는 행 어드레스신호(RADa)를 행 복호기(10a)에 부여하며, 열 어드레스신호(CADa)를 열 복호기(11a)에 부여한다. 행 복호기(10a)는, 메모리 셀(MCai1)에 대응하는 행 어드레스신호(RADai)를 워드선 드라이버(WDai)에 부여한다. 열 복호기(11a)는, 메모리 셀(MCai1)에 대응하는 열 어드레스신호(CADai)를 열 선택회로(CRai, CWai)에 부여한다. 그리고 워드선(Wai1)이 워드선 드라이버(WDai)에 의해 활성화된다. 이로써 메모리 셀(MCai1)의 트랜지스터(Ta)가 온 되며, 메모리 셀(MCai1)로부터 비트선(Bai1)에 데이터가 판독된다. 감지증폭기 활성화신호(SEa)가 활성화되고, 비트선 쌍(Bai1, /Bai1)의 전위차가 감지증폭기(12ai)에 의해 증폭된다.

이어서 시각(D)에서, 메모리 셀(MCbi1)로부터 판독된 데이터(DQ2)가 입출력버퍼(27)에 의해 외부로 출력된다.

또 메모리 셀(MCai1)에 대응하는 열 선택신호(Rai1)가 열 선택회로(CRai)에의해 활성화되고, 열 선택스위치(14ai)가 온 된다. 이로써, 비트선 쌍(Bai1, /Bai1)과 판독용 데이터선 쌍(RDB)이 접속된다. 또 활성 가능신호(RE)가 제어회로(23)로부터 판독앰프(25)에 부여된다. 이로써, 비트선 쌍(Bai1, /Bai1)의 전위차가 판독용 데이터선 쌍(RDB)으로 전송되며, 판독앰프(25)에 의해 증폭되어 입출력버퍼(27)로 보내진다. 입출력버퍼(27)로의 전송 후, 가능신호(RE), 열 선택신호(Rai1) 및 감지증폭기 활성화신호(SEa)가 불활성화된다. 그리고 데이터선 프리차지회로(20R)에 의해 판독용 데이터선 쌍(RDB)이 프리차지된다. 또 활성 프리차지신호(EQa)가 비트선 프리차지회로(18ai, 19ai)에 부여되며, 비트선 쌍((Bai1, /Bai1), (Bai2, /Bai2))이 프리차지된다.

이어, 시각(E)에서, 메모리 셀(MCai1)로부터 판독된 데이터(DQ3)가 입출력버퍼(27)에 의해 외부로 출력된다.

이상과 같이 도 1에 나타낸 DRAM에서는 [액세스해야 할 메모리 셀의 트랜지스터(Ta)]-[당해 트랜지스터(Ta)에 대응하는 비트선 쌍((Bai1, /Bai1), (Bai2, /Bai2))]-[당해 비트선 쌍에 대응하는 열 선택스위치(14ai, 15ai)]-[판독용 데이터선 쌍(RDB)]의 경로에 의해 형성되는 포트(A)와, [액세스해야 할 메모리 셀의 트랜지스터(Tb)]-[당해 트랜지스터(Tb)에 대응하는 비트선 쌍((Bbi1, /Bbi1), (Bbi2, /Bbi2))]-[당해 비트선 쌍에 대응하는 열 선택스위치(14bi, 15bi)]-[판독용 데이터선 쌍(RDB)]의 경로에 의해 형성되는 포트(B)를, 클록(CLK) 2 주기로 인터리브동작 시킨다. 그리고 판독앰프(25)는, 비트선 쌍으로부터 판독용 데이터선 쌍(RDB)으로 전송된 데이터를 클록(CLK) 1 주기로 증폭시켜 입출력버퍼(27)로 출력하며, 입출력버퍼(27)는 판독앰프(25)로부터의 데이터를 클록(CLK) 1 주기로 외부에 출력한다. 즉, 판독앰프(25) 및 입출력버퍼(27)는 인터리브동작 시키지 않는다. 이와 같이 내부의 2 개 포트를 인터리브동작 시킴으로써 비트선의 프리차지를 외견상 은폐시켜, 액세스시간과 거의 동등하게까지 주기시간을 짧게 한다.

또, 여기서는 판독동작에 대하여 상세하게 설명했지만, 기입동작의 경우에도 마찬가지로 입출력버퍼(27)는 외부로부터의 데이터를 클록(CLK) 1 주기로 기입드라이버(26)로 전송하며, 기입드라이버(26)는 입출력버퍼(27)로부터의 데이터를 증폭시켜 클록(CLK) 1 주기로 기입용 데이터선 쌍(WDB)으로 전송한다. 즉 입출력버퍼(27) 및 기입드라이버(26)는 인터리브동작 시키지 않는다. 그리고 [액세스해야 할 메모리 셀의 트랜지스터(Ta)]-[당해 트랜지스터(Ta)에 대응하는 비트선 쌍((Bai1, /Bai1), (Bai2, /Bai2))]-[당해 비트선 쌍에 대응하는 열 선택스위치(16ai, 17ai)]-[기입용 데이터선 쌍(WDB)]의 경로에 의해 형성되는 포트(A)와, [액세스해야 할 메모리 셀의 트랜지스터(Tb)]-[당해 트랜지스터(Tb)에 대응하는 비트선 쌍((Bbi1, /Bbi1), (Bbi2, /Bbi2))]-[당해 비트선 쌍에 대응하는 열 선택스위치(16bi, 17bi)]-[기입용 데이터선 쌍(WDB)]의 경로에 의해 형성되는 포트(B)를, 클록(CLK) 2 주기로 인터리브동작 시킨다.

<효과>

본 발명의 제 1 실시예에 의한 DRAM에서는, 포트(A)와 포트(B)에 공통의 판독앰프(25) 및 기입드라이버(26)를 배치하므로, 포트(A) 및 포트(B) 각각에 판독앰프 및 기입드라이버를 배치한 경우에 비해 회로의 배치면적을 작게 할 수 있다.

또 메모리 셀로부터 판독된 데이터를 판독앰프(25)로 전송하기 위한 판독전용 데이터선 쌍(RDB)과, 기입드라이버(26)로부터의 기입데이터를 메모리 셀로 전송하기 위한 기입전용 데이터선 쌍(WDB)을 배치하므로, 데이터선 쌍(RDB)에 대해서는 판독용 제어를 행하는 것만으로 되며, 데이터선 쌍(WDB)에 대해서는 기입용 제어를 행하는 것만으로 된다. 이로써, 1 개의 데이터선 쌍에 대하여 판독용 제어 및 기입용 제어 양쪽을 행하는 경우에 비해, 데이터선 쌍(RDB, WDB)에 대한 제어 및 타이밍의 설계를 용이하게 행할 수 있다.

또한, 여기서는 동기형 DRAM에 대하여 설명했지만, 이 대신에 비 동기형 DRAM으로 한 경우에도 마찬가지의 효과가 얻어진다.

또 여기서는 쌍대방식의 데이터선 쌍(RDB, WDB)을 이용했지만, 이 대신에 단일방식의 데이터선을 이용해도 된다. 이로써 데이터선의 프리차지를 고려할 필요가 없어지므로, 더욱 고속설계가 가능해진다.

(제 2 실시예)

<DRAM의 전체구성>

도 4는 본 발명의 제 2 실시예에 의한 DRAM의 전체구성을 나타내는 블록도이다. 도 4에 나타내는 DRAM은, 클록(CLK)과 동기하여 동작하는 동기(synchronous) DRAM이다. 이 DRAM은 메모리 셀 배열(MAai, MAbi)(i＝1~n; n은 양의 정수)과, 감지증폭기 배열(SAai, SAbi)(i＝1~n; n은 양의 정수)과, 행 복호기(10a, 10b)와, 열 복호기(11a, 11b)와, 워드선 드라이버(WDai, WDbi)(i＝1~n; n은 양의 정수)와, 열 선택회로(CRai, CWai, CRbi, CWbi)(i＝1~n; n은 양의 정수)와, 데이터선 쌍(DBa,DBb, RDB, WDB)과, 제어회로(23, 40~43)와, 전송게이트(50~53)와, 데이터선 프리차지회로(20R, 20W)와, 명령 복호기(21)와, 어드레스버퍼(22)와, 분주기(24)와, 판독앰프(25)와, 기입드라이버(26)와, 입출력버퍼(27)를 구비한다.

메모리 셀 배열 및 감지증폭기 배열은, (메모리 셀 배열(MAa1))-(감지증폭기 배열(SAa1))-(메모리 셀 배열(MAb1))-(감지증폭기 배열(SAb1))-(메모리 셀 배열(MAa2))-···순으로 열방향으로 배치된다. 여기서, 설명을 간단하게 하기 위해 도 4에서는 메모리 셀 배열(MAai, MAbi, MAa(i＋1)) 및 감지증폭기 배열(SAai, SAbi)에 대해서만 나타낸다. 또 워드선 드라이버 및 열 선택회로에 대해서도 워드선 드라이버(WDai, WDbi) 및 열 선택회로(CRai, CWai, CRbi, CWbi)에 대해서만 나타낸다.

감지증폭기 배열(SAai)은, 감지증폭기(12ai, 13ai)와, 비트선 프리차지회로(18ai, 19ai)와, 열 선택스위치(44ai~47ai)를 포함한다.

열 선택스위치(44ai, 45ai)는, 열 선택회로(CRai)로부터의 열 선택신호(Rai1, Rai2)에 응답하여 비트선 쌍((Bai1, /Bai1), (Bai2, /Bai2))과 데이터선 쌍(DBa)을 접속/비접속으로 한다.

열 선택스위치(46ai, 47ai)는, 열 선택회로(CWai)로부터의 열 선택신호(Wai1, Wai2)에 응답하여 비트선 쌍((Bai1, /Bai1), (Bai2, /Bai2))과 데이터선 쌍(DBa)을 접속/비접속으로 한다.

감지증폭기 배열(SAbi)은, 감지증폭기(12bi, 13bi)와, 비트선 프리차지회로(18bi, 19bi)와, 열 선택스위치(44bi~47bi)를 포함한다.

열 선택스위치(44bi, 45bi)는, 열 선택회로(CRbi)로부터의 열 선택신호(Rbi1, Rbi2)에 응답하여 비트선 쌍((Bbi1, /Bbi1), (Bbi2, /Bbi2))과 데이터선 쌍(DBb)을 접속/비접속으로 한다.

열 선택스위치(46bi, 47bi)는, 열 선택회로(CWbi)로부터의 열 선택신호(Wbi1, Wbi2)에 응답하여 비트선 쌍((Bbi1, /Bbi1), (Bbi2, /Bbi2))과 데이터선 쌍(DBb)을 접속/비접속으로 한다.

제어회로(40~43)는 명령 복호기(21)로부터의 명령신호(CMD) 및 분주기(24)로부터의 열 어드레스신호(CADa, CADb)에 응답하여 절환신호(SW40~SW43)를 출력한다. 구체적으로 제어회로(40)는 명령신호(CMD)가 "판독"을 나타낼 때, 열 어드레스신호(CADa)의 절환에 응답하여 소정기간(클록(CLK) 1 주기 이내의 기간), 활성 절환신호(SW40)를 출력한다. 그 밖의 경우, 제어회로(40)는 불활성 절환신호(SW40)를 출력한다. 제어회로(41)는 명령신호(CMD)가 "판독"을 나타낼 때, 열 어드레스신호(CADb)의 절환에 응답하여 소정기간(클록(CLK) 1 주기 이내의 기간), 활성 절환신호(SW41)를 출력한다. 그 밖의 경우, 제어회로(41)는 불활성 절환신호(SW41)를 출력한다. 제어회로(42)는 명령신호(CMD)가 "기입"을 나타낼 때, 열 어드레스신호(CADa)의 절환에 응답하여 소정기간(클록(CLK) 1 주기 이내의 기간), 활성 절환신호(SW42)를 출력한다. 그 밖의 경우, 제어회로(42)는 불활성 절환신호(SW42)를 출력한다. 제어회로(43)는 명령신호(CMD)가 "기입"을 나타낼 때, 열 어드레스신호(CADb)의 절환에 응답하여 소정기간(클록(CLK) 1 주기 이내의 기간), 활성 절환신호(SW43)를 출력한다. 그 밖의 경우, 제어회로(43)는 불활성 절환신호(SW43)를 출력한다.

전송게이트(50)는, 제어회로(40)로부터의 활성 절환신호(SW40)에 응답하여 데이터선 쌍(DBa)과 데이터선 쌍(RDB)을 접속하며, 불활성 절환신호(SW40)에 응답하여 데이터선 쌍(DBa)과 데이터선 쌍(RDB)을 비접속으로 한다. 전송게이트(51)는, 제어회로(41)로부터의 활성 절환신호(SW41)에 응답하여 데이터선 쌍(DBb)과 데이터선 쌍(RDB)을 접속하며, 불활성 절환신호(SW41)에 응답하여 데이터선 쌍(DBb)과 데이터선 쌍(RDB)을 비접속으로 한다. 전송게이트(52)는, 제어회로(42)로부터의 활성 절환신호(SW42)에 응답하여 데이터선 쌍(DBa)과 데이터선 쌍(WDB)을 접속하며, 불활성 절환신호(SW42)에 응답하여 데이터선 쌍(DBa)과 데이터선 쌍(WDB)을 비접속으로 한다. 전송게이트(53)는, 제어회로(43)로부터의 활성 절환신호(SW43)에 응답하여 데이터선 쌍(DBb)과 데이터선 쌍(WDB)을 접속하며, 불활성 절환신호(SW43)에 응답하여 데이터선 쌍(DBb)과 데이터선 쌍(WDB)을 비접속으로 한다.

데이터선 쌍(DBa, DBb)은 메모리 셀 배열(MAai, MAbi) 상에 배선되며, 데이터선 쌍(RDB, WDB)은 주변회로 상에 배선된다.

<판독동작>

다음으로, 이상과 같이 구성된 DRAM의 판독동작(READ)에 대하여 도 5를 참조하면서 설명하기로 한다.

우선 시각(A)에서, 판독명령(READ)이 명령 복호기(21)에 부여되며, 액세스해야 할 메모리 셀(여기서는 MCai1로 함.)에 대응하는 어드레스가 어드레스버퍼(22)에 부여된다. 명령 복호기(21)는 클록(CLK)의 상승시점에서 판독명령을 수신하여,"판독"을 나타내는 명령신호(CMD)를 출력한다. 어드레스버퍼(22)는 클록(CLK)의 상승시점에서 어드레스를 수신하여, 메모리 셀(MCai1)에 대응하는 행 어드레스신호(RAD) 및 열 어드레스신호(CAD)를 출력한다. 이에 응답하여 분주기(24)는 메모리 셀(MCai1)에 대응하는 행 어드레스신호(RADa)를 행 복호기(10a)에 부여하고, 열 어드레스신호(CADa)를 열 복호기(11a)에 부여한다. 행 복호기(10a)는, 메모리 셀(MCai1)에 대응하는 행 어드레스신호(RADai)를 워드선 드라이버(WDai)에 부여한다. 열 복호기(11a)는, 메모리 셀(MCai1)에 대응하는 열 어드레스신호(CADai)를 열 선택회로(CRai, CWai)에 부여한다. 그리고 워드선(Wai1)이 워드선 드라이버(WDai)에 의해 활성화된다. 이로써 메모리 셀(MCai1)의 트랜지스터(Ta)가 온 되며, 메모리 셀(MCai1)로부터 비트선(Bai1)으로 데이터가 판독된다. 감지증폭기 활성화신호(SEa)가 활성화되어, 비트선 쌍(Bai1, /Bai1)의 전위차가 감지증폭기(12ai)에 의해 증폭된다.

한편, 시각(A)에서 시각(B)까지의 기간, 활성 프리차지신호(EQb)가 비트선 프리차지회로(18bi, 19bi)에 부여되며, 비트선 쌍((Bbi1, /Bbi1), (Bbi2, /Bbi2))이 프리차지된다.

이어서 시각(B)에서, 메모리 셀(MCai1)에 대응하는 열 선택신호(Rai1)가 열 선택회로(CRai)에 의해 활성화되어, 열 선택스위치(44ai)가 온 된다. 이로써, 비트선 쌍(Bai1, /Bai1)과 데이터선 쌍(DBa)이 접속된다. 또 활성 절환신호(SW40)가 전송게이트(50)에 부여되어, 데이터선 쌍(DBa)과 데이터선 쌍(RDB)이 접속된다. 또, 활성 가능신호(RE)가 판독앰프(25)에 부여된다. 이로써, 비트선 쌍(Bai1, /Bai1)의전위차가 데이터선 쌍(DBa, RDB)으로 전송되며, 판독앰프(25)에 의해 증폭되어 입출력버퍼(27)로 보내진다. 입출력버퍼(27)로의 전송 후, 절환신호(SW40)가 불활성화되어 데이터선 쌍(DBa)과 데이터선 쌍(RDB)이 비접속으로 되며, 데이터선 쌍(RDB)이 프리차지된다. 또 가능신호(RE), 열 선택신호(Rai1) 및 감지증폭기 활성화신호(SEa)가 불활성화된다. 그리고 활성 프리차지신호(EQa)가 비트선 프리차지회로(18ai, 19ai)에 부여되고 비트선 쌍((Bai1, /Bai1), (Bai2, /Bai2))이 프리차지된다.

한편, 시각(B)에서 프리차지신호(EQb)가 불활성화되어, 비트선 프리차지회로(18bi, 19bi)에 의한 비트선 쌍((Bbi1, /Bbi1), (Bbi2, /Bbi2))의 프리차지가 종료된다. 그리고 판독명령(READ)이 명령 복호기(21)에 부여되어, 액세스해야 할 메모리 셀(여기서는 MCbi1로 함.)에 대응하는 어드레스가 어드레스버퍼(22)에 부여된다. 명령 복호기(21)는 클록(CLK)의 상승시점에서 판독명령을 수신하여, "판독"을 나타내는 명령신호(CMD)를 출력한다. 어드레스버퍼(22)는 클록(CLK)의 상승시점에서 어드레스를 수신하여, 메모리 셀(MCbi1)에 대응하는 행 어드레스신호(RAD) 및 열 어드레스신호(CAD)를 출력한다. 이에 응답하여 분주기(24)는 메모리 셀(MCbi1)에 대응하는 행 어드레스신호(RADb)를 행 복호기(10b)에 부여하며, 열 어드레스신호(CADb)를 열 복호기(11b)에 부여한다. 행 복호기(10b)는, 메모리 셀(MCbi1)에 대응하는 열 어드레스신호(RADbi)를 워드선 드라이버(WDbi)에 부여한다. 열 복호기(11b)는, 메모리 셀(MCbi1)에 대응하는 열 어드레스신호(CADbi)를 열 선택회로(CRbi, CWbi)에 부여한다. 그리고 워드선(Wbi1)이워드선 드라이버(WDbi)에 의해 활성화된다. 이로써 메모리 셀(MCbi1)의 트랜지스터(Tb)가 온 되어, 메모리 셀(MCbi1)로부터 비트선(Bbi1)으로 데이터가 판독된다. 감지증폭기 활성화신호(SEb)가 활성화되며, 비트선 쌍(Bbi1, /Bbi1)의 전위차가 감지증폭기(12bi)에 의해 증폭된다.

이어서, 시각(C)에서, 메모리 셀(MCai1)로부터 판독된 데이터(DQ1)가 입출력버퍼(27)에 의해 외부로 출력된다.

또 데이터선 프리차지회로(20R)가 활성화되며, 시각(D)까지의 동안에 데이터선 쌍(DBa)이 프리차지된다.

또한, 메모리 셀(MCbi1)에 대응하는 열 선택신호(Rbi1)가 열 선택회로(CRbi)에 의해 활성화되고, 열 선택스위치(14bi)가 온 된다. 이로써, 비트선 쌍(Bbi1, /Bbi1)과 데이터선 쌍(DBb)이 접속된다. 또한 활성 절환신호(SW41)가 전송게이트(51)로 부여되어, 데이터선 쌍(DBb)과 데이터선 쌍(RDB)이 접속된다. 또 활성 가능신호(RE)가 판독앰프(25)에 부여된다. 이로써, 비트선 쌍(Bbi1, /Bbi1)의 전위차가 데이터선 쌍(DBb, RDB)으로 전송되며, 판독앰프(25)에 의해 증폭되어 입출력버퍼(27)로 보내진다. 입출력버퍼(27)로의 전송 후, 절환신호(SW41)가 불활성화되어 데이터선 쌍(DBb)과 데이터선 쌍(RDB)이 비접속으로 되며, 데이터선 쌍(RDB)이 프리차지된다. 또 가능신호(RE), 열 선택신호(Rbi1) 및 감지증폭기 활성화신호(SEb)가 불활성화된다. 그리고 활성 프리차지신호(EQb)가 비트선 프리차지회로(18ai, 19ai)에 부여되고 비트선 쌍((Bbi1, /Bbi1), (Bbi2, /Bbi2))이 프리차지된다.

한편, 시각(C)에서 프리차지신호(EQa)가 불활성화되어, 비트선 프리차지회로(18ai, 19ai)에 의한 비트선 쌍((Bai1, /Bai1), (Bai2, /Bai2))의 프리차지가 종료된다. 그리고 판독명령(READ)이 명령 복호기(21)에 부여되며, 액세스해야 할 메모리 셀(여기서는 MCai1로 함.)에 대응하는 어드레스가 어드레스버퍼(22)에 부여된다. 명령 복호기(21)는 클록(CLK)의 상승시점에서 판독명령을 수신하여, "판독"을 나타내는 명령신호(CMD)를 출력한다. 어드레스버퍼(22)는 클록(CLK)의 상승시점에서 어드레스를 수신하여, 메모리 셀(MCai1)에 대응하는 행 어드레스신호(RAD) 및 열 어드레스신호(CAD)를 출력한다. 이에 응답하여 분주기(24)는 메모리 셀(MCai1)에 대응하는 행 어드레스신호(RADa)를 행 복호기(10a)에 부여하며, 열 어드레스신호(CADa)를 열 복호기(11a)에 부여한다. 행 복호기(10a)는, 메모리 셀(MCai1)에 대응하는 열 어드레스신호(RADai)를 워드선 드라이버(WDai)에 부여한다. 열 복호기(11a)는, 메모리 셀(MCai1)에 대응하는 열 어드레스신호(CADai)를 열 선택회로(CRai, CWai)에 부여한다. 그리고 워드선(Wai1)이 워드선 드라이버(WDai)에 의해 활성화된다. 이로써 메모리 셀(MCai1)의 트랜지스터(Ta)가 온 되어, 메모리 셀(MCai1)로부터 비트선(Bai1)으로 데이터가 판독된다. 감지증폭기 활성화신호(SEa)가 활성화되어, 비트선 쌍(Bai1, /Bai1)의 전위차가 감지증폭기(12ai)에 의해 증폭된다.

이어서, 시각(D)에서, 메모리 셀(MCbi1)로부터 판독된 데이터(DQ2)가 입출력버퍼(27)에 의해 외부로 출력된다.

또 데이터선 프리차지회로(20W)가 활성화되어, 시각(E)까지의 기간동안 데이터선 쌍(DBb)이 프리차지된다.

또한, 메모리 셀(MCai1)에 대응하는 열 선택신호(Rai1)가 열 선택회로(CRai)에 의해 활성화되고, 열 선택스위치(44ai)가 온 된다. 이로써, 비트선 쌍(Bai1, /Bai1)과 데이터선 쌍(DBa)이 접속된다. 또 활성 절환신호(SW40)가 전송게이트(50)로 부여되며, 데이터선 쌍(DBa)과 데이터선 쌍(RDB)이 접속된다. 또한 활성 가능신호(RE)가 판독앰프(25)에 부여된다. 이로써, 비트선 쌍(Bai1, /Bai1)의 전위차가 데이터선 쌍(DBa, RDB)으로 전송되며, 판독앰프(25)에 의해 증폭되어 입출력버퍼(27)로 보내진다. 입출력버퍼(27)로의 전송 후, 절환신호(SW40)가 불활성화되고 데이터선 쌍(DBa)과 데이터선 쌍(RDB)이 비접속으로 되어, 데이터선 쌍(RDB)이 프리차지된다. 또 가능신호(RE), 열 선택신호(Rai1) 및 감지증폭기 활성화신호(SEa)가 불활성화된다. 그리고 활성 프리차지신호(EQa)가 비트선 프리차지회로(18ai, 19ai)에 부여되고 비트선 쌍((Bai1, /Bai1), (Bai2, /Bai2))이 프리차지된다.

이어서 시각(E)에서, 메모리 셀(MCai1)로부터 판독된 데이터(DQ3)가 입출력버퍼(27)에 의해 외부로 출력된다. 또 데이터선 프리차지회로(20R)가 활성화되어, 데이터선 쌍(DBa)이 프리차지된다.

이상과 같이 도 4에 나타낸 DRAM에서는 [액세스해야 할 메모리 셀의 트랜지스터(Ta)]-[당해 트랜지스터(Ta)에 대응하는 비트선 쌍((Bai1, /Bai1), (Bai2, /Bai2))]-[당해 비트선 쌍에 대응하는 열 선택스위치(44ai, 45ai)]-[데이터선 쌍(DBa)]의 경로에 의해 형성되는 포트(A)와, [액세스해야 할 메모리 셀의 트랜지스터(Tb)]-[당해 트랜지스터(Tb)에 대응하는 비트선 쌍((Bbi1, /Bbi1), (Bbi2, /Bbi2))]-[당해 비트선 쌍에 대응하는 열 선택스위치(44bi, 45bi)]-[데이터선 쌍(DBb)]의 경로에 의해 형성되는 포트(B)를, 클록(CLK) 2 주기로 인터리브동작 시킨다. 그리고 데이터선 쌍(DBa, DBb)으로 전송된 데이터는, 전송게이트(50, 51)에 의해 클록(CLK) 1 주기마다 번갈아 데이터선 쌍(RDB)으로 전송된다. 데이터선 쌍(RDB)으로 전송된 데이터는, 판독앰프(25)에 의해, 클록(CLK) 1 주기로 증폭되어 입출력버퍼(27)로 출력된다. 입출력버퍼(27)는 판독앰프(25)로부터의 데이터를 클록(CLK) 1 주기로 외부에 출력한다.

여기서는 판독동작에 대하여 상세하게 설명했지만, 기입동작의 경우에도 마찬가지로, 입출력버퍼(27)는 외부로부터의 데이터를 클록(CLK) 1 주기로 기입드라이버(26)로 전송하며, 기입드라이버(26)는 입출력버퍼(27)로부터의 데이터를 증폭시켜 클록(CLK) 1 주기로 데이터선 쌍(WDB)으로 전송한다. 데이터선 쌍(WDB)으로 전송된 데이터는, 전송게이트(52, 53)에 의해 클록(CLK) 1 주기마아 번갈아 데이터선 쌍(DBa, DBb)으로 전송된다. 그리고 [액세스해야 할 메모리 셀의 트랜지스터(Ta)]-[당해 트랜지스터(Ta)에 대응하는 비트선 쌍((Bai1, /Bai1), (Bai2, /Bai2))]-[당해 비트선 쌍에 대응하는 열 선택스위치(46ai, 47ai)]-[데이터선 쌍(DBa)]의 경로에 의해 형성되는 포트(A)와, [액세스해야 할 메모리 셀의 트랜지스터(Tb)]-[당해 트랜지스터(Tb)에 대응하는 비트선 쌍((Bbi1, /Bbi1), (Bbi2, /Bbi2))]-[당해 비트선 쌍에 대응하는 열 선택스위치(46bi, 47bi)]-[데이터선 쌍(DBb)]의 경로에 의해 형성되는 포트(B)를, 클록(CLK) 2 주기로 인터리브동작 시킨다.

<효과>

이상과 같이, 본 발명의 제 2 실시예에 의한 DRAM에서는, 전송게이트(50~53)와 제어회로(40~43)를 배치하므로, 포트(A 및 B) 각각에 대하여 판독앰프 및 기입드라이버를 배치할 필요가 없다. 즉, 포트(A)와 포트(B)에 공통의 판독앰프(25) 및 기입드라이버(26)를 배치하면 된다. 이로써, 포트(A)와 포트(B) 각각에 판독앰프 및 기입드라이버를 배치한 경우에 비해 회로의 배치면적을 작게 할 수 있다.

또 데이터선 쌍(DBa, DBb)의 데이터전송 및 프리차지를 클록(CLK) 2 주기로 행한다. 그리고 데이터선 쌍(DBb)이 프리차지될 때에는 데이터선 쌍(DBa)과 데이터선 쌍(RDB, WDB) 사이에서 데이터전송을 하며, 데이터선 쌍(DBa)이 프리차지될 때에는 데이터선 쌍(DBb)과 데이터선 쌍(RDB, WDB) 사이에서 데이터전송을 한다. 이로써, 데이터선 쌍(DBa, DBb)의 프리차지를 외견상 숨길 수 있다.

또한 메모리 셀 배열 상에 배선되는 비교적 부하가 무거운 데이터선 쌍(DBa, DBb)의 데이터전송 및 프리차지를 클록(CLK)의 2 배 주기로 행하고, 주변회로 상에 배선되는 비교적 부하가 가벼운 데이터선 쌍(RDB, WDB)의 데이터전송 및 프리차지를 클록(CLK) 1 주기로 행하므로, 도 1에 나타낸 DRAM에 비해, 데이터전송에 마진을 준 설계를 실현할 수 있다.

(제 3 실시예)

<전체구성>

도 6은 본 발명의 제 3 실시예에 의한 DRAM의 전체구성을 나타내는 블록도이다. 도 6에 나타내는 DRAM은 메모리 셀(MC61~MC68)과, 워드선(WL1, WL2)과, 비트선(BL1~BL4, /BL1~/BL4)과, 감지증폭기(S61~S64)와, N채널 MOS트랜지스터(T61~T68, T71~T78)와, 기입드라이버(60)와, 열 어드레스 복호기(61)와, 명령 복호기(62)와, 열 선택회로(63, 64)와, 비트선 프리차지회로(65)와, 감지증폭기 드라이버(66)와, 데이터선 쌍(DL, /DL)과, 데이터선 프리차지회로(67)를 구비한다.

메모리 셀(MC61~MC68)은 행 및 열로 배치된다. 워드선(WL1, WL2)은 행으로 배치된다. 워드선(WL1)은 메모리 셀(MC61~MC64)에 대응하여 배치된다. 워드선(WL2)은 메모리 셀(MC65~MC68)에 대응하여 배치된다. 비트선(BL1~BL4, /BL1~/BL4)은 열로 배치된다. 비트선(BL1~BL4)은 메모리 셀(MC61~MC64)에 대응하여 배치된다. 비트선(/BL1~/BL4)은 메모리 셀(MC65~MC68)에 대응하여 배치된다.

N채널 MOS트랜지스터(T61~T64)는 데이터선(DL)과 N채널 MOS트랜지스터(T71~T74) 사이에 접속되며, 데이터선(DL)의 전압을 게이트에 받는다. N채널 MOS트랜지스터(T71~T74)는, N채널 MOS트랜지스터(T61~T64)와 비트선(BL1~BL4) 사이에 접속되며, 열 선택회로(64)로부터의 열 선택신호(WS1~WS4)에 응답하여 온/오프 된다.

N채널 MOS트랜지스터(T65~T68)는 데이터선(/DL)과 N채널 MOS트랜지스터(T75~T78) 사이에 접속되며, 데이터선(/DL)의 전압을 게이트에 받는다. N채널 MOS트랜지스터(T75~T78)는, N채널 MOS트랜지스터(T65~T68)와 비트선(/BL1~/BL4) 사이에 접속되며, 열 선택회로(63)로부터의 열선택신호(WS5~WS8)에 응답하여 온/오프 된다.

열 어드레스 복호기(61)는 열 어드레스에 응답하여 열 어드레스신호(C1, C2)를 출력한다. 명령 복호기(62)는 기입명령(WRITE)에 응답하여 활성 가능신호(WE)를 출력한다.

열 선택회로(63)는 명령 복호기(62)로부터의 활성 가능신호(WE)에 응답하여 활성화되며, 열 선택신호(WS5~WS8) 중 열 어드레스 복호기(61)로부터의 열 어드레스신호(C2)에 대응하는 열 선택신호를 활성화한다.

열 선택회로(64)는 명령 복호기(62)로부터의 활성 가능신호(WE)에 응답하여 활성화되며, 열 선택신호(WS1~WS4) 중 열 어드레스 복호기(61)로부터의 열 어드레스신호(C2)에 대응하는 열 선택신호를 활성화한다.

기입드라이버(60)는 AND회로(AD61, AD62)와, 3상태 버퍼(B61, B62)를 포함한다. AND회로(AD61)는 기입데이터(DIN)와, 열 어드레스 복호기(61)로부터의 열 어드레스신호(C1)와의 논리곱을 출력한다. AND회로(AD62)는 기입데이터의 반전데이터(/DIN)와, 열 어드레스 복호기(61)로부터의 열 어드레스신호(C1)와의 논리곱을 출력한다. 3상태 버퍼(B61, B62)는, 명령 복호기(62)로부터의 가능신호(WE)에 응답하여 활성화되며, AND회로(AD61, AD62)의 출력에 따라 데이터선(DL, /DL)을 구동시킨다.

데이터선 프리차지회로(67)는 프리차지신호(PR1)에 응답하여 데이터선 쌍(DL, /DL)을 접지접압레벨로 프리차지한다. 비트선 프리차지회로(65)는 프리차지신호(PR2)에 응답하여 비트선(BL1~BL4, /BL1~/BL4)을 1/2 VDD레벨(VDD는 전원전압)로 프리차지한다. 감지증폭기 드라이버(66)는, 감지증폭기 활성화신호(도시 생략)에 응답하여 감지증폭기(S61~S64)를 활성화한다. 감지증폭기(S61~S64)는 비트선 쌍(BL1, /BL1)~(BL4, /BL4)의 전위차를 증폭시킨다.

<기입동작>

다음으로, 이상과 같이 구성된 DRAM의 기입동작에 대하여 설명하기로 한다. 여기서는 메모리 셀(MC61)에 H레벨 데이터를 기입하는 경우를 예로 설명한다.

제일 처음, 데이터선 쌍(DL, /DL)은 접지전압(VSS) 레벨로 프리차지된다. 또 비트선 쌍((BL1, /BL1)~(BL4, /BL4))은 1/2 VDD레벨로 프리차지된다. 그리고 기입명령(WRITE)이 명령 복호기(62)에 입력된다. 기입명령에 응답하여 명령 복호기(62)는 활성 가능신호(WE)를 출력한다. 데이터를 기입해야 할 메모리 셀(MC61)에 대응하는 워드선(WL1)이 활성화된다. 또 데이터를 기입해야 할 메모리 셀(MC61)에 대응한 열 어드레스신호가 열 어드레스 복호기(61)에 부여된다. 이 열 어드레스신호에 응답하여 열 어드레스 복호기(61)는 활성 열 어드레스신호(C1)를 AND회로(AD61, AD62)로 출력한다. 또 열 어드레스 복호기(61)는 액세스해야 할 메모리 셀에 대응하는 열 어드레스신호(C2)를 열 선택회로(63, 64)로 출력한다.

그리고 기입데이터(DIN)가 AND회로(AD61, AD62)에 부여된다. 기입데이터(DIN)의 값에 따라 AND회로(AD61, AD62) 중 어느 한쪽 출력이 활성화된다. 여기서는 AND회로(AD61)의 출력이 활성화되는 것으로 한다. 활성화된 쪽의 출력을 받는 3상태 버퍼(B61)에 의해 데이터선(DL)이 활성화된다. 이로써 데이터선(DL)이 전원전압(VDD) 레벨까지 승압된다. 다른 쪽 데이터선(/DL)은 접지전압 레벨 그대로이다.

데이터선(DL)이 전원전압(VDD) 레벨로 승압됨으로써 N채널 MOS트랜지스터(T61~T64)가 온 된다. 열 어드레스 복호기(61)로부터의 열 어드레스신호(C2)에 응답하여 열 선택회로(63, 64)는, 액세스해야 할 메모리 셀에 대응하는 비트선 쌍에 대응할 열 선택신호(WS1~WS4, WS5~WS8)를 활성화한다. 여기서는 열 선택신호(WS1, WS5)가 활성화되는 것으로 한다. 이로써 N채널 MOS트랜지스터(T71, T75)가 온 된다. 그리고 1/2 VDD레벨로 프리차지된 비트선(BL1)이, 전원전압(VDD) 레벨로부터 N채널 MOS트랜지스터(T61, T71)의 임계전압(Vtn)만큼 강하된 레벨(VDD－Vtn)로 된다. 한편, N채널 MOS트랜지스터(T65)는 오프상태이므로 비트선(/BL1)의 전위는 1/2VDD인 채이다.

그 후, 감지증폭기 드라이버(66)에 의해 감지증폭기(S61)가 활성화되며, 비트선 쌍(BL1, /BL1)의 전위차가 증폭되어 메모리 셀(MC61)에 H레벨 데이터가 기입된다.

<효과>

이상과 같이, 본 발명의 제 3 실시예에 의한 DRAM에서는, 기입데이터(DIN)와, 당해 데이터를 기입해야 할 메모리 셀에 대응한 열 어드레스신호(C1)에 기초하여, 기입드라이버(60)가 데이터선(DL,/DL) 중 한쪽을 활성화시킨다. 그리고 데이터선(DL,/DL)으로부터 비트선(BL1~BL4, /BL1~/BL4)에 당해 데이터를 기입하기 위한 N채널 MOS트랜지스터(T61~T68)의 온/오프를 데이터선(DL, /DL) 전압에 의해 제어한다. 따라서 N채널 MOS트랜지스터(T61~T68)의 온/오프를 제어하기 위한 신호선을 열방향으로 배선할 필요가 없다. 이로써 배선층의 배치면적을 대폭 삭감할 수 있다.

또, N채널 MOS트랜지스터(T61~T68)의 온/오프를 제어하기 위한 신호선을 배치하는 대신에 전원배선을 배치할 수 있다. 이로써 전원을 강화할 수 있을 뿐만 아니라, 데이터선(DL, /DL)의 차폐효과도 높일 수 있다.

그리고, N채널 MOS트랜지스터(T61~T68) 대신에 P채널 MOS트랜지스터를 이용해도 마찬가지의 효과가 얻어진다. 단, 이 경우에는 데이터선 쌍(DL, /DL)을 접지전압레벨이 아니라 전원전압레벨로 프리차지할 필요가 있다.

또 N채널 MOS트랜지스터(T61~T68) 대신에 CMOS형 트랜지스터를 이용해도 된다. 이에 의하면, 고전압 쪽에도 저전압 쪽에도 기입이 가능하므로, 기입레벨을 보다 강화할 수 있다.

또한, 데이터선(DL)의 전압을 N채널 MOS트랜지스터(T65~T68)의 게이트에 부여하고, 데이터선(/DL)의 전압을 N채널 MOS트랜지스터(T61~T64)에 부여해도 된다. 이로써, 비트선으로의 기입레벨이 트랜지스터의 임계전압만큼 전원전압보다 강하한다는 일이 없어진다. 이 효과는 N채널 MOS트랜지스터(T61~T68) 대신에 P채널 MOS트랜지스터나, CMOS형 트랜지스터를 이용할 경우에도 적용된다.

또 도 1 및 도 4에 나타낸 DRAM에 대해서도 이 실시예에 의한 기술을 적용할 수 있다.

(제 4 실시예)

<전체구성>

도 7은, 본 발명의 제 4 실시예에 의한 DRAM의 전체구성을 나타내는 블록도이다. 도 7에 나타내는 DRAM은 도 6에 나타낸 DRAM과 다음 점이 다르다. 즉, 도 6에 나타낸 데이터선 프리차지회로(67)를 구성시키지 않는다. 기입드라이버(60)는 도 6에 나타낸 3상태 버퍼(B61, B62)를 포함하지 않는다. N채널 MOS트랜지스터(T61~T68)는 접지전압을 받는 접지노드와 N채널 MOS트랜지스터(T71~T78) 사이에 접속된다. 제어회로(68)를 추가로 구비한다. 제어회로(68)는 명령 복호기(62)로부터의 가능신호(WE)에 응답하여 활성화되며, 열 어드레스 복호기(61)로부터의 열 어드레스신호(C1)에 따라 활성 신호를 AND회로(AD61, AD62)의 입력에 부여한다. AND회로(AD61)는 기입데이터(DIN)와, 제어회로(68)로부터의 신호와의 논리곱을 출력한다. AND회로(AD62)는 기입데이터(DIN)의 반전데이터와, 제어회로(68)로부터의 신호와의 논리곱을 출력한다. 상술한 점 이외는 도 6에 나타낸 DRAM과 마찬가지이다.

<기입동작>

다음으로, 이상과 같이 구성된 DRAM의 기입동작에 대하여 설명하기로 한다. 여기서는 메모리 셀(MC61)에 L레벨 데이터를 기입하는 경우를 예로 설명한다.

기입명령(WRITE)이 명령 복호기(62)로 입력된다. 기입명령에 응답하여 명령 복호기(62)는 활성 가능신호(WE)를 출력한다. 데이터를 기입해야 할 메모리 셀(MC61)에 대응할 워드선(WL1)이 활성화된다. 또 데이터를 기입해야 할 메모리 셀(MC61)에 대응할 열 어드레스신호가 열 어드레스 복호기(61)에 부여된다. 이 열 어드레스신호에 응답하여 열 어드레스 복호기(61)는 활성 열 어드레스신호(C1)를 제어회로(68)로 출력한다. 이에 응답하여 제어회로(68)는 활성 신호를AND회로(AD61, AD62)의 입력으로 출력한다. 또 열 어드레스 복호기(61)는 액세스해야 할 메모리 셀(MC61)에 대응하는 열 어드레스신호(C2)를 열 선택회로(63, 64)로 출력한다.

그리고 기입데이터(DIN)가 ADN회로(AD61, AD62)에 부여된다. 기입데이터(DIN)의 값에 따라 AND회로(AD61, AD62) 중 어느 한쪽 출력이 활성화된다. 즉, 데이터선(DL, /DL) 중 어느 한쪽이 활성화된다. 여기서는 AND회로(AD61)의 출력 즉 데이터선(DL)이 활성화되는 것으로 한다. 활성화된 쪽 데이터선(DL)은 전원전압(VDD) 레벨로까지 승압된다.

데이터선(DL)이 전원전압(VDD) 레벨로 승압됨으로써 N채널 MOS트랜지스터(T61~T64)가 온 된다. 열 어드레스 복호기(61)로부터의 열 어드레스신호(C2)에 응답하여 열 선택회로(63, 64)는, 액세스해야 할 메모리 셀에 대응하는 비트선 쌍에 대응한 열 선택신호(WS1~WS4, WS5~WS8)를 활성화한다. 여기서는 열 선택신호(WS1, WS5)가 활성화되는 것으로 한다. 이로써 N채널 MOS트랜지스터(T71)가 온 되며, 비트선(BL1)이 접지전압레벨로 된다. 한편, N채널 MOS트랜지스터(T65)는 오프 돼있으므로 비트선(/BL1)의 전위는 1/2VDD인 채이다.

그 후, 감지증폭기 드라이버(66)에 의해 감지증폭기(S61)가 활성화되며, 비트선 쌍(BL1, /BL1)의 전위차가 증폭되어 메모리 셀(MC61)에 L레벨 데이터가 기입된다.

<효과>

이상과 같이, 본 발명의 제 4 실시예에 의한 DRAM에서는, N채널 MOS트랜지스터(T61~T68)의 온/오프를 제어하기 위한 신호선으로서만 데이터선(DL, /DL)을 이용하므로, 도 6에 나타낸 DRAM에 의해 얻어지는 효과에 더불어 추가로 이하의 효과가 얻어진다.

즉, 도 6에 나타낸 DRAM에 비해 회로의 배치가 용이해져, 소 면적화를 도모할 수 있다.

또한 데이터선(DL, /DL)을 프리차지하는 회로를 배치할 필요가 없으므로, 회로의 배치면적 및 소비전력을 작게 할 수 있다.

또, N채널 MOS트랜지스터(T61~T68) 대신에 P채널 MOS트랜지스터 또는 CMOS형 트랜지스터를 이용해도 된다.

또한 도 1 및 도 4에 나타낸 DRAM에 대해서도 본 실시예에 의한 기술을 적용할 수 있다.

(제 5 실시예)

제 3 및 제 4 실시예에서는 비트선 쌍 중 한쪽을 풀업 또는 풀다운 시킴으로써 기입을 실행했다. 제 5 실시예에서는, 이와 같은 기입동작을 실행하는 경우에 보다 유효한 기술에 대하여 설명하기로 한다. 이하, 도 7 및 도 8을 참조하면서 설명하기로 한다. 여기서는 L레벨 데이터가 기입된 메모리 셀(MC65)에 H레벨 데이터를 기입하는 경우를 예로 설명한다.

기입명령(WRITE)이 명령 복호기(62)로 입력된다. 기입명령에 응답하여 명령 복호기(62)는 활성 가능신호(WE)를 출력한다. 또 데이터를 기입해야 할 메모리 셀(MC65)에 대응한 열 어드레스신호가 열 어드레스 복호기(61)에 부여된다. 이 열어드레스신호에 응답하여 열 어드레스 복호기(61)는 활성 열 어드레스신호(C1)를 제어회로(68)로 출력한다. 이에 응답하여 제어회로(68)는 활성 신호를 AND회로(AD61, AD62)의 입력으로 출력한다. 또 열 어드레스 복호기(61)는 메모리 셀에 대응하는 비트선 쌍(BL1, /BL1)에 대응할 열 어드레스신호(C2)를 열 선택회로(63, 64)로 출력한다.

메모리 셀(MC65)에 대응하는 워드선(WL2)이 활성화되며, 메모리 셀(MC65)로부터 비트선(/BL1)에 L레벨 데이터가 판독된다. 이로써, 1/2 VDD레벨로 프리차지되던 비트선(/BL1) 전위가 저하한다.

H레벨의 기입데이터(DIN)가 AND회로(AD61, AD62)에 부여된다. 이에 응답하여 AND회로(AD61)의 출력이 활성화되며, 데이터선(DL)이 전원전압(VDD) 레벨까지 승압된다. 데이터선(DL)이 전원전압(VDD) 레벨로 승압됨으로써 N채널 MOS트랜지스터(T61~T64)가 온 된다. 열 어드레스 복호기(61)로부터의 열 어드레스신호(C2)에 응답하여 열 선택회로(63, 64)는 열 선택신호(WS1, WS5)를 활성화한다. 이로써 N채널 MOS트랜지스터(T71, T75)가 온 된다. 그 결과, 1/2 VDD레벨로 프리차지되었던 비트선(BL1)이 접지전압 레벨로 하강된다.

비트선(BL1)이 접지전압 레벨로 풀다운된 후, 프리차지신호(PR2)를 소정기간 활성화한다. 이로써 비트선(BL1, /BL1)이 승압된다. 비트선(/BL1)은 1/2 VDD레벨부근까지 승압되며, 비트선(BL1)은 접지전압레벨로부터 아주 조금 승압된다.

그 후, 프리차지신호(PR2)를 불활성화한다. 이로써, 비트선(BL1)은 다시 접지전압레벨까지 풀다운되며, 비트선(/BL1)은 1/2 VDD레벨로 유지된다.

그 후, 감지증폭기 활성화신호가 활성화된다. 이에 응답하여 감지증폭기(S61)가 활성화되며, 비트선 쌍(BL1, /BL1)의 전위차가 증폭되어 메모리 셀(MC65)에 H레벨 데이터가 기입된다.

이상과 같이 비트선 쌍 중 한쪽을 풀다운(또는 풀업)시킴으로써 기입을 실행하는 방식에서는, 메모리 셀로부터 판독된 데이터에 의해 기입 마진이 작아져버린다. 이는, 전원전압이 낮아져 비트선과 메모리 셀의 용량 비가 작아짐에 따라 무시할 수 없게 된다.

그러나 제 5 실시예에 의한 기입방식에서는, 메모리 셀로부터 데이터가 판독된 비트선을 일단 한 번프리차지레벨로까지 승압시키므로, 적어도 판독동작 시의 비트선간 전위차를 확보할 수 있어, 충분한 마진을 갖고 기입동작을 실행할 수 있다.

(제 6 실시예)

<DRAM의 전체구성>

도 9는 본 발명의 제 6 실시예에 의한 DRAM의 전체구성을 나타내는 블록도이다. 도 9에 나타내는 DRAM은 메모리 블록(BK0, BK1)과, 데이터선 쌍((DL0, /DL0), (DL1, /DL1))과, 워드선(WLa, WLb)과, 열 선택선(CSL0, CSL1)과 판독앰프(RA0, RA1)와, 전송게이트(TG1, TG2)와, 출력버퍼(90~92)와, 데이터 출력단자(DOUT0, DOUT1, PDOUT)를 구비한다.

메모리 블록(BK0, BK1) 각각은 행 및 열로 배치된 복수의 메모리 셀(도 9에서는 대표적으로 MCa 및 MCb를 나타냄.)과, 행으로 배치된 복수의 워드선(도 9에서는 대표적으로 WLa 및 WLb를 나타냄.)과, 열로 배치된 복수의 비트선 쌍(도 9에서는 대표적으로 BLa 및 BLb를 나타냄.)과, 비트선 쌍(BLa, BLb)의 전위차를 증폭시키는 감지증폭기(SA)와, 열 선택게이트(CSG)를 포함한다. 열 선택게이트(CSG)는 비트선 쌍(BLa, BLb)에 대응하여 배치되며, 대응하는 비트선 쌍(BLa, BLb)과 데이터선 쌍((DL0, /DL0), (DL1, /DL1)) 사이에 접속된다.

워드선(WLa, WLb)은 메모리 블록(BK0, BK1)을 종단하도록 배치된다. 열 선택선(CSL0, CSL1)은 열 어드레스신호에 응답하여, 대응하는 열 선택게이트(CSG)를 온/오프 시킨다.

판독앰프(RA0)는 메인앰프(MA0)와, 3상태 버퍼(TB0)를 포함한다. 메인앰프(MA0)는 활성 가능신호(RE0)에 응답하여 활성화되며, 데이터선 쌍(DL0, /DL0) 상의 신호를 증폭시킨다. 3상태 버퍼(TB0)는 가능신호(RE0)가 활성일 때 메인앰프(MA0)의 출력에 따라 출력노드(N0)를 구동시키며, 가능신호(RE0)가 불활성일 때 출력노드(N0)를 Hi-Z(고 임피던스)상태로 한다. 구체적으로 3상태 버퍼(TB0)는, 가능신호(RE0)가 활성이며 또 메인앰프(MA0)에 의해 증폭된 데이터선 쌍(DL0, /DL0)의 신호레벨이 (H, L)레벨일 때 출력노드(N0)를 H레벨(전원전압(VDD)레벨)로 구동시킨다. 한편, 3상태 버퍼(TB0)는 가능신호(RE0)가 활성이며 또 메인앰프(MA0)에 의해 증폭된 데이터선 쌍(DL0, /DL0)의 신호레벨이 (L, H)레벨일 때 출력노드(N0)를 L레벨(접지전압(VSS)레벨)로 구동시킨다.

판독앰프(RA1)는 메인앰프(MA1)와, 3상태 버퍼(TB1)를 포함한다. 메인앰프(MA1)는 활성 가능신호(RE1)에 응답하여 활성화되며, 데이터선 쌍(DL1,/DL1) 상 신호를 증폭시킨다. 3상태 버퍼(TB1)는 가능신호(RE1)가 활성일 때 메인앰프(MA1)의 출력에 따라 출력노드(N1)를 구동시키며, 가능신호(RE1)가 불활성일 때 출력노드(N1)를 Hi-Z(고 임피던스)상태로 한다. 구체적으로 3상태 버퍼(TB1)는, 가능신호(RE1)가 활성이며 또 메인앰프(MA1)에 의해 증폭된 데이터선 쌍(DL1, /DL1)의 신호레벨이 (H, L)레벨일 때 출력노드(N1)를 H레벨(전원전압(VDD)레벨)로 구동시킨다. 한편, 3상태 버퍼(TB1)는 가능신호(RE1)가 활성이며 또 메인앰프(MA1)에 의해 증폭된 데이터선 쌍(DL1, /DL1)의 신호레벨이 (L, H)레벨일 때 출력노드(N1)를 L레벨(접지전압(VSS)레벨)로 구동시킨다.

전송게이트(TG2)는 3상태 버퍼(TB0)의 출력노드(N0)와 3상태 버퍼(TB1)의 출력노드(N1) 사이에 접속되며, 비트폭 선택신호(BWS)에 응답하여 온/오프 된다. 판독데이터의 비트 폭이 1 비트일 때, 활성 비트폭 선택신호(BWS)가 부여된다. 활성 비트폭 선택신호(BWS)에 응답하여 전송게이트(TG2)는 온 된다. 판독데이터의 비트 폭이 2 비트일 때, 불활성 비트폭 선택신호(BWS)가 부여된다. 불활성 비트폭 선택신호(BWS)에 응답하여 전송게이트(TG2)는 오프 된다.

출력버퍼(90)는 래치회로(L90)와 인버터(IV90)를 포함한다. 래치회로(L90)는 3상태 버퍼(TB0) 출력노드(N0)의 전압레벨을 래치하여 인버터(IV90)로 출력한다. 인버터(IV90)는 래치회로(L90)로부터의 출력을 반전시켜 데이터 출력단자(DOUT0)에 부여한다.

출력버퍼(91)는 래치회로(L91)와 인버터(IV91)를 포함한다. 래치회로(L91)는 3상태 버퍼(TB1) 출력노드(N1)의 전압레벨을 래치하여 인버터(IV91)로 출력한다.인버터(IV91)는 래치회로(L91)로부터의 출력을 반전시켜 데이터 출력단자(DOUT1)에 부여한다.

전송게이트(TG1)는 3상태 버퍼(TB0)의 출력노드(N0)와 노드(N2) 사이에 접속되며, 시험모드 신호(TEST)에 응답하여 온/오프 된다. DRAM이 시험모드일 때, 활성 시험모드 신호(TEST)가 부여된다. 활성 시험모드 신호(TEST)에 응답하여 전송게이트(TG1)가 온 된다. 이로써 노드(N0)와 노드(N2)가 접속된다. DRAM이 통상모드일 때, 불활성 시험모드 신호(TEST)가 부여된다. 불활성 시험모드 신호(TEST)에 응답하여 전송게이트(TG1)가 오프 된다. 이로써 노드(N0)와 노드(N2)가 비접속상태로 된다.

출력버퍼(92)는 래치회로(L92)와 인버터(IV92)를 포함한다. 래치회로(L92)는 노드(N2)의 전압레벨을 래치하여 인버터(IV92)로 출력한다. 인버터(IV92)는 래치회로(L92)로부터의 출력을 반전시켜 데이터 출력단자(PDOUT)에 부여한다.

<판독동작>

다음으로, 이상과 같이 구성된 DRAM의 판독동작에 대하여 설명하기로 한다. 여기서는 통상모드일 때와 시험모드일 때로 나누어 설명한다.

(1) 통상모드 시

불활성 시험모드신호(TEST)가 부여되며, 전송게이트(TG1)는 오프 된다. 비트폭 선택신호(BWS)에 의해 판독데이터의 비트 폭이 선택된다. 여기서는 2 비트 또는 1 비트가 선택된다. 이하, 판독데이터의 비트 폭이 2 비트일 때와 1 비트일 때로 나누어 설명한다.

(a) 판독데이터의 비트 폭이 2 비트일 때

불활성 비트폭 선택신호(BWS)가 부여되며, 전송게이트(TG2)가 오프 된다. 행 복호기(도시 생략)에 의해 행 어드레스신호에 대응하는 워드선(여기서는 WLa로 함.)이 선택된다. 열 복호기(도시 생략)에 의해, 열 어드레스신호에 대응하는 열 선택선(CSL0 및 CSL1)이 선택된다. 이로써 열 선택선(CSL0 및 CSL1)에 대응하는 열 선택게이트(CSG)가 온 되며, 메모리 블록(BK0 및 BK1) 내 비트선 쌍(BLa, BLb)과 데이터선 쌍((DL0, /DL0), (DL1, /DL1))이 접속된다. 그리고 메모리블록(BK0 및 BK1) 내 메모리 셀(MCa)로부터 비트선 쌍(BLa, BLb)에 판독된 데이터가 데이터선 쌍((DL0, /DL0), (DL1, /DL1))으로 전송된다.

활성 가능신호(RE0 및 RE1)가 판독앰프(RA0 및 RA1)에 부여되며, 판독앰프(RA0 및 RA1)가 활성화된다. 이로써 데이터선 쌍((DL0, /DL0), (DL1, /DL1))에 판독된 데이터가 메인앰프(MA0 및 MA1)에 의해 증폭된다. 메인앰프(MA0 및 MA1)에 의해 증폭된 데이터에 따라 3상태 버퍼(TB0 및 TB1)는 출력노드(N0 및 N1)를 H레벨 또는 L레벨로 구동시킨다. 3상태 버퍼(TB0 및 TB1)에 의해 구동된 노드(N0 및 N1)의 전압이 래치회로(L90 및 L91)에 의해 래치되며, 인버터(IV90 및 IV91)에 의해 반전되어 데이터 출력단자(DOUT0 및 DOUT1)로부터 2 비트 데이터로서 외부로 출력된다. 이와 같이 메인앰프(MA0 및 MA1)가 활성화되고 나서 데이터 출력단자(DOUT0 및 DOUT1)로 데이터가 출력될 때까지의 기간동안, 래치회로(L90 및 L91)에서 타이밍 조정되는 일없이 고속으로 데이터가 출력된다. 그리고 가능신호(RE0 및 RE1)가 불활성화되고, 3상태 버퍼(TB0 및 TB1)와 출력노드(N0 및N1)가 등가적으로 비 접속상태(Hi-Z상태)로 된다. 이로써, 래치회로(L90 및 L91)에 의해 유지된 데이터의 파괴를 막을 수 있다. 또, 만일 판독동작 명령이 입력된 경우라도, 가능신호(RE0 및 RE1)가 활성화되지 않는 한, 래치회로(L90 및 L91)에 의해 유지된 데이터가 파괴되는 일은 없다.

(b) 판독데이터의 비트 폭이 1 비트일 때

활성 비트폭 선택신호(BWS)가 부여되어, 전송게이트(TG2)가 온 된다. 행 복호기(도시 생략)에 의해 행 어드레스신호에 대응하는 워드선(여기서는 WLa로 함.)이 선택된다. 열 복호기(도시 생략)에 의해, 열 어드레스신호에 대응하는 열 선택선(CSL0 및 CSL1)(여기서는 CSL1로 함.)이 선택된다. 이로써 열 선택선(CSL1)에 대응하는 열 선택게이트(CSG)가 온 되며, 메모리 블록(BK1) 내의 비트선 쌍(BLa, BLb)과 데이터선 쌍(DL1, /DL1)이 접속된다. 그리고 메모리블록(BK1) 내의 메모리 셀(MCa)로부터 비트선 쌍(BLa, BLb)에 판독된 데이터가 데이터선 쌍(DL1, /DL1)으로 전송된다.

불활성 가능신호(RE0)가 판독앰프(RA0)에 부여되며, 활성 가능신호(RE1)가 판독앰프(RA1)에 부여된다. 불활성 가능신호(RE0)에 응답하여 메인앰프(MA0) 및 3상태 버퍼(TB0)가 불활성화된다. 이로써 3상태 버퍼(TB0)와 출력노드(N0)가 등가적으로 비 접속상태(Hi-Z상태)로 된다. 한편, 활성 가능신호(RE1)에 응답하여 메인앰프(MA1) 및 3상태 버퍼(TB1)가 활성화된다. 이로써 데이터선 쌍(DL1, /DL1)에 판독된 데이터가 메인앰프(MA1)에 의해 증폭된다. 메인앰프(MA1)에 의해 증폭된 데이터에 따라 3상태 버퍼(TB1)는 출력노드(N1)를 H레벨 또는 L레벨로 구동시킨다. 3상태버퍼(TB1)에 의해 구동된 출력노드(N1)의 전압이 전송게이트(TG2)를 거쳐 출력노드(N0)로 전송되며, 래치회로(L90)에 의해 래치된다. 래치회로(L90)에 의해 래치된 데이터는, 인버터(IV90)에 의해 반전되어 데이터 출력단자(DOUT0)로부터 1 비트 데이터로서 외부로 출력된다. 이와 같이 메인앰프(MA1)가 활성화되고 나서 데이터 출력단자(DOUT0)로 데이터가 출력될 때까지의 기간동안, 래치회로(L90)에서 타이밍 조정되는 일없이 고속으로 데이터가 출력된다. 그리고 가능신호(RE1)가 불활성화되어, 3상태 버퍼(TB1)와 출력노드(N1)가 등가적으로 비 접속상태(Hi-Z상태)로 된다.

여기서, 판독데이터의 비트 폭이 1 비트일 때, 사용되지 않는 래치회로(L91)는 데이터를 래치할 수 없도록 제어된다. 이로써, 출력노드(N0)와 출력노드(N1)를 접속상태로 했을 때 발생하는 래치회로끼리의 데이터 충돌을 막을 수 있다.

이상과 같이 판독앰프(RA0 및 RA1)는, 활성 가능신호(RE0 및 RE1)에 응답하여 활성화되고, 데이터선 쌍((DL0, /DL0) 및 (DL1, /DL1))에 판독된 데이터에 따라 출력노드(N0 및 N1)를 구동시키며, 불활성 가능신호(RE0 및 RE1)에 응답하여 불활성화되어, 출력노드(N0 및 N1)를 Hi-Z상태로 한다. 이로써, 뒷단의 래치회로(L90 및 L91)에서의 데이터 래치 및 출력 타이밍을 제어할 필요가 없어진다. 따라서 메인앰프(MA0 및 MA1)가 활성화된 후, 타이밍에 상관없이 고속으로 데이터 출력단자(DOUT0 및 DOUT1)로 데이터가 출력된다.

또 래치회로(L90 및 L91)의 타이밍을 제어할 필요없이 가능신호(RE0 및 RE1)의 활성/불활성을 제어하면 되므로, 제어회로의 배치면적을 작게 할 수 있다.

또한 래치회로(L90) 앞단의 출력노드(N0)와 래치회로(L91) 앞단의 출력노드(N1) 사이에 전송게이트(TG2)를 구성시키므로, 판독데이터의 비트 폭을 변경하여 사용할 경우에도 래치회로(L90 및 L91)의 타이밍을 조정할 필요가 없다.

(2) 시험모드 시

활성 시험모드신호(TEST)가 부여되어, 전송게이트(TG1)는 온 된다. 또 전송게이트(TG2)도 온 된다. 메모리블록(BK0 또는 BK1) 내의 메모리 셀로부터 시험데이터가 판독되며, 통상모드 시와 마찬가지로, 데이터선 쌍((DL0, /DL0) 또는 (DL1, /DL1))으로 전송된다. 데이터선 쌍((DL0, /DL0) 또는 (DL1, /DL1))으로 전송된 시험데이터는 통상모드 시와 마찬가지로, 판독앰프(RA0 또는 RA1)에 의해 증폭되어 출력노드(N0 또는 N1)로 출력된다. 출력노드(N0 또는 N1)로 출력된 시험데이터는 전송게이트(TG1( 및 TG2))를 거쳐 노드(N2)로 전송되며, 래치회로(L92)에 의해 래치된다. 래치회로(L92)에 의해 래치된 시험데이터는 인버터(IV92)에 의해 반전되며, 시험데이터 출력용 데이터 출력단자(PDOUT)로부터 출력된다.

도 9에 나타낸 DRAM에서는 래치회로(L92) 앞단의 노드(N2)와 출력노드(N0) 사이에 전송게이트(TG1)를 배치하므로, 복수의 정규출력을 출력단에서 스위치 등을 사용하여 전기적으로 묶어 1 개의 시험출력으로서 검사하는 경우에 비해 출력버퍼의 부하가 작아져, 출력데이터를 받는 시스템으로의 신호 전달을 통상모드 시와 동등하게 할 수 있다.

또 래치회로(L92) 앞단의 노드(N2)와 출력노드(N0) 사이에 전송게이트(TG1)를 배치하므로, 시험모드에서 사용하는 래치회로(L92)의 타이밍을 조정할 필요가없다. 따라서 메인앰프(MA0 또는 MA1)가 활성화된 후 타이밍에 상관없이 고속으로 데이터 출력단자(PDOUT)로 시험데이터가 출력된다.

여기서, 시험모드 시는 버퍼(90 및 91)의 래치회로(L90 및 L91)를 래치할 수 없도록 제어해두면, 노드(N2)와 출력노드(N0 및 N1)를 접속상태로 했을 때에 발생하는 래치회로끼리의 데이터 충돌을 막을 수 있다. 이로써, 시험모드에서의 래치회로(L92)의 데이터유지 특성을 통상모드에서의 래치회로(L90 및 L91) 데이터유지 특성과 마찬가지로 할 수 있으며, 또 부하의 경감에 의한 래치능력 특성의 향상도 도모할 수 있다.

(제 7 실시예)

<DRAM의 전체구성>

도 10은 본 발명의 제 7 실시예에 의한 DRAM의 전체구성을 나타내는 블록도이다. 도 10에 나타내는 DRAM은 메모리 블록(BK0, BK1)과, 데이터선 쌍((DL0, /DL0), (DL1, /DL1))과, 워드선(WLa, WLb)과, 열 선택선(CSL0, CSL1)과 판독앰프(RA10, RA11)와, 출력버퍼(100, 110)와, 전송게이트(TG10)와, 데이터 출력단자(DOUT0, DOUT1)를 구비한다.

판독앰프(RA10, RA11)는 활성 가능신호(RE10, RE11)에 응답하여 활성화되며, 데이터선 쌍((DL0, /DL0), (DL1, /DL1)) 상의 신호를 증폭시킨다.

출력버퍼(100, 110)는 활성 가능신호(RE10, RE11)에 응답하여 활성화되며, 비트폭 선택신호(BWS)에 따른 구동능력으로 판독앰프(RA10, RA11)로부터의 출력신호를 데이터 출력단자(DOUT0, DOUT1)로 출력한다.

전송게이트(TG10)는 노드(N10)와 노드(N11) 사이에 접속되며, 비트폭 선택신호(BWS)에 응답하여 온/오프 된다. 노드(N10, N11)는, 출력버퍼(100, 110)의 출력노드와 데이터 출력단자(DOUT0, DOUT1) 사이의 노드이다. 판독데이터의 비트 폭이 1 비트일 때, 활성 비트폭 선택신호(BWS)가 부여된다. 활성 비트폭 선택신호(BWS)에 응답하여 전송게이트(TG10)는 온 된다. 판독데이터의 비트 폭이 2 비트일 때, 불활성 비트폭 선택신호(BWS)가 부여된다. 불활성 비트폭 선택신호(BWS)에 응답하여 전송게이트(TG10)는 오프 된다.

<출력버퍼의 내부구성>

도 11은 도 10에 나타낸 출력버퍼(100)의 내부구성을 나타내는 블록도이다. 도 11을 참조하여, 출력버퍼(100)는 3상태 버퍼(TB101, TB102)를 포함한다.

3상태 버퍼(TB101)는, NAND회로(ND101)와, NOR회로(NR101)와, P채널 MOS트랜지스터(PT101)와, N채널 MOS트랜지스터(NT101)를 포함한다. NAND회로(ND101)는, 판독앰프(RA10)로부터의 출력신호와 가능신호(RE10)와의 NAND를 출력한다. NAND회로(ND101)는 가능신호(RE10)의 반전신호와 판독앰프(RA10)로부터의 출력신호의 NOR를 출력한다. P채널 MOS트랜지스터(PT101)는 전원노드와 출력노드(N101) 사이에 접속되며, NAND회로(ND101)의 출력을 게이트에 받는다. 전원노드는 전원전압(VDD)을 받는다. N채널 MOS트랜지스터(NT101)는 출력노드(N101)와 접지노드 사이에 접속되며, NOR회로(NR101)의 출력을 게이트에 받는다. 접지노드는 접지전압(VSS)을 받는다. 출력노드(N101)는 도 10에 나타낸 노드(N10)에 접속된다.

이상과 같이 구성된 3상태 버퍼(TB101)는, 가능신호(RE10)가 활성일 때, 판독앰프(RA10)로부터의 출력신호에 따라 출력노드(N101)를 구동시키며, 가능신호(RE10)가 불활성일 때, 출력노드(N101)를 Hi-Z(고 임피던스)상태로 한다.

3상태 버퍼(TB102)는, NAND회로(ND102)와, NOR회로(NR102)와, P채널 MOS트랜지스터(PT102)와, N채널 MOS트랜지스터(NT102)를 포함한다. NAND회로(ND102)는, 판독앰프(RA10)로부터의 출력신호와 가능신호(RE10)와 비트폭 선택신호(BWS)의 NAND를 출력한다. NOR회로(NR102)는 비트폭 선택신호(BWS)의 반전신호와 가능신호(RE10)의 반전신호와 판독앰프(RA10)로부터의 출력신호의 NOR을 출력한다. P채널 MOS트랜지스터(PT102)는 전원노드와 출력노드(N102) 사이에 접속되며, NAND회로(ND102)의 출력을 게이트에 받는다. N채널 MOS트랜지스터(NT102)는 출력노드(N102)와 접지노드 사이에 접속되며, NOR회로(NR102)의 출력을 게이트에 받는다. 출력노드(N102)는 도 10에 나타낸 노드(N10)에 접속된다.

이상과 같이 구성된 3상태 버퍼(TB102)는, 비트폭 선택신호(BWS) 및 가능신호(RE10)가 모두 활성일 때, 판독앰프(RA10)로부터의 출력신호에 따라 출력노드(N102)를 구동시키며, 비트폭 선택신호(BWS) 및 가능신호(RE10) 중 적어도 한쪽이 불활성일 때, 출력노드(N102)를 Hi-Z(고 임피던스)상태로 한다.

여기서, 도 10에 나타낸 출력버퍼(110)의 내부구성도, 도 11에 나타낸 출력버퍼(100)의 내부구성과 마찬가지이다.

<판독동작>

다음으로, 이상과 같이 구성된 DRAM의 판독동작에 대하여 도 10 및 도 11을 참조하면서 설명하기로 한다. 이 DRAM에서는 판독데이터의 비트 폭을 비트폭 선택신호(BWS)에 따라 2 비트 또는 1 비트로 바꿀 수 있다. 이하, 판독데이터의 비트 폭이 2 비트일 때와 1 비트일 때로 나누어 설명한다.

(1) 판독데이터의 비트 폭이 2 비트일 때

불활성 비트폭 선택신호(BWS)가 부여되어, 전송게이트(TG10)가 오프 된다. 또 출력버퍼(100, 110) 내 3상태 버퍼(TB102)가 불활성화되어, 출력노드(N102)가 Hi-Z(고 임피던스)상태로 된다.

행 복호기(도시 생략)에 의해, 행 어드레스신호에 대응하는 워드선(여기서는 WLa로 함.)이 선택된다. 열 복호기(도시 생략)에 의해, 열 어드레스신호에 대응하는 열 선택선(CSL0 및 CSL1)이 선택된다. 이로써 열 선택선(CSL0 및 CSL1)에 대응하는 열 선택게이트(CSG)가 온 되며, 메모리 블록(BK0 및 BK1) 내의 비트선 쌍(BLa, BLb)과 데이터선 쌍((DL0, /DL0) 및 (DL1, /DL1))이 접속된다. 그리고 메모리블록(BK0 및 BK1) 내 메모리 셀(MCa)로부터 비트선 쌍(BLa, BLb)에 판독된 데이터가 데이터선 쌍((DL0, /DL0) 및 (DL1, /DL1))으로 전송된다.

활성 가능신호(RE10 및 RE11)가, 판독앰프(RA10 및 RA11) 및 출력버퍼(100 및 110)에 부여된다. 활성 가능신호(RE10 및 RE11)에 응답하여 판독앰프(RA10 및 RA11)가 활성화되며, 데이터선 쌍((DL0, /DL0) 및 (DL1, /DL1))으로 판독된 데이터가 판독앰프(RA10 및 RA11)에 의해 증폭된다.

활성 가능신호(RE10 및 RE11)에 응답하여 출력버퍼(100 및 110) 내 3상태 버퍼(TB101)가 활성화된다. 3상태 버퍼(TB102)는 불활성화된 채이다. 출력버퍼(100 및 110) 내 3상태 버퍼(TB101)는, 판독앰프(RA10 및 RA11)로부터의 출력신호에 따라 출력노드(N101)를 구동시킨다. 출력버퍼(100 및 110) 내의 3상태 버퍼(TB101)에 의해 구동된 출력노드(N101)의 전압이 데이터 출력단자(DOUT0 및 DOUT1)로부터 2 비트 데이터로서 외부로 출력된다.

(2) 판독데이터의 비트 폭이 1 비트일 때

활성 비트폭 선택신호(BWS)가 부여되어, 전송게이트(TG10)가 온 된다. 행 복호기(도시 생략)에 의해, 행 어드레스신호에 대응하는 워드선(여기서는 WLa로 함.)이 선택된다. 열 복호기(도시 생략)에 의해, 열 어드레스신호에 대응하는 열 선택선(CSL0 및 CSL1)(여기서는 CSL0으로 함.)이 선택된다. 이로써 열 선택선(CSL0)에 대응하는 열 선택게이트(CSG)가 온 되며, 메모리 블록(BK0) 내의 비트선 쌍(BLa, BLb)과 데이터선 쌍(DL0, /DL0)이 접속된다. 그리고 메모리블록(BK0) 내의 메모리 셀(MCa)로부터 비트선 쌍(BLa, BLb)에 판독된 데이터가 데이터선 쌍(DL0, /DL0)으로 전송된다.

활성 가능신호(RE10)가 판독앰프(RA10)에 부여되며, 불활성 가능신호(RE11)가 판독앰프(RA11)에 부여된다. 불활성 가능신호(RE11)에 응답하여 판독앰프(RA11) 및 출력버퍼(110)가 불활성화된다. 이로써 출력버퍼(110) 내 3상태 버퍼(TB101 및 TB102)의 출력노드(N101 및 N102)가 Hi-Z상태로 된다. 활성 가능신호(RE10)에 응답하여 판독앰프(RA1)가 활성화되어, 데이터선 쌍(DL0, /DL0)에 판독된 데이터가 판독앰프(RA1)에 의해 증폭된다. 또 활성 가능신호(RE10)에 응답하여 출력버퍼(100) 내의 3상태 버퍼(TB101 및 TB102)가 활성화된다. 출력버퍼(100) 내의 3상태 버퍼(TB101 및 TB102)는, 판독앰프(RA10)로부터의 출력신호에 따라 출력노드(N101및 N102)를 구동시킨다. 즉, 3상태 버퍼(TB101 및 TB102)에 의해 노드(N10)가 구동된다. 판독데이터의 비트 폭이 1 비트일 때에는, 노드(N10)와 노드(11) 사이의 배선이나 전송게이트(TG10) 등에 의해, 비트 폭이 2 비트일 때보다 출력버퍼(100, 110)의 부하가 커진다. 그래서 이 DRAM에서는, 판독데이터의 비트 폭이 1 비트일 때는, 3상태 버퍼(TB101 및 TB102)를 모두 동작시킴으로써 비트 폭이 2 비트일 때보다 출력버퍼(100, 110)의 구동능력을 크게 한다. 출력버퍼(100) 내의 3상태 버퍼(TB101 및 TB102)에 의해 구동된 노드(N10)의 전압은, (전송게이트(TG10))-(노드(N11))를 거쳐 데이터 출력단자(DOUT1)로부터 1 비트 데이터로서 외부로 출력된다.

또, 여기서는 데이터 출력단자(DOUT1)를 1 비트 데이터의 출력단자로 하지만, 데이터 출력단자(DOUT0)를 1 비트 데이터의 출력단자로 해도 된다. 이 때 출력버퍼(110)는 상술한 출력버퍼(100)의 경우와 마찬가지로 하여 구동능력을 크게 한다.

<효과>

이상과 같이 제 7 실시예에 의한 DRAM에서는, 출력버퍼(100, 110) 내에 3상태 버퍼(TB101 및 TB102)를 배치하므로, 판독데이터 비트 폭이 2 비트일 때의 출력버퍼(100, 110) 구동능력보다, 비트 폭이 1 비트일 때의 출력버퍼(100, 110) 구동능력을 크게 할 수 있다. 이로써 판독데이터의 비트 폭이 2 비트일 때와 1 비트일 때로, 액세스시간의 차이를 작게 할 수 있다.

또 판독데이터의 비트 폭이 1 비트일 때 출력버퍼(100 또는 110) 중 데이터판독에 관여하지 않는 출력버퍼는 불활성화되므로, 데이터 판독에 관여하는 출력버퍼의 구동능력을 크게 해도 DRAM 전체 소비전력의 증가를 억제할 수 있다.

그리고, 여기서는 판독데이터의 비트 폭이 2 비트/1 비트인 경우에 대하여 설명했지만, 이 밖의 비트 폭의 경우에도 상술한 출력버퍼를 마찬가지로 적용할 수 있다.

또, 여기서는 출력버퍼(100, 110) 내의 3상태 버퍼 수를 2 개로 했지만 3 개 이상으로 해도 된다.

또한 출력버퍼 내 3상태 버퍼의 제어는, 비트 폭에 대응하여 배치된 3상태 버퍼를 각각 소정의 비트 폭일 때에 활성화하거나, 어느 비트 폭 이하일 때에 처음으로 활성화하거나 하는 식의 제어라도 된다.

또 비트 폭이 인식 가능한 외부입력이나 비트 폭에 할당된 퓨즈를 활용하여 비트폭 선택신호(BWS)를 제어해도 된다.

또한 여기서는 비트 폭에 따라 구동능력을 바꿀 수 있는 버퍼 적용예의 하나로서 출력버퍼(100, 110)를 설명했다. 이 출력버퍼(100, 110)와 마찬가지의 버퍼를, 비트 폭에 따라 부하가 바뀌는 입력회로나 출력회로 등에도 적용할 수 있다.

또, 여기서는 판독데이터의 비트 폭에 따라 출력버퍼(100, 110)의 구동능력을 바꾸지만, 실제 디바이스에서 액세스시간 등 성능에 문제가 생겼을 경우에도 출력버퍼(100, 110)의 구동능력을 바꿀 수 있도록 해두면, 보다 최적의 반도체기억장치를 제공할 수 있다.

(제 8 실시예)

본 발명의 제 8 실시예에 의한 DRAM은, 도 11에 나타낸 출력버퍼(100, 110) 대신에 도 12에 나타내는 출력버퍼(100, 110)를 구비하며, 추가로 도 12에 나타내는 주파수 검지회로(120)를 구비한다. 그 밖의 구성은 도 10에 나타낸 DRAM과 마찬가지이다.

도 12를 참조하여, 주파수 검지회로(120)는 DRAM의 동작주파수가 소정의 주파수 이상일 때 활성 판정신호(FS)를 출력하며, 그 밖의 경우는 불활성 판정신호(FS)를 출력한다.

3상태 버퍼(TB102) 내의 NAND회로(ND102)는, 판독앰프(RA10(RA11))로부터의 출력신호와 가능신호(RE10(RE11))와 판정신호(FS)와의 NAND를 출력한다. NOR회로(NR102)는, 판정신호(FS)의 반전신호와, 가능신호(RE10(RE11))의 반전신호와, 판독앰프(RA10(RA11))로부터의 출력신호의 NOR를 출력한다. 도 12에 나타내는 3상태 버퍼(TB102)는, 판정신호(FS) 및 가능신호(RE10(RE11))가 모두 활성일 때, 판독앰프(RA10(RA11))로부터의 출력신호에 따라 출력노드(N102)를 구동시키며, 판정신호(FS) 및 가능신호(RE10(RE11)) 중 적어도 한쪽이 불활성일 때, 출력노드(N102)를 Hi-Z(고 임피던스)상태로 한다.

다음으로, 이상과 같이 구성된 출력버퍼(100(110))의 동작에 대하여 설명하기로 한다.

DRAM의 동작주파수가 소정의 주파수보다 낮을 때, 주파수 검지회로(120)는 불활성 판정신호(FS)를 출력한다. 불활성 판정신호(FS)에 응답하여 3상태 버퍼(TB102)가 불활성화되어, 출력노드(N102)가 Hi-Z상태로 된다. 이에 따라, 출력버퍼(100(110))는 3상태 버퍼(TB101)만으로 노드(N10(N11))를 구동시킨다.

한편, DRAM의 동작주파수가 소정의 주파수 이상일 때, 주파수 검지회로(120)는 활성 판정신호(FS)를 출력한다. 이에 따라, 출력버퍼(100(110))는 3상태 버퍼(TB102 및 TB101)에 의해 노드(N10(N11))를 구동시킨다.

이상과 같이 출력버퍼(100 및 110)는, DRAM의 동작주파수가 소정의 주파수보다 낮을 때에 3상태 버퍼(TB102)를 불활성화하므로, 3상태 버퍼(TB102)에 의한 소비전력의 양만큼 전체 소비전력을 적게 할 수 있다.

또 사양 상, 액세스시간이나 주기시간을 율속(rate controll)시키지 않는 등의 경우에는, 동작주파수에 따라 출력버퍼의 구동능력을 바꿈으로써 최적의 소비전력을 자동 설정할 수 있다.

(제 9 실시예)

도 13은 본 발명의 제 9 실시예에 의한 DRAM의 전체구성을 나타내는 블록도이다. 도 13에 나타내는 DRAM은, 기입회로(130)와, 메인블록(MBK0, MBK1)과, 데이터선 쌍((DL0, /DL0)~(DL3, /DL3))을 구비한다.

기입회로(130)는 인버터(IV0~IV3)와, N채널 MOS트랜지스터(T0~T7)와, AND회로(AD130~AD137)와, 제어회로(131)를 포함한다. N채널 MOS트랜지스터(T0, T2, T4, T6)는 노드(N130~N133)와 노드(N134~N137) 사이에 접속되며, 어드레스 비트(A0)에 응답하여 온/오프 된다. 어드레스 비트(A0)는, 액세스해야 할 메모리 셀에 대응하는 어드레스신호의 일부이다. 노드(N130~N133)는 기입데이터(D10~D13)를 받는다. 인버터(IV0~IV3)는, 노드(N130~N133)와 N채널 MOS트랜지스터(T1, T3, T5, T7) 사이에 접속되며, 기입데이터(D10~D13)를 반전시킨다. N채널 MOS트랜지스터(T1, T3, T5, T7)는 인버터(IV0~IV3)의 출력노드와 노드(N134~N137) 사이에 접속되며, 어드레스 비트(A1)에 응답하여 온/오프 된다. 어드레스 비트(A1)는 액세스해야 할 메모리 셀에 대응하는 어드레스신호의 일부이다. 제어회로(131)는 열 어드레스신호에 응답하여 제어신호(C10~C13)를 출력한다. AND회로(AD130, AD132, AD134, AD136)는, 노드(N134~N137)에 부여되는 기입데이터와 제어회로(131)로부터의 제어신호(C10~C13)와의 논리곱을 데이터선(DL0~DL3)으로 출력한다. AND회로(AD131, AD133, AD135, AD137)는, 노드(N134~N137)에 부여되는 기입데이터의 반전 데이터와 제어회로(131)로부터의 제어신호(C10~C13)와의 논리곱을 데이터선(/DL0~/DL3)으로 출력한다.

메인블록(MBK0)은 서브블록(SBK00~SBK03)과, 열 선택회로(141, 142)와, 열 선택선(WS141~WS148)과, 비트선 프리차지회로(143)와, 감지증폭기 드라이버(144)와, 배선(NGA0, NGB0)을 포함한다. 배선(NGA0, NGB0)의 한끝은, 전원전압(VDD)을 받는 전원노드에 접속되며, 다른 끝은 서브블록(SBK00~SBK03)에 공통으로 접속된다. 서브블록(SBK00~SBK03)은 데이터선 쌍((DL0, /DL0)~(DL3, /DL3))에 대응하여 배치된다. 열 선택회로(141, 142)는 어드레스 비트(A0)에 응답하여 활성화되며, 열 어드레스신호에 대응하는 열 선택선(WS141~WS144, WS145~WS148)을 활성화한다. 비트선 프리차지회로(143)는, 프리차지신호(PR10)에 응답하여 서브블록(SBK00~SBK03) 내의 비트선(도시 생략)을, 배선(SEP, SEN)을 통해 1/2 VDD레벨로 프리차지한다. 감지증폭기 드라이버(144)는, 서브블록(SBK00~SBK03) 내 감지증폭기(도시 생략)를활성화한다.

메인블록(MBK1)은 서브블록(SBK10~SBK13)과, 열 선택회로(151, 152)와, 열 선택선(WS151~WS158)과, 비트선 프리차지회로(153)와, 감지증폭기 드라이버(154)와, 배선(NGA1, NGB1)을 포함한다. 배선(NGA1, NGB1)의 한끝은, 접지전압(VSS)을 받는 접지노드에 접속되며, 다른 끝은 서브블록(SBK10~SBK13)에 공통으로 접속된다. 서브블록(SBK10~SBK13)은 데이터선 쌍((DL0, /DL0)~(DL3, /DL3))에 대응하여 배치된다. 열 선택회로(151, 152)는 어드레스 비트(A0)에 응답하여 활성화되며, 열 어드레스신호에 대응하는 열 선택선(WS151~WS154, WS155~WS158)을 활성화시킨다. 비트선 프리차지회로(153)는, 프리차지신호(PR11)에 응답하여 서브블록(SBK10~SBK13) 내 비트선(도시 생략)을, 배선(SEP, SEN)을 통해 1/2 VDD레벨로 프리차지한다. 감지증폭기 드라이버(154)는, 서브블록(SBK10~SBK13) 내 감지증폭기(도시 생략)를 활성화한다.

<서브블록(SBK00)의 내부구성>

도 14는 도 13에 나타낸 서브블록(SBK00)의 내부구성을 나타내는 블록도이다. 도 14를 참조하여, 서브블록(SBK00)은 메모리 셀(MC141~MC148)과, 워드선(WL11, WL12)과, 비트선 쌍((BL11, /BL11)~(BL14, /BL14))과, 감지증폭기(S141~S144)와, N채널 MOS트랜지스터(T141~T148, T151~T158)를 포함한다.

메모리 셀(MC141~MC148)은 행 및 열로 배치된다. 워드선(WL11, WL12)은 행으로 배치된다. 워드선(WL11)은 메모리 셀(MC141~MC144)에 대응하여 배치된다. 워드선(WL12)은 메모리 셀(MC145~MC148)에 대응하여 배치된다. 비트선 쌍((BL11, /BL11)~(BL14, /BL14))은 열로 배치된다. 비트선(BL11~BL14)은 메모리 셀(MC141~MC144)에 대응하여 배치된다. 비트선(/BL11~/BL14)은 메모리 셀(MC145~MC148)에 대응하여 배치된다.

N채널 MOS트랜지스터(T141~T144)는 배선(NGB0)과 N채널 MOS트랜지스터(T151~T154) 사이에 접속되며, 데이터선(DL0)의 전압을 게이트에 받는다. N채널 MOS트랜지스터(T151~T154)는, N채널 MOS트랜지스터(T141~T144)와 비트선(BL11~BL14) 사이에 접속되며, 열 선택선(WS141~WS144)의 전압레벨에 응답하여 온/오프 된다.

N채널 MOS트랜지스터(T145~T148)는 배선(NGA0)과 N채널 MOS트랜지스터(T155~T158) 사이에 접속되며, 데이터선(/DL0)의 전압을 게이트에 받는다. N채널 MOS트랜지스터(T155~T158)는, N채널 MOS트랜지스터(T145~T148)와 비트선(/BL11~/BL14) 사이에 접속되며, 열 선택선(WS145~WS148)의 전압레벨에 응답하여 온/오프 된다.

감지증폭기(S141~S144)는 비트선 쌍((BL11, /BL11)~(BL14, /BL14))의 전위차를 증폭시킨다.

여기서, 서브블록(SBK01~SBK03, SBK10~SBK13)의 내부구성도 도 14에 나타낸 서브블록(SBK00)의 내부구성과 마찬가지이다.

<판독동작>

이상과 같이 구성된 DRAM의 판독동작에 대하여 설명하기로 한다. 이 DRAM에서는, 1/2 VDD레벨로 프리차지된 비트선 쌍의 한쪽을 풀업 또는 풀다운 시킴으로써 데이터를 기입한다. 구체적으로는, 메인블록(MBK0) 내 서브블록(SBK00~SBK03)에 대해서는 비트선 쌍의 한쪽을 풀업 시킴으로써 데이터를 기입하며, 메인블록(MBK1) 내 서브블록(SBK10~SBK13)에 대해서는 비트선 쌍의 한쪽을 풀다운 시킴으로써 데이터를 기입한다. 또 어드레스신호 중 어드레스 비트(A0)에 의해 메인블록(MBK0)이 선택되며, 어드레스 비트(A1)에 의해 메인블록(MBK1)이 선택된다. 이하, 메인블록(MBK0) 내의 메모리 셀에 데이터를 기입할 경우와 메인블록(MBK1) 내의 메모리 셀에 데이터를 기입할 경우로 나누어 설명한다.

(1) 메인블록(MBK0) 내의 메모리 셀에 데이터를 기입할 경우

서브블록(SBK00~SBK03) 내 메모리 셀(MC141)에 H레벨의 데이터(DIN0~DIN3)를 기입하는 경우를 예로 설명하기로 한다.

우선, 서브블록(SBK00~SBK03) 내의 비트선 쌍((BL11, /BL11)~(BL14, /BL14))은 비트선 프리차지회로(143)에 의해 1/2 VDD레벨로 프리차지된다.

액세스해야 할 메모리 셀에 대응하는 어드레스신호가 부여된다. 어드레스신호 중 어드레스 비트(A0)는 활성화되며, 어드레스 비트(A1)는 불활성화된다. 활성 어드레스 비트(A0)에 응답하여 기입회로(130) 내의 N채널 MOS트랜지스터(T0, T2, T4, T6)가 온 된다. 한편, 불활성 어드레스 비트(A1)에 응답하여 N채널 MOS트랜지스터(T1, T3, T5, T7)는 오프 된다. H레벨의 기입데이터(DIN0~DIN3)가 N채널 MOS트랜지스터(T0, T2, T4, T6)를 통해 AND회로(AD130~AD137)의 입력에 부여된다. 또 어드레스신호에 응답하여 제어회로(131)는, 활성 제어신호(C10~C13)를AND회로(AD130~AD137)에 부여한다. 이로써, AND회로(AD130, AD132, AD134, AD136)의 출력은 활성화되고, AND회로(AD131, AD133, AD135, AD137)의 출력은 불활성화된다. 즉, 데이터선(DL0~DL3)은 H레벨(VDD레벨)로 되며, 데이터선(/DL0~/DL3)은 L레벨(VSS레벨)로 된다. 그 결과, 서브블록(SBK00~SBK03) 내 N채널 MOS트랜지스터(T141~T144)는 온 되며, N채널 MOS트랜지스터(T145~T148)는 오프 된다.

어드레스신호에 응답하여 서브블록(SBK00~SBK03) 내 워드선(WL11)이 활성화된다. 이로써 서브블록(SBK00~SBK03) 내 메모리 셀(MC141)로부터 비트선(BL11)에 데이터가 판독된다. 또 활성 어드레스 비트(A0)에 응답하여 열 선택회로(141, 142)가 활성화되며, 열 선택회로(141, 142)에 의해 열 선택선(WS141, WS145)이 활성화된다. 이로써 서브블록(SBK00~SBK03) 내 N채널 MOS트랜지스터(T151, T155)가 온 된다. N채널 MOS트랜지스터(T141)는 온이므로 서브블록(SBK00~SBK03) 내 비트선(BL11)과 배선(NGB0)이 접속된다. 배선(NGB0)의 다른 끝은 전원노드에 접속된다. 따라서 비트선(BL11)의 전위는 프리차지레벨로부터 상승한다. 한편, N채널 MOS트랜지스터(T145)는 오프이므로 비트선(/BL11)의 전위는 1/2 VDD레벨인 채이다. 그리고 감지증폭기(S141)가 활성화되며, 비트선 쌍(BL11, /BL11)의 전위차가 증폭된다. 이로써 (BL11)의 전위는 VDD레벨, 비트선(/BL11)의 전위는 VSS레벨로 된다. 이와 같이 하여 서브블록(SBK00~SBK03) 내 메모리 셀(MC141)에, H레벨의 데이터(DIN0~DIN3)가 기입된다.

(2) 메인블록(MBK1) 내의 메모리 셀에 데이터를 기입할 경우

서브블록(SBK10~SBK13) 내 메모리 셀(MC141)에 H레벨의 데이터(DIN0~DIN3)를 기입하는 경우를 예로 설명하기로 한다.

우선, 서브블록(SBK10~SBK13) 내 비트선 쌍((BL11, /BL11)~(BL14, /BL14))은, 비트선 프리차지회로(153)에 의해 1/2 VDD레벨로 프리차지된다.

액세스해야 할 메모리 셀에 대응하는 어드레스신호가 부여된다. 어드레스신호 중 어드레스 비트(A0)는 불활성화되며, 어드레스 비트(A1)는 활성화된다. 활성 어드레스 비트(A1)에 응답하여 기입회로(130) 내 N채널 MOS트랜지스터(T1, T3, T5, T7)가 온 된다. 한편, 불활성 어드레스 비트(A0)에 응답하여 N채널 MOS트랜지스터(T0, T2, T4, T6)는 오프 된다. H레벨의 기입데이터(DIN0~DIN3)는 인버터(IV0~IV3)에 의해 반전되며, N채널 MOS트랜지스터(T1, T3, T5, T7)를 통해 AND회로(AD130~AD137)의 입력에 부여된다. 또 어드레스신호에 응답하여 제어회로(131)는, 활성 제어신호(C10~C13)를 AND회로(AD130~AD137)에 부여한다. 이로써, AND회로(AD131, AD133, AD135, AD137)의 출력은 활성화되며, AND회로(AD130, AD132, AD134, AD136)의 출력은 불활성화된다. 즉, 데이터선(DL0~DL3)은 L레벨(VSS레벨)로 되며, 데이터선(/DL0~/DL3)은 H레벨(VDD레벨)로 된다. 그 결과, 서브블록(SBK10~SBK13) 내 N채널 MOS트랜지스터(T145~T148)는 온 되며, N채널 MOS트랜지스터(T141~T144)는 오프 된다.

어드레스신호에 응답하여 서브블록(SBK10~SBK13) 내 워드선(WL11)이 활성화된다. 이로써 서브블록(SBK10~SBK13) 내의 메모리 셀(MC141)로부터 비트선(BL11)에 데이터가 판독된다. 또 활성 어드레스 비트(A1)에 응답하여 열 선택회로(151, 152)가 활성화되며, 열 선택회로(151, 152)에 의해 열 선택선(WS151, WS155)이 활성화된다. 이로써 서브블록(SBK10~SBK13) 내 N채널 MOS트랜지스터(T151, T155)가 온 된다. N채널 MOS트랜지스터(T141)는 오프이므로 비트선(BL11)의 전위는 1/2 VDD레벨인 채이다. 한편, N채널 MOS트랜지스터(T145)는 온이므로 서브블록(SBK10~SBK13) 내의 비트선(/BL11)과 배선(NGA1)이 접속된다. 배선(NGA1)의 다른 끝은 접지노드에 접속된다. 따라서 비트선(/BL11)의 전위는 프리차지레벨로부터 하강한다. 그리고 감지증폭기(S141)가 활성화되며, 비트선 쌍(BL11, /BL11)의 전위차가 증폭된다. 이로써 비트선(BL11)의 전위는 VDD레벨, 비트선(/BL11)의 전위는 VSS레벨로 된다. 이와 같이 하여 서브블록(SBK10~SBK13) 내 메모리 셀(MC141)에, H레벨의 데이터(DIN0~DIN3)가 기입된다.

<효과>

메모리 셀 배열이나 전원선 배치의 영향에 의해 비트선의 프리차지레벨이 변동되는 경우가 있다. 비트선의 프리차지레벨이 1/2 VDD레벨보다 높아지는 경우에 있어서, 비트선 쌍의 한쪽을 풀업 시킴으로써 기입을 행할 경우에는 기입 마진이 적어진다. 또 비트선의 프리차지레벨이 1/2 VDD레벨보다 낮아지는 경우에 있어서, 비트선 쌍의 한쪽을 풀다운 시킴으로써 기입을 행할 경우에는 마진이 적어진다.

제 9 실시예에 의한 DRAM에서는, 어드레스 비트(A0)로 인식할 수 있는 메인블록(NBK0) 내 메모리 셀로의 기입은 비트선 쌍의 한쪽을 풀업 시킴으로써 실행하며, 어드레스 비트(A1)로 인식할 수 있는 메인블록(NBK1) 내 메모리 셀로의 기입은 비트선 쌍의 한쪽을 풀다운 시킴으로써 실행한다. 따라서 비트선의 프리차지레벨이1/2 VDD레벨보다 상승하는 곳에 메인블록(MBK1)을 배치하거나, 비트선의 프리차지레벨이 1/2 VDD레벨보다 하강하는 곳에 메인블록(MBK0)을 배치하거나 하면, 보다 마진이 있는 기입을 행할 수 있다.

(제 10 실시예)

도 15는 본 발명의 제 10 실시예에 의한 DRAM의 전체구성을 나타내는 블록도이다. 도 15에 나타내는 DRAM은, 도 13에 나타낸 DRAM에 더불어 추가로 인버터(IV151, IV152)와, N채널 MOS트랜지스터(T151~T154)를 구비한다. 인버터(IV151)는 접지전압(VSS)을 반전시켜 출력한다. N채널 MOS트랜지스터(T151)는 인버터(IV151)의 출력노드와 노드(N151) 사이에 접속되며, 어드레스 비트(A0)에 응답하여 온/오프 된다. N채널 MOS트랜지스터(T153)는 접지전압(VSS)을 받는 접지노드와 노드(N151) 사이에 접속되며, 어드레스 비트(A1)에 응답하여 온/오프 된다. 인버터(IV152)는 접지전압(VSS)을 반전시켜 출력한다. N채널 MOS트랜지스터(T152)는 인버터(IV152)의 출력노드와 노드(N152) 사이에 접속되며, 어드레스 비트(A0)에 응답하여 온/오프 된다. N채널 MOS트랜지스터(T154)는 접지노드와 노드(N152) 사이에 접속되며, 어드레스 비트(A1)에 응답하여 온/오프 된다.

또 배선(NGA0 및 NGA1)의 한끝은 노드(N151)에 접속되며, 배선(NGB0 및 NGB1)의 한끝은 노드(N152)에 접속된다.

이상과 같이 구성된 DRAM에서는, 어드레스 비트(A0)가 활성이며 또 어드레스 비트(A1)가 불활성일 때, N채널 MOS트랜지스터(T151, T152)가 온 되며, N채널 MOS트랜지스터(T153, T154)가 오프 된다. 이로써 노드(N151, N152)를 통해 배선(NGA0,NGB0)의 한끝에 전원전압(VDD)이 부여된다. 그리고 제 9 실시예에서 설명한 바와 마찬가지로 하여 메인블록(MBK0) 내의 서브블록(SBK00~SBK03)에 대하여 비트선 쌍의 한쪽을 풀업시킴으로써 데이터가 기입된다.

한편, 어드레스 비트(A0)가 불활성이며 또 어드레스 비트(A1)가 활성일 때, N채널 MOS트랜지스터(T151, T152)는 오프 되며, N채널 MOS트랜지스터(T153, T154)는 온 된다. 이로써 노드(N151, N152)를 통해 배선(NGA1, NGB1)의 한끝에 접지전압(VSS)이 부여된다. 그리고 제 9 실시예에서 설명한 바와 마찬가지로 하여 메인블록(MBK1) 내의 서브블록(SBK10~SBK13)에 대하여 비트선 쌍의 한쪽을 풀다운 시킴으로써 데이터가 기입된다.

이와 같이 배선(NGA0, NGA1, NGB0, NGB1)의 전압레벨을 어드레스 비트(A0, A1)에 따라 VDD 또는 VSS로 제어할 수 있다.

(제 11 실시예)

도 16은 본 발명의 제 11 실시예에 의한 DRAM의 전체구성을 나타내는 블록도이다. 도 16에 나타내는 DRAM은, 도 15에 나타낸 DRAM에 더불어, 추가로 주파수 검지회로(160)와, 인버터(IV161)를 구비한다. 주파수 검지회로(160)는 DRAM의 동작주파수가 소정의 주파수 이상일 때 활성 판정신호(FS)를 출력하며, 그 밖의 경우는 불활성 판정신호(FS)를 출력한다. 인버터(IV161)는 주파수 검지회로(160)로부터의 판정신호(FS)를 반전시킨다. N채널 MOS트랜지스터(T1, T3, T5, T7, T153, T154)는 주파수 검지회로(160)로부터의 판정신호(FS)에 응답하여 온/오프 된다. N채널 MOS트랜지스터(T0, T2, T4, T6, T151, T152)는 인버터(IV161)의 출력에 응답하여 온/오프 된다.

다음으로, 이상과 같이 구성된 DRAM의 기입동작에 대하여 설명하기로 한다.

DRAM의 동작주파수가 소정의 주파수보다 낮을 때, 주파수검지회로(160)는 불활성 판정신호(FS)를 출력한다. 불활성 판정신호(FS)에 응답하여 N채널 MOS트랜지스터(T1, T3, T5, T7, T153, T154)는 오프 된다. 한편, 인버터(IV161)로부터의 활성 신호에 응답하여 N채널 MOS트랜지스터(T0, T2, T4, T6, T151, T152)는 온 된다. 이로써 노드(N151, N152)를 통해 배선(NGA0, NGA1, NGB0, NGB1)으로 전원전압(VDD)이 부여된다. 그리고 제 9 실시예에서 설명한 바와 마찬가지로 하여 메인블록(MBK0) 내의 서브블록(SBK00~SBK03)에 대하여 비트선 쌍의 한쪽을 풀업 시킴으로써 데이터가 기입된다. 또 메인블록(MBK0) 내의 서브블록(SBK00~SBK03)에 대한 것과 마찬가지로 하여 메인블록(MBK1) 내의 서브블록(SBK10~SBK13)에 대해서도 비트선 쌍의 한쪽을 풀업 시킴으로써 데이터가 기입된다.

DRAM의 동작주파수가 소정의 주파수 이상일 때, 주파수검지회로(160)는 활성 판정신호(FS)를 출력한다. 활성 판정신호(FS)에 응답하여 N채널 MOS트랜지스터(T1, T3, T5, T7, T153, T154)는 온 된다. 한편, 인버터(IV161)로부터의 불활성 신호에 응답하여 N채널 MOS트랜지스터(T0, T2, T4, T6, T151, T152)는 오프 된다. 이로써 노드(N151, N152)를 거쳐 배선(NGA0, NGA1, NGB0, NGB1)으로 접지전압(VSS)이 부여된다. 그리고 제 9 실시예에서 설명한 바와 마찬가지로 하여 메인블록(MBK1) 내의 서브블록(SBK10~SBK13)에 대하여 비트선 쌍의 한쪽을 풀다운 시킴으로써 데이터가 기입된다. 또 메인블록(MBK1) 내의 서브블록(SBK10~SBK13)에 대한 것과 마찬가지로하여 메인블록(MBK0) 내의 서브블록(SBK00~SBK03)에 대해서도 비트선 쌍의 한쪽을 풀다운시킴으로써 데이터가 기입된다.

DRAM의 동작주파수가 낮을 때에는 비트선의 프리차지레벨을 1/2 VDD레벨로 충분히 유지할 수 있다. 이에 반해 DRAM의 동작주파수가 높아지면, 전원회로 및 전원선을 강화하는 것만으로는 비트선의 프리차지레벨을 1/2 VDD레벨로 유지하기가 어려워진다. 그 결과, 비트선의 프리차지레벨이 1/2 VDD레벨보다 상승하며, 기입 마진이 적어진다. 그러나 제 11 실시예에 의한 DRAM에서는, 동작주파수가 소정의 주파수 이상일 때는 비트선 쌍의 한쪽을 풀다운시킴으로써 데이터를 기입한다. 따라서 동작주파수가 높을 때에도 충분한 기입 마진을 확보할 수 있다. 여기서는, DRAM의 동작주파수가 높아지면 비트선의 프리차지레벨이 상승하여 기입 마진이 적어지는 경우에 대하여 설명했다. 이와는 반대로, DRAM의 동작주파수가 높아지면 비트선의 프리차지레벨이 하강하여 기입 마진이 적어지는 경우도 생각할 수 있다. 이 경우에는, 동작주파수가 소정의 주파수 이상일 때는 비트선 쌍의 한쪽을 풀업 시킴으로써 데이터를 기입하도록 하면 된다. 예를 들어, 주파수검지회로(160)로부터의 판정신호(FS) 논리를 반전시킴으로써 실현할 수 있다.

(제 12 실시예)

도 17은 본 발명의 제 12 실시예에 의한 DRAM의 전체구성을 나타내는 블록도이다. 도 17에 나타내는 DRAM은, 도 16에 나타낸 주파수 검지회로(160) 대신에 비트선레벨 검지회로(171) 및 비교기(172)를 구비한다. 비트선레벨 검지회로(171)는 서브블록(SBK00~SBK03, SBK10~SBK13) 내 비트선 중 어느 한 개 비트선의 프리차지상태에서의 전압레벨을 검지하고, 이를 비트선전압(Vbp)으로서 비교기(172)에 출력한다. 비교기(172)는 비트선레벨 검지회로(171)로부터의 비트선전압(Vbp)과 참조전압(Vbpref)을 비교하여, 비교결과에 따른 판정신호(BS)를 출력한다. 참조전압(Vbpref)은, 미리 설정된 프리차지레벨(여기서는 1/2 VDD)이다. 비교기(172)는 비트선전압(Vbp)이 참조전압(Vbpref)보다 높을 때 활성 판정신호(BS)를 출력하며, 비트선전압(Vbp)이 참조전압(Vbpref)보다 낮을 때 불활성 판정신호(BS)를 출력한다. 인버터(IV161)는 비트선레벨 검지회로(171)로부터의 판정신호(BS)를 반전시킨다. N채널 MOS트랜지스터(T1, T3, T5, T7, T153, T154)는 비트선레벨 검지회로(171)로부터의 판정신호(FS)에 응답하여 온/오프 된다.

다음으로, 이상과 같이 구성된 DRAM의 기입동작에 대하여 설명하기로 한다.

비트선전압(Vbp)이 참조전압(Vbpref(＝1/2 VDD))보다 높을 때, 비교기(172)는 활성 판정신호(FS)를 출력한다. 활성 판정신호(BS)에 응답하여 N채널 MOS트랜지스터(T1, T3, T5, T7, T153, T154)는 온 된다. 한편, 인버터(IV161)로부터의 불활성 신호에 응답하여 N채널 MOS트랜지스터(T0, T2, T4, T6, T151, T152)는 오프 된다. 이로써 노드(N151, N152)를 통해 배선(NGA0, NGA1, NGB0, NGB1)으로 접지전압(VSS)이 부여된다. 그리고 제 9 실시예에서 설명한 바와 마찬가지로 하여 메인블록(MBK1) 내의 서브블록(SBK10~SBK13)에 대하여 비트선 쌍의 한쪽을 풀다운 시킴으로써 데이터가 기입된다. 또 메인블록(MBK1) 내의 서브블록(SBK10~SBK13)에 대한 것과 마찬가지로 하여 메인블록(MBK0) 내의 서브블록(SBK00~SBK03)에 대해서도 비트선 쌍의 한쪽을 풀다운시킴으로써 데이터가 기입된다.

비트선전압(Vbp)이 참조전압(Vbpref(＝1/2 VDD))보다 낮을 때, 비교기(172)는 불활성 판정신호(BS)를 출력한다. 불활성 판정신호(BS)에 응답하여 N채널 MOS트랜지스터(T1, T3, T5, T7, T153, T154)는 오프 된다. 한편, 인버터(IV161)로부터의 활성 신호에 응답하여 N채널 MOS트랜지스터(T0, T2, T4, T6, T151, T152)는 온 된다. 이로써 노드(N151, N152)를 통해 배선(NGA0, NGA1, NGB0, NGB1)으로 전원전압(VDD)이 부여된다. 그리고 제 9 실시예에서 설명한 바와 마찬가지로 하여 메인블록(MBK0) 내의 서브블록(SBK00~SBK03)에 대하여 비트선 쌍의 한쪽을 풀업 시킴으로써 데이터가 기입된다. 또 메인블록(MBK0) 내의 서브블록(SBK00~SBK03)에 대한 것과 마찬가지로 하여 메인블록(MBK1) 내 서브블록(SBK10~SBK13)에 대해서도 비트선 쌍의 한쪽을 풀업 시킴으로써 데이터가 기입된다.

통상, 비트선의 프리차지레벨은 1/2 VDD로 설정된다. 그런데, 메모리 셀의 "1" 레벨 전하유지 특성을 향상시키기 위해 비트선의 프리차지레벨을 1/2 VDD레벨보다 낮게 하는 경우가 있다. 이 경우에는, 비트선 쌍의 한쪽을 풀다운 시키는 것보다, 풀업 시킴으로써 기입을 행하는 쪽이, 기입 마진을 보다 많이 확보할 수 있다. 제 12 실시예에 의한 DRAM에서는, 비트선전압(Vbp)이 참조전압(Vbpref(＝1/2 VDD))보다 낮을 때는 비트선 쌍의 한쪽을 풀업 시킴으로써 데이터를 기입한다. 따라서 이와 같은 경우라도 충분한 기입 마진을 확보할 수 있다. 또 상술한 경우 이외에도 어떤 원인으로 인해 프리차지상태의 비트선의 전압레벨이 1/2 VDD보다 낮아질 경우에도 마찬가지로 충분한 기입 마진을 확보할 수 있다. 또한 제 12 실시예에 의한 DRAM에서는, 비트선전압(Vbp)이 참조전압(Vbpref(＝1/2 VDD))보다 높을 때는비트선 쌍의 한쪽을 풀다운 시킴으로써 데이터를 기입한다. 따라서 어떤 원인으로 인해 프리차지상태의 비트선 전압레벨이 1/2 VDD보다 높아질 경우라도 충분한 기입 마진을 확보할 수 있다.

(제 13 실시예)

도 18은 본 발명의 제 13 실시예에 의한 DRAM의 전체구성을 나타내는 블록도이다. 도 18에 나타내는 DRAM은, 도 13에 나타낸 DRAM에 더불어, 추가로 AND회로(AD181, AD182)와, 인버터(IV181~IV187)와, OR회로(OR181)와, N채널 MOS트랜지스터(T181~T188)를 구비한다.

AND회로(AD181)는, 어드레스 비트(A0)와 제어신호(EXA0)의 AND를 출력한다. AND회로(AD182)는, 어드레스 비트(A1)와 제어신호(EXA1)의 AND를 출력한다. OR회로(OR181)는, AND회로(AD181)의 출력과 AND회로(AD182) 출력과의 OR을 출력한다. 인버터(IV181)는 OR회로(OR181)의 출력을 반전시킨다. N채널 MOS트랜지스터(T1, T3, T5, T7)는 OR회로(OR181)의 출력에 응답하여 온/오프 된다. N채널 MOS트랜지스터(T0, T2, T4, T6)는 인버퍼(IV181)의 출력에 응답하여 온/오프 된다.

인버터(IV182)는 제어신호(EXA0)를 반전시킨다. 인버터(IV183)는 접지전압(VSS)을 반전시켜 출력한다. N채널 MOS트랜지스터(T181)는 인버터(IV183)의 출력노드와 노드(N181)사이에 접속되며, 인버터(IV182)의 출력에 응답하여 온/오프 된다. N채널 MOS트랜지스터(T183)는 접지전압(VSS)을 받는 접지노드와 노드(N181) 사이에 접속되며, 제어신호(EXA0)에 응답하여 온/오프 된다.인버터(IV184)는 접지전압(VSS)을 반전시켜 출력한다. N채널 MOS트랜지스터(T182)는 인버터(IV184)의 출력노드와 노드(N182) 사이에 접속되며, 인버터(IV182)의 출력에 응답하여 온/오프 된다. N채널 MOS트랜지스터(T184)는 접지노드와 노드(N182) 사이에 접속되며, 제어신호(EXA0)에 응답하여 온/오프 된다.

인버터(IV185)는 제어신호(EXA1)를 반전시킨다. 인버터(IV186)는 접지전압(VSS)을 반전시켜 출력한다. N채널 MOS트랜지스터(T185)는 인버터(IV186)의 출력노드와 노드(N183)사이에 접속되며, 인버터(IV185)의 출력에 응답하여 온/오프 된다. N채널 MOS트랜지스터(T187)는 접지전압(VSS)을 받는 접지노드와 노드(N183)사이에 접속되며, 제어신호(EXA1)에 응답하여 온/오프 된다. 인버터(IV187)는 접지전압(VSS)을 반전시켜 출력한다. N채널 MOS트랜지스터(T186)는 인버터(IV187)의 출력노드와 노드(N184) 사이에 접속되며, 인버터(IV185)의 출력에 응답하여 온/오프 된다. N채널 MOS트랜지스터(T188)는 접지노드와 노드(N184)사이에 접속되며, 제어신호(EXA1)에 응답하여 온/오프 된다.

또 배선(NGA0, NGA1, NGB0, NGB1)의 한끝은 각각 노드(N181~N184)에 접속된다.

다음으로, 이상과 같이 구성된 DRAM의 기입동작에 대하여 설명하기로 한다.

불활성 제어신호(EXA0, EXA1)가 외부로부터 부여되면, N채널 MOS트랜지스터(T181, T182, T185, T186)는 온 되며, N채널 MOS트랜지스터(T183, T184, T187, T188)는 오프 된다. 이로써 노드(N181~N184)를 거쳐 배선(NGA0, NGB0, NGA1, NGB1)에 전원전압(VDD)이 부여된다. 어드레스 비트(A0)가 활성이고 어드레스비트(A1)가 불활성일 때, 기입회로(130) 내의 N채널 MOS트랜지스터(T0, T2, T4, T6)는 온 되고 N채널 MOS트랜지스터(T1, T3, T5, T7)는 오프 된다. 그리고 제 9 실시예에서 설명한 바와 마찬가지로 하여 메인블록(MBK0) 내 서브블록(SBK00~SBK03)에 대하여 비트선 쌍의 한쪽을 풀업 시킴으로써 데이터가 기입된다. 또 어드레스 비트(A0)가 불활성이고 어드레스 비트(A1)가 활성일 때도 메인블록(MBK0) 내의 서브블록(SBK00~SBK03)에 대한 기입과 마찬가지로, 메인블록(MBK1) 내의 서브블록(SBK10~SBK13)에 대하여 비트선 쌍의 한쪽을 풀업 시킴으로써 데이터가 기입된다.

활성 제어신호(EXA0)가 외부로부터 부여되면, N채널 MOS트랜지스터(T181, T182)는 오프 되며, N채널 MOS트랜지스터(T183, T184)는 온 된다. 이로써 노드(N181, N182)를 거쳐 배선(NGA0, NGB0)에 접지전압(VSS)이 부여된다. 어드레스 비트(A0)가 활성이고 어드레스 비트(A1)가 불활성일 때, 기입회로(130) 내 N채널 MOS트랜지스터(T0, T2, T4, T6)는 오프 되고 N채널 MOS트랜지스터(T1, T3, T5, T7)는 온 된다. 그리고 제 9 실시예에서 설명한 메인블록(MBK1) 내의 서브블록(SBK10~SBK13)에 대한 기입과 마찬가지로, 메인블록(MBK0) 내의 서브블록(SBK00~SBK03)에 대하여 비트선 쌍의 한쪽을 풀다운 시킴으로써 데이터가 기입된다.

활성 제어신호(EXA1)가 외부로부터 부여되면, N채널 MOS트랜지스터(T185, T186)는 오프 되며, N채널 MOS트랜지스터(T187, T188)는 온 된다. 이로써 노드(N183, N184)를 거쳐 배선(NGA1, NGB1)에 접지전압(VSS)이 부여된다. 어드레스비트(A0)가 불활성이고 어드레스 비트(A1)가 활성일 때, 기입회로(130) 내의 N채널 MOS트랜지스터(T0, T2, T4, T6)는 오프 되며 N채널 MOS트랜지스터(T1, T3, T5, T7)는 온 된다. 그리고 제 9 실시예에서 설명한 바와 마찬가지로, 메인블록(MBK1) 내 서브블록(SBK10~SBK13)에 대하여 비트선 쌍의 한쪽을 풀다운 시킴으로써 데이터가 기입된다.

이상과 같이 제 13 실시예에 의한 DRAM에서는, 메인블록(MBK0, MBK1) 내의 메모리 셀로의 기입을 비트선 쌍의 한쪽을 풀업 시킴으로써 행하는지, 풀다운 시킴으로써 행하는지를, 외부로부터 부여되는 제어신호(EXA0, EXA1)에 따라 바꿀 수 있다. 이로써, 칩 검사평가 시에, 비트선 쌍의 한쪽을 풀업 시킴으로써 데이터를 기입할 때와, 풀다운 시킴으로써 데이터를 기입할 때로, 어느 쪽이 보다 기입 마진을 확보할 수 있는지를 메인블록(MBK0, MBK1) 별로 조사할 수 있다. 그 결과, 메인블록(MBK0, MBK1) 내 메모리 셀로의 기입방식을 각각 마진이 큰 쪽의 기입방식으로 할 수 있다.

이상 설명한 바와 같이, 본 발명에 의한 반도체기억장치에 의하면 데이터전송회로를 포함한 주변회로가 1 포트분이면 되므로, 배치면적을 작게 할 수 있다.

Claims (25)

1. 반도체기억장치에 있어서,

   행 및 열로 배치된 복수의 메모리 셀과,

   상기 행으로 배치된 복수의 제 1 및 제 2 워드선과,

   상기 열로 배치된 복수의 제 1 및 제 2 비트선을 구비하며,

   상기 복수의 메모리 셀 각각은, 제 1 트랜지스터와, 제 2 트랜지스터와, 커패시터를 포함하고,

   상기 제 1 트랜지스터는, 대응하는 제 1 비트선과 상기 커패시터 사이에 접속되며, 대응하는 제 1 워드선의 전압을 게이트에 받고,

   상기 제 2 트랜지스터는, 대응하는 제 2 비트선과 상기 커패시터 사이에 접속되고, 대응하는 제 2 워드선의 전압을 게이트에 받으며,

   상기 반도체기억장치는 또한,

   데이터선과,

   상기 복수의 제 1 비트선에 대응하여 배치되며, 각각이 대응하는 제 1 비트선과 상기 데이터선을 접속/비접속으로 하는 복수의 제 1 열 선택스위치와,

   상기 복수의 제 2 비트선에 대응하여 배치되어, 각각이 대응하는 제 2 비트선과 상기 데이터선을 접속/비접속으로 하는 복수의 제 2 열 선택스위치와,

   액세스해야 할 메모리 셀에 대응하는 제 1 및 제 2 워드선을 구동시키는 워드선 드라이버와,

   액세스해야 할 메모리 셀에 대응하는 제 1 및 제 2 열 선택스위치를 온/오프 시키는 열 선택회로와,

   외부와 데이터 송수신을 하는 입출력버퍼와,

   메모리 셀로부터 상기 데이터선에 판독된 데이터를 상기 입출력버퍼로 전송하며, 상기 입출력버퍼로부터의 기입데이터를 상기 데이터선으로 전송하는 데이터전송회로를 구비하고,

   상기 반도체기억장치는,

   상기 워드선 드라이버 및 상기 열 선택회로를 인터리브 동작시키며, 상기 데이터전송회로 및 상기 입출력버퍼는 인터리브 동작시키지 않는 것을 특징으로 하는 반도체기억장치.
2. 제 1 항에 있어서,

   상기 데이터선은,

   기입용 데이터선과, 판독용 데이터선을 포함하며,

   상기 복수의 제 1 및 제 2 열 선택스위치 각각은,

   메모리 셀에 데이터를 기입할 때는, 대응하는 비트선과 기입용 데이터선을 접속/비접속으로 하는 한편, 메모리 셀로부터 데이터를 판독할 때는, 대응하는 비트선과 판독용 데이터선을 접속/비접속으로 하는 것을 특징으로 하는 반도체기억장치.
3. 제 1 항에 있어서,

   상기 데이터선은 단일 데이터선인 것을 특징으로 하는 반도체기억장치.
4. 반도체기억장치에 있어서,

   행 및 열로 배치된 복수의 메모리 셀과,

   상기 행으로 배치된 복수의 제 1 및 제 2 워드선과,

   상기 열로 배치된 복수의 제 1 및 제 2 비트선을 구비하며,

   상기 복수의 메모리 셀 각각은, 제 1 트랜지스터와, 제 2 트랜지스터와, 커패시터를 포함하고,

   상기 제 1 트랜지스터는, 대응하는 제 1 비트선과 상기 커패시터 사이에 접속되며, 대응하는 제 1 워드선의 전압을 게이트에 받고,

   상기 제 2 트랜지스터는, 대응하는 제 2 비트선과 상기 커패시터 사이에 접속되고, 대응하는 제 2 워드선의 전압을 게이트에 받으며,

   상기 반도체기억장치는 또한,

   제 1 데이터선과,

   제 2 데이터선과,

   상기 복수의 제 1 비트선에 대응하여 배치되며, 각각이 대응하는 제 1 비트선과 상기 제 1 데이터선을 접속/비접속으로 하는 복수의 제 1 열 선택스위치와,

   상기 복수의 제 2 비트선에 대응하여 배치되며, 각각이 대응하는 제 2 비트선과 상기 데이터선을 접속/비접속으로 하는 복수의 제 2 열 선택스위치와,

   액세스해야 할 메모리 셀에 대응하는 제 1 및 제 2 워드선을 구동시키는 워드선 드라이버와,

   액세스해야 할 메모리 셀에 대응하는 제 1 및 제 2 열 선택스위치를 온/오프 시키는 열 선택회로와,

   외부와 데이터 송수신을 하는 입출력버퍼와,

   데이터전송회로와,

   메모리 셀로부터 상기 제 1 또는 제 2 데이터선에 판독된 데이터를 상기 데이터전송회로로 전송하며, 상기 데이터전송회로로부터의 데이터를 상기 제 1 또는 제 2 데이터선으로 전송하는 절환수단과,

   상기 절환수단으로부터의 데이터를 상기 입출력버퍼로 전송하고, 상기 입출력버퍼로부터의 데이터를 상기 절환수단으로 전송하는 데이터전송회로를 구비하며,

   상기 반도체기억장치는

   상기 워드선 드라이버 및 상기 열 선택회로 및 상기 절환수단을 인터리브 동작시키며, 상기 데이터전송회로 및 상기 입출력버퍼는 인터리브 동작시키지 않는 것을 특징으로 하는 반도체기억장치.
5. 제 4 항에 있어서,

   상기 절환수단으로부터의 데이터를 상기 입출력버퍼로 전송하기 위한 판독용 데이터선과,

   상기 입출력버퍼로부터의 데이터를 상기 절환수단으로 전송하기 위한 기입용데이터선을 추가로 구비하는 것을 특징으로 하는 반도체기억장치.
6. 행 및 열로 배치된 복수의 메모리 셀과,

   상기 행으로 배치된 복수의 워드선과,

   상기 열로 배치된 복수의 비트선 쌍과,

   데이터선 쌍과,

   상기 복수의 메모리 셀 중 어느 하나에 데이터를 기입할 때 활성 신호를 발생하는 복호기와,

   상기 복호기로부터의 활성 신호를 받았을 때, 기입데이터에 대응하여 상기 데이터선 쌍의 한쪽 또는 다른 쪽을 활성화하는 기입회로와,

   상기 데이터선 쌍의 한쪽과 상기 복수 비트선 쌍의 한쪽과의 사이에 접속되며, 상기 데이터선 쌍의 한쪽의 전압에 응답하여 온/오프하는 복수의 제 1 트랜지스터와,

   상기 데이터선 쌍의 다른 쪽과 상기 복수 비트선 쌍의 다른 쪽과의 사이에 접속되며, 상기 데이터선 쌍의 다른 쪽의 전압에 응답하여 온/오프하는 복수의 제 2 트랜지스터와,

   상기 복수의 제 1 트랜지스터와 상기 복수 비트선 쌍의 한쪽과의 사이에 접속된 복수의 제 3 트랜지스터와,

   상기 복수의 제 2 트랜지스터와 상기 복수 비트선 쌍의 다른 쪽과의 사이에 접속된 복수의 제 4 트랜지스터와,

   상기 복수의 제 3 및 제 4 트랜지스터 중 데이터를 기입해야 할 메모리 셀에 대응하는 비트선 쌍에 대응하는 트랜지스터의 게이트에 활성 신호를 부여하는 열 선택회로를 구비하는 것을 특징으로 하는 반도체기억장치.
7. 제 6 항에 있어서,

   상기 복수의 제 1 트랜지스터는, 상기 데이터선 쌍의 한쪽 전압 대신에 다른 쪽 전압에 응답하여 온/오프되며,

   상기 복수의 제 2 트랜지스터는, 상기 데이터선 쌍의 다른 쪽 전압 대신에 한쪽 전압에 응답하여 온/오프되는 것을 특징으로 하는 반도체기억장치.
8. 행 및 열로 배치된 복수의 메모리 셀과,

   상기 행으로 배치된 복수의 워드선과,

   상기 열로 배치된 복수의 비트선 쌍과,

   데이터선 쌍과,

   상기 복수의 메모리 셀 중 어느 하나에 데이터를 기입할 때 활성 신호를 발생하는 복호기와,

   상기 복호기로부터의 활성 신호를 받았을 때, 기입데이터에 대응하여 상기 데이터선 쌍의 한쪽 또는 다른 쪽을 활성화하는 기입회로와,

   전원전압 또는 접지전압을 받는 노드와 상기 복수 비트선 쌍 한쪽과의 사이에 접속되며, 상기 데이터선 쌍의 한쪽 전압에 응답하여 온/오프되는 복수의 제 1트랜지스터와,

   상기 노드와 상기 복수 비트선 쌍의 다른 쪽과의 사이에 접속되며, 상기 데이터선 쌍의 다른 쪽 전압에 응답하여 온/오프되는 복수의 제 2 트랜지스터와,

   상기 복수의 제 1 트랜지스터와 상기 복수 비트선 쌍의 한쪽과의 사이에 접속된 복수의 제 3 트랜지스터와,

   상기 복수의 제 2 트랜지스터와 상기 복수 비트선 쌍의 다른 쪽과의 사이에 접속된 복수의 제 4 트랜지스터와,

   상기 복수의 제 3 및 제 4 트랜지스터 중 데이터를 기입해야 할 메모리 셀에 대응하는 비트선 쌍에 대응하는 트랜지스터의 게이트에 활성 신호를 부여하는 열 선택회로를 구비하는 것을 특징으로 하는 반도체기억장치.
9. 제 6 항 또는 제 8 항에 있어서,

   상기 제 1 및 제 2 트랜지스터는 CMOS형 트랜지스터인 것을 특징으로 하는 반도체기억장치.
10. 제 6 항 또는 제 8 항에 있어서,

    데이터를 기입해야 할 메모리 셀에 대응하는 비트선 쌍이 기입데이터에 따라 구동된 후에, 당해 비트선 쌍의 전위차를 증폭하는 감지증폭기를 추가로 구비하는 것을 특징으로 하는 반도체장치.
11. 제 10 항에 있어서,

    데이터를 기입해야 할 메모리 셀에 대응하는 비트선 쌍이 기입데이터에 응답하여 구동된 후부터, 상기 감지증폭기에 의해 당해 비트선 쌍 전위차가 증폭될 때까지 동안의 소정 기간, 당해 비트선 쌍을 프리차지하는 프리차지회로를 추가로 구비하는 것을 특징으로 하는 반도체장치.
12. 활성의 제 1 가능신호에 응답하여 활성화되고, 제 1 메모리 셀로부터 판독된 데이터를 증폭하는 제 1 메인 앰프와,

    상기 제 1 가능신호가 활성일 때, 상기 제 1 메인 앰프에 의해 증폭된 데이터에 따라 자체 출력노드를 구동시키며, 상기 제 1 가능신호가 불활성일 때, 상기 출력노드를 고 임피던스상태로 하는 제 1의 3상태 버퍼와,

    상기 제 1의 3상태 버퍼의 출력노드 데이터를 래치하여 외부로 출력하는 제 1 래치회로를 구비하는 것을 특징으로 하는 반도체기억장치.
13. 제 12 항에 있어서,

    제 2 래치회로와,

    상기 3상태 버퍼의 출력노드와 상기 제 2 래치회로 사이에 접속되며, 시험모드일 때 상기 3상태 버퍼의 출력노드와 상기 제 2 래치회로를 접속상태로 하고, 통상모드일 때 상기 3상태 버퍼의 출력노드와 상기 제 2 래치회로를 비 접속상태로 하는 스위치를 추가로 구비하는 것을 특징으로 하는 반도체기억장치.
14. 제 12 항에 있어서,

    활성의 제 2 가능신호에 응답하여 활성화되고, 제 2 메모리 셀로부터 판독된 데이터를 증폭하는 제 2 메인 앰프와,

    상기 제 2 가능신호가 활성일 때, 상기 제 2 메인 앰프에 의해 증폭된 데이터에 따라 자체 출력노드를 구동시키며, 상기 제 2 가능신호가 불활성일 때, 상기 출력노드를 고 임피던스상태로 하는 제 2의 3상태 버퍼와,

    상기 제 2의 3상태 버퍼의 출력노드 데이터를 래치하여 외부로 출력하는 제 2 래치회로와,

    상기 제 1 래치회로의 출력노드와 상기 제 2 래치회로의 출력노드 사이에 접속되며, 판독데이터의 비트 폭에 따라 온/오프시키는 스위치를 추가로 구비하는 것을 특징으로 하는 반도체기억장치.
15. 제 13 항 또는 제 14 항에 있어서,

    상기 제 1 및 제 2 래치회로 중 사용되지 않는 래치회로를, 래치할 수 없도록 제어하는 것을 특징으로 하는 반도체기억장치.
16. 메모리 셀로부터 판독된 데이터를 출력단자로 출력하는 출력버퍼를 구비하며,

    상기 출력버퍼는,

    메모리 셀로부터의 판독데이터에 따라 상기 출력단자를 구동시키는 제 1 버퍼와,

    활성상태 및 불활성상태를 가지며, 활성상태일 때, 상기 판독데이터에 따라 상기 출력단자를 구동시키는 제 2 버퍼를 포함하는 것을 특징으로 하는 반도체기억장치.
17. 제 16 항에 있어서,

    상기 제 2 버퍼는, 메모리 셀로부터의 판독데이터 비트 폭에 따라 활성화/비 활성화되는 것을 특징으로 하는 반도체기억장치.
18. 제 17 항에 있어서,

    상기 제 2 버퍼는, 메모리 셀로부터의 판독데이터 비트 폭이 인식 가능한 외부신호에 따라 활성화/비 활성화되는 것을 특징으로 하는 반도체기억장치.
19. 제 17 항에 있어서,

    상기 제 2 버퍼의 활성화/불활성화는, 메모리 셀로부터의 판독데이터 비트 폭을 나타내는 퓨즈를 활용함으로써 제어되는 것을 특징으로 하는 반도체기억장치.
20. 제 16 항에 있어서,

    상기 반도체기억장치의 동작주파수를 검지하는 검지회로를 추가로 구비하며,

    상기 제 2 버퍼는, 상기 검지회로에 의해 검지된 동작주파수에 따라 활성화/ 불활성화되는 것을 특징으로 하는 반도체기억장치.
21. 행 및 열로 배치된 복수의 메모리 셀과,

    상기 행으로 배치된 복수의 워드선과,

    상기 열로 배치된 복수의 비트선 쌍과,

    데이터선 쌍과,

    제 1 전압을 받는 노드와 상기 복수의 비트선 쌍 한쪽과의 사이에 접속되며, 상기 데이터선 쌍의 한쪽 전압에 응답하여 온/오프되는 복수의 제 1 트랜지스터와,

    상기 노드와 상기 복수 비트선 쌍 다른 쪽과의 사이에 접속되며, 상기 데이터선 쌍의 다른 쪽 전압에 응답하여 온/오프되는 복수의 제 2 트랜지스터와,

    상기 복수의 제 1 트랜지스터와 상기 복수의 비트선 쌍 한쪽과의 사이에 접속된 복수의 제 3 트랜지스터와,

    상기 복수의 제 2 트랜지스터와 상기 복수의 비트선 쌍 다른 쪽과의 사이에 접속된 복수의 제 4 트랜지스터와,

    상기 복수의 제 3 및 제 4 트랜지스터 중 데이터를 기입해야 할 메모리 셀에 대응하는 비트선 쌍에 대응하는 트랜지스터의 게이트에 활성 신호를 부여하는 열 선택회로와,

    상기 복수의 메모리 셀 중 어느 하나에 데이터를 기입할 때, 기입데이터와 상기 노드가 받는 제 1 전압의 레벨에 따라 상기 데이터선 쌍의 한쪽 또는 다른 쪽을 활성화하는 기입회로를 구비하는 것을 특징으로 하는 반도체기억장치.
22. 제 21 항에 있어서,

    상기 복수의 메모리 셀을 특정하는 어드레스에 따라 전원전압 또는 접지전압을 상기 제 1 전압으로서 상기 노드에 공급하는 수단을 추가로 구비하는 것을 특징으로 하는 반도체기억장치.
23. 제 21 항에 있어서,

    상기 반도체기억장치의 동작주파수에 따라 전원전압 또는 접지전압을 상기 제 1 전압으로서 상기 노드에 공급하는 수단을 추가로 구비하는 것을 특징으로 하는 반도체기억장치.
24. 제 21 항에 있어서,

    상기 복수의 비트선 쌍 중, 어느 비트선 쌍의 프리차지 전위에 따라 전원전압 또는 접지전압을 상기 제 1 전압으로서 상기 노드에 공급하는 수단을 추가로 구비하는 것을 특징으로 하는 반도체기억장치.
25. 제 21 항에 있어서,

    외부로부터의 제어에 따라 전원전압 또는 접지전압을 상기 제 1 전압으로서 상기 노드에 공급하는 수단을 추가로 구비하는 것을 특징으로 하는 반도체기억장치.