TW569225B

TW569225B - Semiconductor memory device

Info

Publication number: TW569225B
Application number: TW091120246A
Authority: TW
Inventors: Naoki Kuroda; Masashi Agata
Original assignee: Matsushita Electric Ind Co Ltd
Priority date: 2001-09-06
Filing date: 2002-09-04
Publication date: 2004-01-01
Also published as: US6751116B2; JP3723477B2; US20040184322A1; CN1407558A; JP2003077272A; CN1252731C; US20030043653A1; US7031199B2; KR20030022057A

Description

569225 五、發明說明（i) [.技術領域] 本發明係關係DRAM (動態隨機記憶體）等半導體記憶裝置。 [習知之技術] 被稱為dram的半導體記憶裝置，必須在每一個循環時間對記憶單元進行重寫及對位元線進行預充電。於是，循環時間就約為存取時間的2倍。有一種利用由兩個電晶體和一個電容器構成的記憶單元讓内部的兩個埠交替工作的技術’即是一表面上將該位元線的預充電隱藏起來，而將循環時間縮短到大致和存取時間相等的技術。使用了該技術的DRAM的概略結構如圖19所示。該⑽^的記憶單元篮^ 〜MC4分別包括兩個電晶體Ta，Tb和一個電容器C。而且，在該DRAM中，讓由經路：（電晶體Ta )—(位元線BLal或者BLa2)—(資料匯流排DBa)—(讀出放大器&寫入驅動器11 03a )構成的埠A，和由經路：（電晶體几）一（位元線BLbl或者BLb2)—(資料匯流排DBb)，（讀出放大器& 寫入驅動器1 1 〇 3 b )構成的埠B交替工作。下面，以從記憶單元頃出資料為例說明交替工作是如何進行的。首先’由行解碼為11 0 1激活子兀線ψ L & 1，記憶單元 MCI及MC3中的電晶體Ta就導通。這樣，記憶於記憶單元 MCI及MC3中的電容器C里的資料就被讀到位元線BU1和位元線BLa2上並由傳感放大|§ (未不）放大。由列解碼哭 1102a選出位元線BLa 1 ’位元線BLa 1和資料匯流排就連起來了。這樣，從記憶單元MCI讀到位元線BLal的資料就

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f傳給資料匯流排，讀到位元線BLal及位元線BLa2的資料被重新寫入記憶單元MC1及MC3中。接著，由行解碼器 1101不激活子元線，記憶單元MU及甲的電晶體就截止在上述工作期間，位元線BLbl及位元線BLb2被預充電。傳給資料匯流排DBa的資料由讀出放大器&寫入驅動器 110 3a放大，並被供向輸出入緩衝器11〇4，再由輸出入緩衝器1104輸向外部。另一方面，由行解碼器11〇1激活字元線WLb2，記憶單元MC2及MC4中的電晶體几就導通。這樣， €憶於記憶單元MC2及MC4中的電容器c里的資料就被讀到位元線BLM和位元線讥…上，並由傳感放大器（未示）放大。由列解碼器1102b選出位元線BLbl，位元線虬^和資料匯流排DBb就連起來了。這樣，從記憶單元K2讀到位元線_的資料就被傳給資料匯流排_，讀到位元線_ 及位兀線BLb2的資料被重新寫入記憶單元MC2及Μ(：4中。接著，由行解碼器1101不激活字元線WLb2，記憶單元Mc2及 MC4中的電晶體Tb就截止。在上述工作期間，位元偏及位元線BLa2被預充電。大器&寫入驅動器，再由輸出入緩傳給資料匯流排DBb的資料由讀出放 11 0 3 b放大’並被供向輸出入緩衝11 〇 4 衝器1104輸向外部。就這樣，通過讓内部的2個埠交替著工作，從表面上就看不到：元線的預充電，4盾環時間就被縮約和存取時間相等。 ^

569225 五，發明說明（3) [發明欲解決之課題] 在圖19所不的DRAM中，給埠A設了讀出放大器&寫入驅動器1103a，給埠B設了讀出放大器&寫入驅動器u〇3b，即對母一個埠設一讀出放大器&寫入驅動器。這樣，在要求規，的位兀寬很大的情況下（例如為混載DRAM等的情況下，包含碩出放大器&寫入驅動器的周邊電路的面積就會變大。、本發明正是為解決上述問題而開發出來的。其目的在於：提供一種使平面佈置面積減小了的半導體記憶裝置。 [解決課題之手段] 依據本發明的一個方面所述，半導體記憶裝置包括： :固:己憶單兀、多條第i及第2字元線、多條第！及第2位元二2記憶單元佈置在行及列上，多條第1及第2字元線二时行上，夕條第1及第2位元線佈置在列上。所述多個兀中的每一個記憶單元都包括：第1電晶豸、第2電及電容器。第丨電晶體被連接在所對應的第丨位元線和 % 之間，且其閘極接收所對應的第1字元線的電壓；斤述弟2電晶體被連接在所對應的第2位元線和電容器之極接收所對應的第2字元線的電壓。所述V導擇k S二一:係進一步包括：資料線、多個第1及第2列選料轉送電I^ ί驅動器、列選擇電路、輸出入緩衝器及資 r都將所對應的第1位元線和資料線連妾（來，夕個第2列選擇開關，對應於多條第2位元線而

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。又且每一個都將所對應的第2位元線和所述資料線連接/ 不連，起來，字元線驅動器，驅動對應於應存取的記憶單 =的第1及第2字元線；列選擇電路使對應於應存取的記憶单^的第1及第2列選擇開關接通/切斷；輸出入緩衝器與外4進彳I資料存取；資料轉送電路將從記憶單元讀到資料線上的資料轉送給輸出入緩存器，且將來自輸出入緩衝器，f公資料轉送給資料線。於是，所述半導體記憶裝置，° 讓字元線驅動器和列選擇電路交替工作，不讓資料轉送電路和輸出入緩衝器交替工作。所述半導體記憶裝置，為一個埠準備包括資料轉送電路的周邊電路就可以了，故可減小平面佈置面積。次、，車父佳者’係所述資料線包括：寫入用資料線和讀出用資料^線。而且，當要向記憶單元寫入資料時，所述多個第 1及第2列選擇開關中的每一個開關都將所對應的位元線和寫^用資料線連接/不連接起來；當要從記憶單元讀出資 ^ 所述多個第1及第2列選擇開關中的每一個開關都將所對應的位元線和讀出用資料線連接/不連接起來。所述半導體記憶裝置，對讀出用資料線僅進行讀出用控制’對寫入用資料線僅進行寫入用控制就可以了。因此’和對一條資料線既要進行讀出用控制又要進行寫入用，制相比，這種情況下，較容易對寫入用資料線及讀出用資料線進行控制，也較容易進行時刻設計。較佳者，係所述資料線為單一資料線。所述半導體記憶裝置’因不必考慮資料線的預充電問

第8頁 569225 五、發明說明（5) 題，故可進行速度更高的設計。依據本發明的另一方面所述，半導體記憶裝置包括· 多個記憶單元、多條第1及第2字元線、多條第1及第2位元線。多個記憶單元佈置在行及列上；多條第1及第2字元線佈置在行上；多條第1及第2位元線佈置在列上。所述多個記憶單元中的每一個記憶單元都包括：第1電晶體、第2電晶，及電容器；第1電晶體被連接在所對應的第i位元線和電容器之間，且其閘極接收所對應的第i字元線的電壓；第2電晶體被連接在所對應的第2位元線和電容器之且農 =所:應的第2字元線的電壓。所述半導體記:、置還包括··第1及第2資料線、多個第】及第2列字兀線驅動器、列選擇電路、輸出入緩衝器、資ς雷路及切換構件。多個第丨列選擇條立' / n拉Γ七所對應的第1位元線和第1資料線連接連接起來，多個第2列選擇開線而設且每一個都脸私灿* 訂應於夕條弟2位元 /不連接起來.字1 第2位元線和第2資料線連接元的第1及第2字元：驅動對應於應存取的記憶單單元的第！及第2選擇==電路使對應於應存取的記憶外部進行資料第存2;選通/切斷；輸出入缓衝器與第2資料線上的資料仏冓次件將攸圮憶單元讀到第1或者送電路的資科轉送拉、=二=轉送電路，將來自資料轉來自切換構件的資W送5第2資料線；資料轉送電路將緩衝器的資料轉送給；：·二，衝器，將來自輸出人稱件，於疋，所述半導體記憶裝 569225 五、發明說明（6) 置，讓字元線驅勳菇二列選擇電路及切換構件交替工作，不讓資料轉送電路和輸出入緩衝器交替工作。，所述半導體置姑為1埠準備包括資料轉送電的周邊電路就了，故可減小平面佈置面積。還有，因讓佈置在記憶單元矩陣上負荷較重的第^及匕資料線交替著工作了’故可實現在資料轉送上有容限的设計。绦較佳者，係所述f T體記憶裝置還包括：_出用的:寫入用資料線。δ貝出用資料線是用以將來自切換的負料轉送給輸出入緩衝器的資料線；寫入用 f: 以將輪出入缓=資料轉送給切換構件的資料：用控制所；π:ϊ::ΐ進^二資:;僅進行讀出用 r和對—條資料線既要進行因資料缘it ~ t隋較各易對寫入用資料線及讀出用制’也較容易進行時刻設計。多個記憶單$明：：：方：所述，半導體記憶裝置包括：解碼器、寫入♦ 子70線、多對位元線對、資料線對、多個記憶單元=路、第1到第4多個電晶體和列選擇電路。多對位元線餅怖行及列上；多條字元線佈置在行上；單元中之任一伽=在列上；解碼器在將資料寫入多個記恪解碼器的數活生激活的信號；寫入電路在接收來^ 一條或者另〜女信號時，響應於寫入資料將資料線對 L、激活；多個第1電晶體被接在資料線對之第10頁及、發明說明⑺ 中之2和多個位元線對♦之一條料@^條的電壓而導通/截止「，間，並響應於資料線對另-條和多個t線；；:2電晶體被接在資電晶二；線對中之另-條的電Ά另一條之間，並響間·夕f接在多個第1電晶體和多個/通/截止’多個弟3 之夕個第4電晶體被接在多個固位兀線對t之一條楚^ 條間；列選擇電路將激年電晶體和多個位元線對電晶體中對應於對應於 ' ，的信號傳給多個第3及兀線對的電晶體的閘極。、似以寫入資料的記憶單元的位次立丨所述半導體記憶裝置，由資粗括 :料從資料、線對轉送到位對=對的電麼控制用以把導通/截止，妗Z vU 、，，良對的多個第1及第2電晶體的第2電晶體導通/韵、μ /片方π向上佈置用以控制多個第1及平面佈置面積。、栺號線。這樣就可減小佈線層的及第Γ電可曰以體佈莫佈線’來代替佈置用以控制多個第1 源，還可曰曰/Λ，截止的信號線。這樣不僅可強化電笔了 &南對資料線對的屏蔽效果。之另係所述多個第1電晶體’響應於資料線對中之-條壓而導通’截止’來代替響應於資料線對中於資^娩#堅而導通/截止；所述多個第2電晶體，響應資料線針：中之一條的電壓而導通，截止，來代替響3應；、钭線對中之另一條的電壓而導通/截止。、變化ϋ導體記憶裝置，可防止對位元線對的寫入電壓匕第1或者第2電晶體的閾值電壓這一部分。 i 569225 五發明說明（8) 多個記憶-發明的另一方面所述，半導體記憶裝置包括·· 解碼器Γ' ί凡、多條字元線、多對位元線對、資料線對、多個記憔二入電路、第1到第4多個電晶體和列選擇電路。多對位Si::置在行及列^ ;多條字元線佈置在行上；單元中之彳對佈置在列上；解碼器在將資料寫入多個記憶解碼器的個時產生激活的信號；寫入電路在接收來自一的&號時，響應於寫入資料將資料線對中之芦i ^者另一條激活；多個第1電晶體被接在接收電源電，或者，地電壓的節點和多個位元線對中之一條之間，並響，於資料線對中之一條的電壓而導通/截止；多個第2 電晶體被接在所述節點和多個位元線對中之另一條之間，並響應於資料線對中之另一條的電壓而導通/截止，·多個第3電晶體被接在多個第1電晶體和多個位元線對中之一條間；多個第4電晶體被接在多個第2電晶體和多個位元線對中之另一條間；列選擇電路將激活的信號傳給多個第3及第4電晶體中對應於對應於應該寫入資料的記憶單元的位元線對的電晶體的閘極。所述半導體記憶裝置，因為由資料線對的電壓控制用以把資料轉送到位元線對的多個第1及第2電晶體的導通/ 截止，故不必在列方向上佈置用以控制多個第1及第2電晶體導通/截止的信號線。這樣就可減小佈線層的平面佈置面積。還有，因不必設置給位元線對預充電的電路，故可減小平面佈置面積及功耗。

IEM1 第12頁 569225 五、發明說明（9) 較佳者，係所述第1及第2電晶體為⑶⑽型電晶體。較佳者，係所述半導體記憶裝置還包括：在對應於該寫入資料的記憶單元的位元線對響應於寫入資料而= 動後，放大該位元線對的電位差的傳减放大哭。 ‘ 較佳者，係所述半導體記憶農置專充電電路， ^ ί Ϊ電路在從對應於應該寫入資料的記憶單元的位元線對θ應於寫入資料而被驅動到該位元線對的電位差由放大器放大這-規定期間内，對該位元線對預充電。寻感办-2述半導體記憶裝置，因讓把資料從記憶單元讀出的 ^ =線升壓或者降壓到預充電位準，故至少可確保: 3時位元線間的電位差，而可在一個足夠大的容限U刼扪主依放據Λ發明的另一方面所述’半導體記憶裝置包括. 器塑應於/、壬第i三態緩衝器及第1鎖存電路。第1主放大的以==器，係於第1允許二= 身的輸出狄二應第放大了的資料來驅動自節點處於：阻浐f!1允許信號為非激活狀態時，使輸* 輸出節存電路鎖存第1三態缓衝器的幻貝枓並將它輸向外部。料被體記；ΐ置’在從第1主放大器被激活到資時刻，就一段時間内’不用在第1鎖存電路中調整就此向速地將資料輸出。门 ""v/"111 口在弟1允ό午號為非激活狀態時，第1二轉緩

第13頁 569225 五、發明說明（ίο) 衝w使輸出節點處於高阻抗狀可防止路保持的資料遭到破壞。弟1鎖存電路及者門半導體記憶裝置還包括：鎖存電兩路之η肩關被接在三態緩衝器的輸出節點和第2鎖存电，之間，且為測試模式時，它 =鎖存電路處於連接狀態;且為通常模式時的悲緩衝器的輪出節點和第2鎖存電路處於非連接狀態。二所述半導體記憶裝置，因在二能罐衡第2鎖存電路之門外古„ ^ 的輸出節點和多個正常於Λ Λ/ 故和利用開關等在輸出端將 :況相比’輪出缓衝器的負荷變小，也就可以和通-匕的吩一 f將信號傳給接收輸出資料的系統了。蚁式還有，因在三態緩衝器的輸出節點和第2鎖存電路 2 =有開關，故不必調整在測試模式下使用的第2鎖存钭古：Ϊ於因此’第1主放大器被激活後可馬上將測試資料同速地輸給外部。、，佳者，係所述半導體記憶裝置還包括：第2主放 ^庙第2三態緩衝器、第2鎖存電路及開關。第2主放大哭激活的第2允許信號而被激活，來放大從憶單 :::出的資料；第2三態緩衝器，係在第2允：二響應於由第2主放大器放大了的資料來驅動自身 :輪出即‘點，在第2允許信號為非激活狀態時，它使於高阻抗狀態，·第2鎖存電路鎖存第2三態緩衝輪出郎點的資料並將它輸向外部；開關被接在第i鎖存電

麵

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並響應於五、發明說明（11)

路的輸出節點和第2鎖存電路的輪出節點之讀出資料的位元寬而導通/截止。 B 所述半導體記憶裝置，因在第丨鎖存電路的和弟2鎖存電路的輸出節點設有開關， ^出即點的位元寬而使用的情況了，也不用調整=二出貝料的時刻。不丄和第2鎖存電路較佳者，係所述半導體記憶裝置控制刀路中未使用的那-鎖存電路而使它不會^1。^2鎖存電依據所述半導體記憶裝置，可防止資=二路和第2鎖存電路之間發生衝突。 ’ ★存電將從=發明的另一方面所述，半導體記憶裝置包括. 緩Ϊ 元讀出的資料輸給輸出端的輪出緩衝器。輸出包括第i和第2緩衝器。第i緩存器，係響應於來自 ;的讀出資料驅動所述輸出端；第2緩衝器具有激和非激活狀態，且在激活狀態了，係響應於來自記丨心早的讀出資料驅動所述輸出端。所述半導體記憶裝置，可通過激活/不激活第2緩存口口來改變輪出緩衝器的驅動能力。屮次較佳者’係所述第2緩存器響應於來自記憶單元的讀出負料的位元寬而被激活/不被激活。姑 ^述半導體記憶裝置，因能夠響應於來自記憶單元的 °貝出貝料的位元寬改變輸出緩衝器的驅動能力，故可減小由於位元寬而帶來的存取時間上的偏差。較佳者，係所述第2緩衝器響應於能夠識別來自記憶

發明說明（12) _— 單7^的碩出資料的位元寬的活。 Γ ^號而被激活/不被激 ^車又佳者，係利用表示來自接見的保險絲來控制存上早：的,出資料的位元鉍社土 . 、支评為的激活/非激活。者，係所述半導體記_ I Ϊ ^ # it Α、ΗΪ + 路檢測所述半導體_以=;檢不：激Ϊ響應於由檢測電路檢測到的工作頻率犧出缓Ξ^ί半導體記憶裝置’係能響應於工作頻率改變輪出綾衝斋的驅動能力，故可把它的功耗最佳化。夕徊t發明的又一方面所述，半導體記憶裝置包括：夕^丨思單元、多條字元線、多對位元線對、資料線對、 ⑽到第4多個電晶體、列選擇電路及寫入電路。多個記情單元佈置在行及列上；多條字元線佈置在行上；多對 ^ 位=線對佈置在列上；多個第丨電晶體被接在接收第丨電壓的節點和多個位元線對中之一條之間，並響應於資料線對中，一條的電壓而導通/截止；多個第2電晶體被接在所述節點和多個位元線對中之另一條之間，並響應於資料線對中之另一條的電壓而導通/戴止；多個第3電晶體被接在多個第1電晶體和多個位元線對中之一條間；多個第4電晶體被接在多個第2電晶體和多個位元線對中之另一條間；列選擇電路將激活的信號傳給多個第3及第4電晶體中對應於對應於應該寫入資料的記憶單元的位元線對的電晶體的閘極；寫入電路在將資料寫到多個記憶單元中之任—

第16頁 569225 五、發明說明（13) 個中時，^應於寫入資料和所述節點所接收的第丨電壓位準來激活資料線對中之一條或者另一條。所述半導體記憶裝置，在所述節點接收電源電麼的時矣，通過拉上位元線對中之一條或者另一條來將資料寫記憶單元令；在所述節點接收接地電壓的時候，通過拉下 $ =線對中之一條或者另一條來將資料寫到記憶單元中。因此，在位元線對的預充電位準比所規定的位 :比二斤=點施加接地電M;而在位元線對的預充；： :比：=的位準低的情況下，向所述節點施加昼，就可進行容限更大的寫入。多個所述半導體記憶装置還包"應於指定 ς，圮k早兀的位址而將電源電壓或者接地電壓供向所述節點的構件。电竖作為第1 所述半導體記憶裝置能夠響應^ ^ ^ ^ ^ ^ ^ 的電壓位準。 1扯术控制所述節點

一較佳者，係所述半導體記憶裝置還包括：塑半導體記憶裝置的工作頻率而將電 1 Μ ; ;L 為第i電壓供向所述節點的構件原電以者接地電壓作所述半導體記憶裝置，係可塑臛節點的電壓位準。0此，在位元、;：的所：頻率而變的情況下’也能確保充分大的寫準奴工作較佳者，係所述半導體記憶裝置還包.谷^藤位元線對中某一位元線對的預充電電：曰應於多個接地電壓作為第1電壓供向所述節點的構件電源電壓或者 5的225 五、發明說明（14) 所述半導體某一位元線對的此，當由於某種況下，也能確保較佳者，係外部的控制而將所述節點的構件所述半導體箏。因此，在檢記憶裝預充電原因位充分的所述半電源電置，係可響應於多電位控制所述節點元線對的預充電位寫入容限。導體記憶裝置還包壓或者接地電壓作記憶裝置可從外部控制所查評價芯片時，可查知：中之一條或者另一條來將資料寫入更能確還是通過拉下位元線對中之一條或者另一更能確保寫入容限。然後可依據該結果，個位元線對中之的電壓位準。目準有了變動的情括··響應於來自為第1電壓供向述節點的電壓位是拉上位元線董子保一寫入容限，條來將資料耸採用寫入容限2 的那一種寫入方式。 [發明之實施形態] 下面，參考附圖，下’相同或者類似部分明。 (第1個實施例） — DRAM的整體結構― 圖1為一方塊圖，顯示本發明第1個實施例所關係 pRAM的整體結構。圖1所示的DRAM為同步於時鐘CLK ^支同步DRAM。該DRAM包括：記憶單元矩陣MAai，MAbi (丄作 1〜η ’ η為正整數）、傳感放大器矩陣SAai，SAbi (又 — η ; η為正整數）、行解碼器10&，1〇b、列解碼器詳細說明本發明的實施例。鸾用同一個符號來表示，不做重5〜 % 的第18 1 569225

lib、字元線驅動器WDai，WDbi (i =工〜n ; n為正數）、列選擇電路CRai，CWai，CRbi，cWbi (/ = j n為正整數）、讀出用資料線對RDB、寫入用資料線〜n ; WDB、資料線預充電電路2〇r，2〇W、指令解碼器21、、缓衝器22、控制電路23、週期分割器24、讀出放大器寫入驅動器2 6、輸出入緩衝器2 7。恭、記憶單元矩陣及傳感放大器矩陣，按（記憶單元矩 MAal)—(傳感放大器矩陣SAal) 一（記憶單元矩陣 MAbl)—(傳感放大器矩陣SAbl) _ (記憶單元矩陣 MAa2 )—…這樣的順序佈置在列方向上。需提一下，為便於說明，圖1中僅顯示記憶單元矩陣MAai，MAbi，MAa ^ i + 1 )及傳感放大^§SAal ’SAbi。字元線驅動器及列選擇電路也只顯示字元線驅動器WDai，WDbi、列選擇電路cRai， CWai ， CRbi ， CWbi 。記憶單元矩陣MAai包括：記憶單元MCail〜MCai4、字元線Wail，Wai2，Wb (i-1 ) 3，Wb ( i-1 ) 4、位元線 Bai 1，Bai2，/Bb ( i-1 ) 1，/Bb (卜1 ) 2。記憶單元 MCai 1〜MCai4被佈置在行及列上。字元線wai 1，Wai 2，Wb (i -1)3，Wb (卜1)4被佈置在行上，字元線Wail和Wb (i-1 ) 3是佈置給記憶單元MCail，MCai3的；字元線Wai2 和Wb (i-1)4則是佈置給記憶單元MCai2，MCai4的。位元線Bail，Bai2，/Bb (i-1 ) 1，/Bb (i-1 ) 2被佈置在列上，位元線Bail和/Bb ( i-1 ) 1是佈置給記憶單元 MCail，MCai2的；位元線Bai2和/Bb (i-1 ) 2則是佈置給

第19頁 569225 五、發明說明（16) MCai3 ， MCai4 的。

記憶單元MCail〜MCai4中的每一個，都包括2個電晶體Ta，Tb和1個電容器C。記憶單元趴“1中的電晶體以被接在位元線Bail和電容器C之間，其閘極接收字元線WaU 的電壓。記憶單元MCail中的電晶體Tb被接在位元線/Bb (i -1 ) 1和電容器C之間，其閘極接收字元線Wb (丨—j ) 3 的電壓。記憶單元MCai 2中的電晶體Ta被接在位元線Bai 1 和電各菇C之間，其閘極接收字元線ψ a丨2的電壓，·記憶單元MCai 3中的電晶體Ta被接在位元線Bai 2和電容器C之間，其閘極接收字元線Wai 1的電壓；記憶單sMCai4中的電晶體Ta被接在位元線Bai 2和電容器C之間，其閘極接收字元線Wai2的電壓。記憶單元MCai2中的電晶體Tb被接在位元線/Bb (i-1 ) 1和電容器C之間，其閘極接收字元線Wb (1-1 ) 4的電壓；記憶單元MCai3中的電晶體Tb被接在位元線/Bb ( i-1 ) 2和電容器C之間，其閘極接收字元線Wb (i-1 ) 3的電壓；記憶單元MCai4中的電晶體Tb被接在位元線/Bb ( i-Ι ) 2和電容器C之間，其閘極接收字元線Wb (i -1 ) 4的電壓。

記憶單元矩陣MAbi包括：記憶單元MCbi 1〜MCbi4、字元線 Wai3，Wai4，Wbil，Wbi2、位元線/Bail，/Bai2 , Bbil，Bbi2。記憶單元MCbil〜MCbi4被佈置在行及列上。字元線Wai3，Wai4，Wbil，Wbi2被佈置在行上，字元線 Wai3和Wbil是佈置給記憶單元MCbil，MCbi3的；字元線黏丨4和¥1)丨2則是佈置給記憶單元11(：13丨2，11(：1)丨4的。位元線

第20頁 569225 五、發明說明（17) /Bail，/Bai2，Bbil，Bbi2被佈置在列上，位元線 /Bail和Bbil是佈置給記憶單元MCbil，MCbi2的；位元線 /Bai2和Bbi2則是佈置給MCbi3，MCbi4的。記憶單元MCbi 1〜MCbi4中的每一個，都包括2個電晶體Ta，Tb和1個電容器C。記憶單元MCbil〜MCbi4中的電晶體Ta分別被接在位元線/Bail，/Bail，/Bai2，/Bai= 和電谷器C之間’並分別由閘極接收字元線，wai4， Wai3，Wai4的電壓。記憶單元MCbil 〜MCbi4中的電晶體几分別被接在位元線Bbil，Bbil，Bbi2，Bbi2和電容器c之間:並分別由閘極接收字元線Wbi 1，Wbi2，Wbi 1，Wbi2的電壓。指令解碼器2 1同步於時鐘CLK將從外部輸入的指令取進來，並輸出對應於該指令的指令信號CM]D。、位址緩衝器22同步於時鐘CLK將從外部輸入的位址取，來，並輸出對應於該位址的行位址信號RAD，列位址信號 C A D 〇 0 控制電路23，係響應於來自指令解碼器21的指令 WF Ilf"自位址緩衝器22的列位址信號CAD，激活允許信^ ，\。、具體而言，當指令信號CM])表示"讀出"時，控。i ” ”路=3就激活允許信號肫，·而當指令信號表示，，寫工入時’控制電路2 3就激活允許信號㈣。 RAD::/分割器24 ’接收來自位址緩衝器22的行位址作铲 Rad及列位址信號CAD，在時鐘^的2倍週期下 ^ 仃位址k號!^!^，RADb及列位址信號“Μ，Μ此輸出。^

第21頁 569225 五、發明說明（18) 體而言，如圖2所示，行位址信號RAD (RA1〜RA4)與時鐘 CLK同步被從位址缓衝器2 2送給週期分割器24。週期分割器24和其週期為時鐘CLK的2倍的時鐘cLKa同步，取入行位址信號RAD (RA1，RA3)，並將它作為行位址信號以!^ (RA1 ’ RA3 )輸出；週期分割器24還和與時鐘CLKa互補的時鐘CLKb同步’取入行位址信號rad (RA2，RA4)，並將它作為行位址信號RADb (RA2，RA4 )輸出。列位址信號 C A D ’ C A D a ’ C A D b的處理方法和對行位址信號是一樣的。行解碼器1 Oa ’係響應於來自週期分割器24的行位址信號RADa，將行位址信號RADai送到字元線驅動器WDal 〜WDan中對應於該行位址信號RADa的字元線驅動器f])ai 中〇行解碼器1 Ob ’係響應於來自週期分割器24的行位址信號RADb ’將行位址信號RADbi送到字元線驅動器〜WDbn中對應於該行位址信號RADb的字元線驅動器wDbi 中〇子元線驅動W D a i疋设給§己憶單元矩陣μ a a i及M A b i 的。字元線驅動器W D a i ’係響應於來自行解碼器i 〇 a的行位址信號RADai將所對應的字元線Wail，Wai2，Wai3，

Wai4激活。字元線驅動器WDbi是設給記憶單元矩陣MAbi及MAa (i + 1 )的。字元線驅動器WDb i，係響應於來自行解碼器 1 Ob的行位址信號RADbi將所對應的字元線wbi 1，Wbi 2， W,bi3，Wbi4 激活。

第22頁 569225 务、發明說明（19) 列解碼器11 a，係響應於來自週期分割器2 4的列位址信號CADa，將列位址信號CADai送到列選擇電路（CRal， CWal )〜（CRan，CWan )中對應於該列位址信號CADa的列遂擇電路（CRai，CWai )中。列解碼器1 lb，係響應於來自週期分割器24的列位址信號CADb，將列位址信號CADbi送到列選擇電路（CRbl， CWb 1 )〜（CRbn，CWbn )中對應於該列位址信號cADb的列選擇電路（CRbi，CWbi )中。列選擇電路CRai ’CWai ’係響應於來自指令解碼器2i 的才曰令k说C M D及來自列解碼器11 b的列位址信號c a ]) a i，將所對應的列選擇信號Rail，Rai2，WaU，Wai2u激活。具體而言，當來自指令解碼器21的指令信號CMD表示"讀出π時’列選擇電路CRai就將列選擇信號Rail，Rai2中對應於列位址“號〇人〇8 i的信號激活；而當來自指令解碼器 21的，，信號CMD表示"寫入”時，列選擇電路CWai就將列選擇#號Wai 1，Wai2中對應於列位址信號CADai的信號激活0 匕列，擇電路CRbi，CWbi，係響應於來自指令解碼器21 的扎令仏唬CMD及來自列解碼器丨lb的列位址信號CADb〗，將所2應的列選擇信號以丨丨，Rbi2，Wbil，Wbi2激活。具，，而曰，當來自指令解碼器21的指令信號CMD表示π讀時，列選擇電路CRbi就將列選擇信號Rbu，Rbi2中對 =信號CADbi的信號激活；而當來自指令解碼器、曰7偽號CMD表示"寫入"時，列選擇電路CWbi就將列

第23頁 569225 五、發明說明（20) 選擇信號Wbil ’ Wbi2中對應於列位址信號CADbi的信號激活。傳感放大器矩陣SAai，包括：傳感放大器12ai， 13ai、位元線預充電電路18ai，19ai、列選擇開關14ai〜 17 a i 。

傳感放大器12ai，係響應於傳感放大器激活信號SEa 而被激活，將從記憶單元MCail，MCai2，MCbil，MCbi2讀到位元線對（Bail，/Bail )的資料信號放大。傳感放大器13ai，係響應於傳感放大器激活信號SEa而被激活，將從記憶單元MCai3，MCai4，MCbi3，MCbi4讀到位元線對 (Bai2，/Bai2 )的資料信號放大。位元線預充電電路1 8 a i，1 9 a i，係響應於預充電信號 EQa而被激活，對位元線對（BaU，/BaU ) ，（Bai2， /Bai2 )進行預充電。

列選擇開關1 4ai，係響應於來自列選擇電路CRa丨的列選擇信號Rai 1將位元線對（Bai丨，/Bai丨）和讀出用資料線對RDB連接/不連接起來；列選擇開關15ai，係響應於來自列選擇電路CRai的列選擇信號Rai 2將位元線對 (Bai2 ’ /Bai2 )和讀出用資料線對RDB連接/不連接起來’列選擇開關1 6a i，係響應於來自列選擇電路CWa丨的列選擇仏號？81 1將位元線對（Bai丨，/Bai丨）和寫入用資料線對WDB連接/不連接起來；列選擇開關17ai，係響應於來自列選擇電路CWai的列選擇信號Wai2將位元線對 (Bai2 ’ /Bai2 )和寫入用資料線對WDb連接/不連接起

第24頁 569225 五、發明說明（21) 來0 傳感放大器矩陣SAbi，包括：傳感放大器12bi， 1 3 b i、位元線預充電電路1 8 b i，1 9 b i、列選擇開關1 4 b i〜 17bi 〇傳感放大器12bi，係響應於傳感放大器激活信號SEb 而被激活’將從記憶單元MCb i 1，MCb i 2，MCa ( i +1 ) 1， MCa ( i + 1 ) 2讀到位元線對（Bbil，/Bbi 1 )的資料信號放大。傳感放大器1 3 b i，係響應於傳感放大器激活信號 SEb而被激活，將從記憶單元MCbi 3，MCbi 4，MCa ( i + 1 ) 3，MCa ( i + 1 ) 4讀到位元線對（Bbi2，/Bbi2 )的資料信號放大。 ' 位元線預充電電路l8bi，l9b 係響應於預充電信 EQb被激活，對位元線對（Bbu，/ΒΜ1 )，（別丨2， /Bbi2 )進行預充電。列選擇開關1 4bi，係響應於來自列選擇電路CRb丨的列選擇信號Rbil將位元線對（Bbu，/Bbu )和讀出用資料 f對RDB連接/不連接起來；列選擇開關i5bi，係響應於來自列選擇電路CRbi的列選擇信號Rbi2將位元線對、’ /BIm2 )和讀出用資料線對RDB連接/不連接起变接=開關16Μ ’係響應於來自列選擇電路CWbi的列 = "Μ")和寫入用資料 &自起來；列選擇開關17bi，係響應於、/電路CWbl的列選擇信號Wbi2將位元線對 1 Bbl2 )和寫入用資料線對WDB連接/不連接起 569225 五、發明說明（22) 來。資料線預充電電路20R對讀出用資料線對RDB進行預充電’資料線預充電電路20W對寫入用資料線對WDB進行預充電。謂出放大為25被設在讀出用資料線對和輸出入緩衝器27之間。讀出放大器25，係響應於來自控制電路23的激活的允許信號RE而激活，和時鐘CLK同步將來自輸出入緩衝器27的資料信號放大並將它傳給讀出用資料 RDB 。、、寫入驅動器26被設在輸出入緩衝器2?和寫入用資料線對WDB之間。寫入驅動器μ，係響應於來自控制電路的激活的允許信號肫而激活，和時鐘CLK同步將來自輸出入缓衝器27的資料信號放大並將它傳給用 WDB。只π八打 25的衝器27 ’矛口時鐘CU同步將來自讀出放大器次钭π，輸向外部，且和時鐘clk同步將來自外部的貝料L就輪給寫入驅動器2 6。一讀出操作一 (READ ) Γ參看圖3，說明按上述構成的DRAM的讀出操作

Ta 5 Tb ία 1 ^ ^ 如圖1所示的⑽AM那樣，含有由2個電晶體時間和循環丄容器C構成的記憶單元的DRAM，為使其存取外部輸入指^ 致相等，可在時鐘CLK的每1個循環下從 569225

首先，在時刻A，讀出指令（READ )被送到指令解石馬器21，對應於應存取的記憶單元（這裡為肋“1 )的位址被送到位址緩衝器22中。指令解碼器21在時鐘CLK的上曰時刻將瀆出指令取進來’輸出表示”讀出”的指令信號 CMD。位址缓衝器22在時鐘CLK的上昇時刻將位址^ ^來，將對應於記憶單元MCail的行位址信號RAD及列位址信號 CAD輸出。週期分割器24響應於此，將對應於記憶單元 MCail的行位址信號RADa送到行解碼器1〇a中，將列位址信號CADa送到列解碼器lla中。行解碼器1〇a將對應於記憶^ 元MCai 1的行位址信號RADai送到字元線驅動器WDai中。解碼器11a將對應於記憶單元MCail的列位址信電，，中。字元線Wail由字元二於是，5己憶單元MCai 1中的電晶體Ta導通，資從記憶單元MCail讀到位元線Bail上。傳感放大器，活k號SEa被激活，位元線對（BaU，/BaU )的電位差就由傳感放大器12ai放大。 ^ 一方面，在從時刻A到時刻B這一期間内，激活的綠抬號EQb被送到位元線預充電電路18以，19μ中，位

Ubil，/Bbil)，(Bbi2

R n者日、刻B，對應於記憶單元MCai 1的列選擇信； a 列選擇電路CRai激活，列選擇開關14ai接通。於連起If兀線對（Β&11 ’ /Bai 1 )就和讀出用資料線對RDE ^ 了。還有，激活的允許信號RE被送到讀出放大器。於是，位元線對（Bail，/Bail )的電位差就被轉

第27頁 569225 五、發明說明（24) 給頃出用j料線對RDB，由讀出放大器25放大並被送到輸 =^緩衝！§ 2 7中。電位差被送到輸出入緩衝器2 7後，允許和號RE、=選擇信號!^丨1及傳感放大器激活信號SEa不被激活。接f ’讀出用資料線對RDB被資料線預充電電路2〇R 預充電°還有’激活的預充電信號EQa被送給位元線預充電電路18ai，19ai，位元線對（Bai 1，/Bai 1 )，

Uai2，/Bai2 )被預充電。另一方面’在時刻B，預充電信號EQb不被激活，位元線預充電電路18bi，19bi結束對位元線對（Bbil，

/Bbil ) ’ （Bbi2，/Bbi2 )的預充電。然後，讀出指令

_( READ )被送到指令解碼器2丨中，對應於應存取的記憶單元（這裡為MCbi 1 )的位址被送到位址緩衝器22中。指令解碼器21在時鐘CLK的上昇時刻將讀出指令取進來，將表不’’讀出”的指令信號CMD輸出。位址缓衝器22在時鐘CLK的上昇時刻將位址取進來，將對應於記憶單元MCb丨1的行位址信號RAD及列位址信號CAD輸出。週期分割器24響應於此’將對應於記憶單元MCbi 1的行位址信號RADb送到行解碼器1 Ob中，將列位址信號CADb送到列解碼器11 b中。行解碼器1 〇b將對應於記憶單元MCbi!的行位址信號RADM送到字元線驅動器WDb i中。列解碼器丨丨b將對應於記憶單元 MCb i 1的列位址信號CADbi送給列選擇電路cRbi，Cwbi中。子元線Wb i 1由字元線驅動器i激活。於是，記憶單元 MCbi 1中的電晶體Tb導通，資料被從記憶單sMCbU讀到位元線Bbil上。傳感放大器激活信號SEb被激活，位元線對

第28頁 569225 五、發明說明（25) -- (Bbil三/Bbil )的電位差就由傳感放大器i2bi放大。接著’在時刻C ’從記憶單元MCai 1讀出的資料DQ1由輸出入緩衝器2 7輸給外部。退有’對應於記憶單元*^13丨1的列選擇信號Rbi 1由列選擇電路CRbi激活，列選擇開關Ubi接通。於是，位元線 1 (Bbil，/Bbil )就和讀出用資料線對R])B連起來了。還有，激活的允許信號RE被從控制電路23送到讀出放大器 25中。於疋，位兀線對（Bbi丨，丨）的電位差就從控制電路23被轉送給讀出用資料線對RDB，由讀出放大器25 放=並被送到輸出入緩衝器27中。電位差被送到輸出入缓衝後，允許信號RE、列選擇信號Rbu及傳感放大器激活信號SEb不被激活。接著，讀出用資料線對RDB被資料線預充電電路2OR預充電。還有，激活的預充電信號EQb被送給位元線預充電電路1 8bi，1 9bi，位元線對（Bbi 1， /Bbi 1 ) ，（Bbi2，/Bbi2 )被預充電。另一方面’預充電信號EQa不被激活，位元線預充電電路18ai，19ai結束對位元線對（BaU，/Bail )， (Bai2，/Bai2 )的預充電。然後，讀出指令（READ )被送到私令解碼器2 1，對應於應存取的記憶單元（這裡為 MCa 11 )的位址被送到位址缓衝器2 2。指令解碼器2丨在時鐘CLK的上昇時刻將讀出指令取進來，將表示，，讀出，，的指令信號CMD輸出。位址缓衝器22在時鐘CLK的上昇時刻將位址取進來’將對應於記憶單元MCai 1的行位址信號rad及列位址信號CAD輸出。週期分割器24響應於此，將對應於記

第29頁 569225 五、發明說明（26) ^^MCail的行位址信號RADa送到行解碼器i〇a令位址栺號CADa送到列解碼器lla中。行解碼器i〇a 庙歹·! 二己憶，元MCai 1的行位址信號RADai送到字元線二中。列解碼器1 la將對應於記憶單元MCaU的列位址給列選擇電路CRai。字元線被字W 動=激活。於是，記憶單元MCan中的電晶體‘導 ^貝料破從記憶單兀MCaH讀到位元線Bail。傳礒放士器激活信號SEa被激活，位元線對（BaU，/BaU ; 位差就由傳感放大器12ai放大。其次，在時刻D，從記憶單元MCbil讀出的資料叫2由輸出入緩衝器2 7輸給外部。再者，對應於記憶單元MCail的列選擇信號RaU由列 ^擇電路CRai激活，列選擇開關Uai接通。於是，位元線，（Bail，/Bail )就和讀出用資料線對rdb連起來了。

還有’激活的允許信號rE被從控制電路23送到讀出放大器 25二於是，位元線對（BaU，/BaU )的電位差就被轉= 給碩出用資料線對RDB，由讀出放大器25放大並被送到輸緩衝器27中。電位差被送到輸出入緩衝器以後，允許信號RE、=選擇信號“丨丨及傳感放大器激活信號sEa不被激活。接著’讀出用資料線對RD]B被資料線預充電電路2 〇R 預充電。還有’激活的預充電信號EQa被送給位元娘預充電電路18ai，19ai，位元線對（Bail，/Bail )，

Uai2，/Bai2 )被預充電。接著’在時刻E ’從記憶單元MCai丨讀出的資料DQ3由第30頁 569225 五、發明說明（27) 輪出入緩衝器27輸給外部。檐^如;L所述，圖1所示的DRAM，在2個時鐘CLK週期下螻 112"^# ； Γ#Α ^ ^ ^：^ ^ ^ ^ ^ ^ ^ ^ Λ 曰曰二a 對應於該電晶體Ta的位元線對（Bai i，選摆H m 4 ( h1 2，/Ba 1 2 )"—"對應於該位元線對的列關ί二’”讀出用資料線對_"構成；Ϊβ :、:=/ 記憶單元中的電日日日_'-"對應於今的位元線對（Bbil ’ /Bbi"，（謝2， η 二b ，，：二巧f該位元線對的列選擇開關1 4 b i， 15bl -頃出用資料線對RDB"構成。個時鐘CLK週期下，將從位元線出放大、^ m的資料放大並將它輪給輸出 J -出。器27在1個時鐘CLK週期下將來角；°27輸出入緩衝外部。換句話說，不===放大器25的資料輪給替工作。就這樣，通過讓内部的二及▲輸出入緩衝器27交面上就看不到位元線的預充電了，個%埠^替者工作，從表到大約和存取時間相等。彳娘時間被縮短’縮短需長：一下’以上僅對讀出操作 _ , 入操作也是-樣的。在寫入操作；，卩：詳細的說明’寫個時鐘CLK週期下將來自外部的輪出入緩衝器27在1 26 ’寫入驅動器26將來自輸出入緩給寫入驅動器在1個時鐘CLK週期下將它轉送仏官时27的貢料放大，並句話說，不讓輸出入緩衝器=入用資料線對WDB。換在2個時鐘CLK週期下讓埠A和蟓二=驅動器26交替工作。 &替工作’埠A由經路：

569225

••應存取的記憶單元中的雷曰姻^ π •。干7L甲的冤晶體Ta，，一 "掛雇的位元線對（Bail , /Bail ) 對應於該電日日體Ta 虛你姑 a - μ / U ) ， (Bai2，/Bai2 ) ” 〜"斟人· 乃k摔開關1 6a 1 ，1 7a i"—"讀Ψ田次線對RDB"構成；埠B由經路.，，（ai 〇貝出用貢料辨TK” „ ^ ^ 早田、·、工路·應存取的記憶單元中的雷曰體Tb” 一 ’’對應於兮雪曰鰣Tk a , 丁 τ幻％晶、電日日體Tb的位元線對（Bbil， /Bbil )，（Bbi2，/Bbi2 ) ” ” 斜庫於兮仿分給選擇開關16bi，l7bi"—丨丨古賣巾於該位凡線對的列 01 11貝出用資料線對RDBn構成。 —效果~ 批έ '、的。貝出放大器2 5及寫入驅動器2 6，故ρ ; :琿A及埠B分設讀出放大器及寫入驅相口比路的平面佈置面積變小了。 I心况相 25的：m!從記憶單元讀出的資料轉送到讀出放大哭入料線對_、將從寫入驅動器26寫入的寫° Ά ；'送給圮憶單元的寫入專用資料線對WDB，故對1賫 ;、、各對RDB僅進行讀出用控帝j，對資料線對議僅進行 =制就行了。因& ’和^對資料線對進行讀出用控寫制和寫入用控制這兩個控制的那種情況相比，這’ 控制資料線對RDB，WDB，也較容易進行時刻設計。較谷易 (變形例）需提一下，以上說明的是同步型卯龍的情況，當用同步型DRAM來代替同步型DRAM時，也能收到同樣的效果。還有’以上使用的是一對方式的資料對1?£^，WDB，不僅如此，也可用單一方式的資料線來代替它，而且若採用

第32頁 569225 五、發明說明（29) 單一方式，就不用考慮資料線的預充電問題了，而可進行速度更高的設計。 (第2個實施例） — DRAM的整體結構― 圖4為一方塊圖’顯不本發明第2個貫施例所關係之 DRAM的整體結構。圖4所示的DRAM為同步於時鐘clk工作的同步DRAM。該DRAM包括：記憶單元矩陣MAai，MAbi ( i = 1〜η ;n為正整數）、傳感放大器矩陣SAai，SAbi (i二1 〜η ; η為正整數）、行解碼器1 Oa，1 Ob、列解碼器j la，

1 lb、字元線驅動器WDai，WDbi ( i = 1〜η ; η為正整數）、列選擇電路CRai，CWai，CRbi，CWbi (i = 1 〜η ; n為正整數）、資料線對DBa，DBb，RDB，WDB、控制電路 23，40〜43、傳輸閘50〜53、資料線預充電電路2〇R， 2 0W、指令解碼器21、位址緩衝器2 2、週期分割器24、讀出放大器25、寫入驅動器26及輸出入緩衝器27。

記憶單元矩陣及傳感放大器矩陣，按（記憶單元矩陣 MAal ) —（傳感放大器矩陣SAal )—(記憶單元矩陣 MAbl)—(傳感放大器矩陣SAbl)—(記憶單元矩陣 MAa2 )—…這樣的順序佈置在列方向上。需提一下，為便於說明，圖4中僅顯示記憶單元矩陣MAai，MAbi，MAa ( i + 1 )及傳感放大器SAal，SAbi。字元線驅動器及列選擇電路也只顯示字元線驅動器WDai，WDbi、列選擇電路CRai， CWai ， CRbi ， CWbi ° 傳感放大器矩陣SAai，包括：傳感放大器12ai，

第33頁 569225 五、發明說明（30) 列選擇開關44ai l，3ai、位元線預充電電路18ai，丨9ai 47ai。列選擇開關44ai，45ai，係響應於來自列選擇電路 CRai的列選擇號Rail ’Rai2將位元線對（Bail， /Bai 1 ) ，（ Bai 2，/Bai 2 )和資料線對DBa連接/不連接起來。列選擇開關4 6 a i，4 7 a i，係響應於來自列選擇電路 CWai的列選擇信號Wail，Wai2將位元線對（Bail， /Bail ) ，（Bai2，/Bai2 )和資料線對DBa連接/不連接起來。傳感放大器矩陣SAbi，包括：傳感放大器12bi， 1 3 b i、位元線預充電電路1 8 b i，1 9 b i、列選擇開關4 4 b i〜 47bi。列選擇開關4 4 b i，4 5 b i，係響應於來自列選擇電路 CRbi的列選擇信號Rbi 1，Rbi 2將位元線對（Bbi 1， /Bbil ) ，（Bbi2，/Bbi2 )和資料線對DBb連接/不連接起來。列選擇開關4 6 b i，4 7 b i，係響應於來自列選擇電路 cwbi的列選擇信號Wbil，Wbi2將位元線對（Bbil， /Bbil ) ，（Bbi2，/Bbi2 )和資料線對DBb連接/不連接起來。控制電路4 0〜4 3，係響應於來自指令解碼器21的指令信號CMD及來自週期分割器24的列位址信號CADa，CADb輸出切換信號SW40〜SW43。具體而言，當指令信號CMD表

第34頁 569225 發明說明（31) 未"讀出”時，控制電路40，係響應於列位址信號CADa的切換輪出所定期間（時鐘CLK 一個週期以内的期間）激活的切換信號SW40，在此期間以外，控制電路4〇輸出非激活的切換“號SW40，當指令信號CMD表示"讀出，，時，控制電路 41，係響應於列位址信號CADb的切換輸出所定期間（時鐘 CLK 一個週期以内的期間）激活的切換信號，41，在此期間以外’控制電路41輸出非激活的切換信號。當指令仏號CMD表示"寫入’’時，控制電路42，係響應於列位址信號CADa的切換輸出所定期間（時鐘CLK 一個週期以内的^ 間）激活的切換信號SW42，在此期間以外，控制電路42輸出非激活的切換信號SW42 ;當指令信號CMD表示π寫入時’控制電路43，係響應於列位址信號CADb的切換輸出所定期間（時鐘CLK 一個週期以内的期間）激活的切換信號SW43，在此期間以外，控制電路43輸出非激活的切信號SW43。 ' 傳輸閘50，係響應於來自控制電路4〇的激活的切換信號SW40把資料線對DBa和資料線對RDB連接起來，係響應於非激活的切換信號SW4〇不把資料線對DBa和資料線對連接起來；傳輸閘51，係響應於來自控制電路4丨的激活的切換信號SW41把資料線對DBb和資料線對RDB連接起來，係響應於非激活的切換信號SW41不把資料線對DBb和資料線對曰 RDB連接起來；傳輸閘52，係響應於來自控制電路“的激活的切換馆^SW42把資料線對DBa和資料線對wdb連接起來，係響應於非激活的切換信號^42不把資料線對和

第35頁 569225 五，、發明說明（32) 資料線對WDB連接起來；傳輸閘53，係響應於來自控制電路43的激活的切換信號SW43把資料線對DBb和資料線對WDB 連接起來，係響應於非激活的切換信號SW43不把資料線對 DBb和資料線對WDB連接起來。資料對DBa，DBb被佈線在記憶單元矩陣MAai，MAbi 上；資料線對RDB，WDB被佈線在周邊電路上。一讀出操作一下面，參看圖5，說明按上述構成的])RAM的讀出操作 (READ ) 〇首先，在時刻A，讀出指令（READ )被傳給指令解碼器21 ’對應於應存取的記憶單元（這裡為MCai 1 )的位址被送到位址緩衝器2 2中。指令解碼器21在時鐘clk的上昇時刻將讀出指令取進來，輸出表示”讀出”的指令信號 CMD。位址緩衝器22在時鐘CLK的上昇時刻將位址取進來，將對應於記憶單元MCai 1的行位址信號RAd及列位址信號 CAD輸出。週期分割器24響應於此，將對應於記憶單元 MCail的行位址信號RADa送到行解碼器1〇a中，將列位址信號CADa送到列解碼器11 a中。行解碼器丨〇元MCai i的行位址信號RADai送到字元線驅動器YDa; 解碼器11 a將對應於記憶單元MCai i的列位址信號CADai送到列選擇電路CRai，CWai中。字元線^丨丨由字元線驅動器 WDy激活。於是，記憶單元MCaU中的電晶體Ta導通，資料就被從記憶單元MCail讀到位元線Bail上。傳感放大器激活信號SEa被激活，位元線對（Bail，/BaU )的電位

第36頁 569225 五、發明說明（33) 差就由傳感放大器12ai放大。另一方面，在從時刻A到時刻B這一期間内，激活的預充電信號EQb被送到位元線預充電電路18ai，19bi中，位元線對（Bbil，/Bbil) ，（Bbi2，/Bbi2)被預充電。接著，在時刻B，對應於記憶單元MCai 1的列選擇信號 Rail由列選擇電路CRai激活，列選擇開關44ai就接通。這樣，位元線對（Bail，/Bail )就和資料線對DBa連起來了。還有，激活的切換信號SW40被傳給傳輸閘50，資料線對DBa和資料線對RDB就被連接起來了。還有，激活的允許信號RE被送到讀出放大器25中。就這樣，位元線對 (Bai 1，/Bai 1 )的電位差就被轉送給資料線對1)]^， RDB ’且由讀出放大器2 5放大後又被送到輸出入緩衝器2 7 中。電位差被轉送到輸出入緩衝器2 7後，切換信號SW4 0不被激活’為料線對DBa和資料線對rdb不被連接起來，資料線對R D B被預充電。還有，允許信號r jg、列選擇信號r &丄1 及傳感放大器激活#號SEa不被激活。接著，激活的預充電信號EQa被送給位元線預充電電路18ai，丨仏丨，對（Bai!，/Bail) ，（Bai2，/Bai2)被預充電。、另一方面，在時刻6，預充電信號EQb不被激活，位元線預充電電路18bi，19bi結束對位元線對（ΒΜ1， /BbU ) 、’ Ubi2，/Bbi2 )的預充電。然後，讀出指令 UEAf )被送到指令解碼器21中，對應於應存取的記憶單元&裡為MCb 11 )的位址被送到位址緩衝器22中。指令解碼器21在時鐘CLK的上昇時刻將讀出指令取進來，將表

569225 五、發明說明（34) 不’’讀出”的指令信號CMD輸出。位址缓衝器22在時鐘cLk的上昇時刻將位址取進來，將對應於記憶單元MCb丨1的行位址信號RAD及列位址信號CAD輸出。週期分割器24響應於此’將對應於§己憶單元M C b i 1的行位址信號R a D b送到行解碼器1 Ob中，將列位址信號cADb送到列解碼器11 b中。行解碼器1 Ob將對應於記憶單元MCbi 1的行位址信號RADbi送到字元線驅動器WDbi中。列解碼器11 b將對應於記憶單元 MCbil的列位址信號CADbi送給列選擇電路CRbi，CWbi中。字元線Wbi 1由字元線驅動器WDbi激活。於是，記憶單元 MCbil中的電晶體Tb導通，資料被從記憶單元MCbil讀到位元線Bbil上。傳感放大器激活信號SEb被激活，位元線對 (Bbil，/Bbil)的電位差就由傳感放大器i2bi放大。接著，在時刻C，從記憶單元MCai 1讀出的資料DQ1由輪出入緩衝器2 7輸給外部。再就是，資料線預充電電路20R被激活，到時刻])這一段時間，資料線對DBa被預充電。還有，對應於記憶單元MCbi 1的列選擇信號Rbi 1由列選擇電路CRbi激活，列選擇開關44bi就接通。這樣，位元線對（Bbil，/Bbil )就和資料線對DBb連起來了。還有，激活的切換信號SW41被傳給傳輸閘51，資料線對])Bb 和資料線對RDB就被連接起來了。還有，激活的允許信號 RE被送到讀出放大器25中。就這樣，位元線對（Bbil， /Bbil )的電位差就被轉送給資料線對DBb，RDB，且由讀出放大器25放大後又被送到輸出入緩衝器27中。電位差被

第38頁 569225 五、發明說明（35) 轉送到輸出入緩衝器27後，切換信號SW41不被激活，資料線對DBb和資料線對RDB不被連接起來，資料線對rdb被預充電。還有，允許信號RE、列選擇信號Rbil及傳感放大器激活信號SEb不被激活。接著，激活的預充電信號EQb被送給位元線預充電電路1 8 b i，1 9b i，位元線對（Bb i 1， /Bbi 1 ) ，（Bbi2，/Bbi2 )被預充電。另一方面，在時刻C，預充電信號EQa不被激活，位元線預充電電路18ai，19ai結束對位元線對（Bail， /Bail ) ，（Bai2，/Bai2 )的預充電。然後，讀出指令

(READ )被送到指令解碼器2 1，對應於應存取的記憶單元 (這裡為MCai 1 )的位址被送到位址緩衝器22中。指令解碼器21在時鐘CLK的上昇時刻將讀出指令取進來，將表示讀出π的指令信號CMD輸出。位址緩衝器22在時鐘CLK的上昇時刻將位址取進來，將對應於記憶單元MCai 1的行位址信號RAD及列位址信號CAD輸出。週期分割器24響應於此’將對應於憶早元M C a i 1的行位址信號R A D a送到行解碼器1 0a中，將列位址信號CADa送到列解碼器11 a中。行解碼器1 Oa將對應於記憶單元MCai 1的行位址信號RADai送到字元線驅動器Dai中。列解碼器11 a將對應於記憶單元 MCai 1的列位址信號CADai送給列選擇電路CRai，cWai。字元線W a i 1由字元線驅動器f ]) a i激活。於是，記憶單元 MCail中的電晶體Ta導通，資料被從記憶單元MCaU讀到位元線Bail上。傳感放大器激活信號SEa被激活，位元線對 (Bail，/Bail )的電位差就由傳感放大器12ai放大。

第39頁 569225 五、發明說明（36) 接著，在時刻D，從記憶單元MCbil讀出的資料DQ2由輸出入緩衝器2 7輸給外部。再就是，資料線預充電電路20W被激活，到時刻E這一段時間，資料線對DBb被預充電。再就是，對應於記憶單元MCai 1的列選擇信號Rail由列選擇電路C R a i激活’列選擇開關4 4 a i就接通。這樣，位元線對（Bai 1，/Bai 1 )就和資料線對DBa連起來了。還有，激活的切換信號SW40被傳給傳輸閘50，資料線對DBa 和資料線對RDB就被連接起來了。還有，激活的允許信號 RE被送到讀出放大器2 5。就這樣，位元線對（βa i 1， /Bai 1 )的電位差就被轉送給資料線對⑽^，RDb，且由讀出放大器25放大後又被送到輸出入缓衝器27中。電位差被轉送到輸出入緩衝器2 7後，切換信號SW 4 0不被激活，資料線對DBa和資料線對RDB不被連接起來，資料線對rdb被預充電。還有，允許信號RE、列選擇信號Raii及傳感放大器激活彳s號SEa不被激活。接著，激活的預充電信號EQa被送給位元線預充電電路18ai，19ai，位元線對（Bail， /Bail ) ，（Bai2，/Bai2 )被預充電。在時刻E，從記憶單元MCail讀出的資料DQ3由輸出入履衝器27輸給外部。再就是，資料線預充電電路2〇R被激活，資料線對DBa被預充電。如上所述，圖4所示的DRAM，在2個時鐘CLK週期下讓埠A和埠B交替著工作，埠a由經路：”應存取的記憶單元中的電晶體Ta” 一 ”對應於該電晶體。的位元線對（Bail，

第40頁 569225 五、發明說明（37)

(Ί ’.《/Bai2 ” 一"對應於該位元線對的列广擇開關14ai，15ai —"資料線對DBa"構成；埠B由經路. "應存取的記憶單元中的電晶體Tb"―"對應於該電 · 的位元線對（Bbii，/Bbil) ，（ΒΜ2 ’ /Bbi2)”〜 = 應於該位元線對的列選擇開關14bi，15bi"—"資料對職"構成。轉送給資料線對DBa，DBb的資料再由傳輪閘 50，51在每一個時鐘CLK週期下交替著轉送給資料線對 RDB。轉送給資料線對RDB的資料又由讀出放大奶在工個時鐘CLK週期下放大且被輸給輸出入緩衝器27。輸出入衝器27在1個時鐘CLK週期下將來自讀出放大器25 給外部。貝丁叶翰。需提一下，以上對讀出操作進行了詳細的說明，寫入操作也是-樣的。在寫入操作下，輸出入緩衝、個時鐘CLK週期下將來自外部的資料轉送給寫入驅動器26，寫入驅動器26將來自輸出入緩衝器27的資料放大，並在工個％鐘CLK週期下將它轉送給資料線對WDB。轉送給資對W+DB的資料再由傳輸閘52，53在每一個時鐘CLK週期下交替著轉送給育料線對DBa，DBb。在2個時鐘CLK週期下讓埠 A和埠B交替著工作，埠A由經路：，’應存取的記憶單元中電晶體Ta” 對應於該電晶體。的位元線對（BaU， /Bail )’ （Bai2，/Bai 2 )，，一，’對應於該位元線對的選擇開關l6ai，nai” — ·’資料線對DBa"構成；埠6由經路： π應存取的記憶單元中的電晶體孙”一，，對應於該電晶體几· 的位元線對（Bbil，/Bbil) ，（Bbi2，/Bbi2)”〜,，對

第41頁 569225 五、發明說明（38) 應於該位元線對的列選擇開關丨6b i，1 7b i ” "資料線對 D B bπ構成。一效果一如上所述’對本發明的第2個實施例所關係之DRAM來說’因其中設了傳輸閘50〜53和控制電路40〜43，故無需分別給埠A和B設讀出放大器和寫入驅動器。換句話說，給璋A及埠B設共用的讀出放大器25及寫入驅動器26即可。因此’和對埠A及埠B分設讀出放大器及寫入驅動器的那種情況相比，電路的佈置面積變小了。還有，資料線對DBa，DBb上的資料轉送和預充電在2 1時鐘CLK週期下進行。於是，當資料線對DBb被預充電時，就在資料線對DBa和資料線對RDB，WDB之間進行資料 $送，而當資料線對DBa被預充電時，就在資料線對DBb和資料線對RDB，WDB之間進行資料轉送。因此，表面上就看不到資料線對DBa，DBb的預充電。還有’因在時鐘C L K的2倍週期下，進行佈置在記憶單元上負荷較重的資料線對DBa，DBb上的資料轉送和預& 電，而在時鐘CLK的1個週期下，進行佈置在周邊電路上負荷較輕的資料線對RDB，WDB上的資料轉送和預充電，故和圖1所示的DRAM相比，能實現讓資料轉送具有容限的設計。 (第3個實施例） —整體結構一圖6為一方塊圖，顯不本發明的第3個實施例所關係之 569225 五、發明說明（39) DRAM的整體結構。圖6所示的DRAM包括：記憶單元MC61 〜MC68、字元線WL1，WL2、位元線BLle 〜BL4，/BL1 〜/BL4、傳感放大器S61〜S64、N通道型MOS電晶體T61 〜T6 8，T71〜T78、寫入驅動器60、列位址解碼器61、指令解碼器62、列選擇電路63，64、位元線預充電電路65、傳感放大驅動器66、資料線對（j)L，/DL)、資料線預充電電路67 〇

將記憶單元MC61〜MC68佈置在行及列上，將字元線 WL1和WL2佈置在行上，字元線WL1對應於記憶單元MC61 〜MC64而設，字元線WL2對應於記憶單元MC65〜MC68而設。將位元線BL1〜BL4和/BL1〜/BL4 佈置在列上，位元線BL1〜BL4對應於記憶單元MC61〜MC64 而設，位元線/BL1〜/BL4對應於記憶單元MC65〜MC68而設。

N通道型MOS電晶體T61〜T64被接在資料線DL和N通道型MOS電晶體T71〜T74之間，其閘極接收資料線DL的電壓。N通道型MOS電晶體T71〜T74，係被接在N通道型MOS電晶體T61〜T64和位元線BL1〜BL4之間，並係響應於來自列選擇電路64的列選擇信號WS1〜WS4而導通/截止。 N通道型MOS電晶體T65〜T68被接在資料線/DL和N通道型MOS電晶體T75〜T78之間，其閘極接收資料線/DL的電壓。N通道型MOS電晶體T75〜T78被接在N通道型MOS電晶體T65〜T68和位元線/bli〜 /BL4之間，並係響應於來自列選擇電路63的列選擇信號WS5〜WS8而導通/截止。

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列位址解碼器6 1，係響應於列位 C2輸出。指令解碼器62，係響應於寫激活的允許信號WE輸出。 "、… 址將列位址信號Cl 入指令（WRITE )將列選擇電路63，係響應於* & &人々 ^ ^ ^ μ、來自私々解碼器62的激活的 m號we而激活，且將列選擇信號WS5〜自列位址解碼器61的列位址信號C2的列選擇信號^於未列選擇電路64，係響應於來自指令解碼器62的激活允許信號WE而激活，且將列選擇信號川〜ffS4中對應於自列位址解碼器61的列位址信號C2的列選擇信號激活。

寫入驅動器60包括··與電路AD61，AD62、三態緩衝器 B61/ B62。與電路AD61輸出寫入資料DIN與來自列位址解" 碼器61的列位址信號ci的邏輯積；與電路AD62輸出寫入資料的反轉資料/DIN和來自列位址解碼器6丨的列位址信號 C1的邏輯積。三態緩衝器B61，B62，係響應於來自指°令"解碼器62的允許信號WE而激活，且係響應於與電路AD61， AD62的輸出驅動資料線DL，/dl。

資料線預充電電路67，係響應於預充電信號PR1來將資料線對（DL，/DL )預充電到接地電壓位準；位元線預充電電路65，係響應於預充電信號PR2將位元線BL1 〜BL4，/BL1〜/BL4預充電到1/2VDD位準（VDD為電源電壓）。傳感放大驅動器66，係響應於傳感放大激活信號 (未示）將傳感放大器S61〜S64激活，傳感放大器S61 〜S64將位元線對（bli，/BL1 )〜BL4，/BL4 )的電位差放大。

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一寫入知作一、其次’對按上述構成的DRAM的寫入操作進行說明。且运裡說明的是將高位準資料寫到記憶單元MC6丨中的情況。首先’為料線對（DL，/DL )被預充電到接地電壓 (vss )位準，位元線對（BL1，/BU )〜（BL4， /BL4)被預充電到i/2VDD位準，寫入指令（WRITE)被輸到指令解碼器62中。指令解碼器62，係響應於寫入指令來將，活的允許信號龍輸出。對應於資料該被寫到其中的記憶單元MC61的字元線Wu被激活，對應於資料該被寫到其中的記憶單元MC6 1的列位址信號被傳給列位址解碼器 61。列位址解碼器6 1，係響應於該列位址信號將激活的列位址信號ci輸給與電路AD61，AD62。列位址解碼器61，係將對應於應該存取的記憶單元的列位址信號。輸給列選擇電路63，64。寫入資料DIN被傳給與電路AD61，ad62，與電路 AD61 ’ AD62中有一個的輸出係響應於寫入資料MN的值被激活、。這裡，假設與電路AD61的輸出被激活。資料線儿由接收被激活的那一輸出的三態缓衝器b61激活。這樣，資料線DL的電壓就升到電源電壓（VDD )位準。另一條資料線/DL仍維持著接地電壓位準不變。、資料線DL升到電源電壓（VD1))位準以後，N通道型 MOS電晶體T61〜T64就導通。列選擇電路63，64，係響應，來自列位址解碼器6 1的列位址信號C2將對應於對應於應違存取的兄憶單元的位元線對的列選擇信號界§1〜WS4，

第45頁 569225 五、發明說明（42) WS5〜WS8激活。這裡，假設列選擇信號WS1，WS5被激活。這樣，N通道型MOS電晶體T71，T75就導通了。被預充電到 1 /2VDD位準的位元線BU的位準就下降了，下降量為n通道型MOS電晶體T61，Τ71的閾值電壓vtn，最終成為（VDD -Vtn )。另一方面，因N通道型MOS電晶體T65截止，故位元線/BL1的電位仍維持在1 /2VDD上不變。之後，傳感放大器S6 1由傳感放大驅動器6 6激活，位元線對（BL1，/BL1 )的電位差就被放大，記憶單元MC61 中就被寫入高位準資料。一效果一如上所述，在本發明的第3個實施例所關係iDRAM 中’寫^驅動器60，係響應於寫入資料DIN和對應於應該寫入該資料的記憶單元的那一列位址信號c丨，將資料線 DL二/DL中之一激活。由資料線DL，/DL的電壓控制用以自資料線DL，/DL把該資料寫到位元線BU〜BL4，/BU 〜/BL4的N通道型MOS電晶體T61〜T68的導通/截止。因此，無需在列方向上佈置用以控制N通道sM〇s電晶體τ6ΐ 〜T68導通/截止的信號線。從而可大大地減小佈線層的平面佈置面積。不僅如此，還可佈置電源佈線來代替佈置用以控制N 通道型M0S電晶體T61〜T68導通/截止的信號線。因此，不僅可強化電源，還可提高對資料線對DL，/儿的屏蔽效果。 (變形例）

569225 五、發明說明（43) 需提一下，用P通道型MOS電晶體代替N通道型MOS電晶體Tf1〜T68，也能得到同樣的效果。只不過是，這時不是把2料線對（DL，/DL )預充電到接地電壓位準，而是要 t預充電到電源電壓位準。斗也可用CMOS電晶體代替N通道型MOS電晶體T61〜T68，此，既能向高電壓側寫入資料，也能向低電壓侧寫入 ^料’故可更進一步地強化寫入位準。也可將資料線DL的電壓加給n通道型M0S電晶體T65 〜T68的閘極，將資料線/DL的電壓加給N通道型M0S電晶 f Τ61〜Τ64。這樣，對位元線的寫入位準就不會比電源電壓低電晶體的閾值電壓這一部分了。在用p通道型j|〇s電晶體、CMOS電晶體代替N通道型m〇S電晶體T61〜T68的情況下’這一效果也是不變的。本實施例中的技術能被用到圖i及圖4所示的DRAM上。 (第4個實施例）一整體結構一圖7為一方塊圖，顯示本發明的第4個實施例所關係之 DRAM的整體結構。圖7所示的DRAM和圖6所示的DRAM的不同 =處如下。詳細而言，圖7所示的DRAM中，未設圖6所示的 ^料線預充電電路67 ;寫入驅動器6〇不包括圖6所示的三態緩衝器B61，B62 ;N通道型M0S電晶體T61〜T68被接在接收接地電壓的接地節點和N通道型M〇s電晶體Τ7ι〜T78之間，還包括控制電路68 ;控制電路68，係響應於來自指令解碼器6 2的允許信號而激活，且係響應於來自列位址解

第47頁 569225 五、發明說明（44) 碼器61的列位址信號C1將激活的信號傳給與電路AD61， AD62的輸入；與電路AD61輸出寫入資料DIN與來自控制電路68的#號的邏輯積；與電路AD62輸出寫入資料的反轉資料/DIN與來自控制電路68的信號的邏輯積。除上述幾點不同以外，其它地方都和圖6所示的DRAM 一樣。一寫入操作一其次’對按上述構成的DRAM的寫入操作進行說明。且這裡說明的是將低位準資料寫到記憶單元MC6丨中的情況。寫入指令（WRITE )被輸到指令解碼器6 2中。指令解碼器62，係響應於寫入指令來將激活的允許信號WE輸出。對應於應該寫入資料的記憶單元MC61的字元線wu被激活，對應於資料該被寫到其中的記憶單元MC6丨的列位址信號被傳給列位址解碼器61。列位址解碼器61，係響應於該列位址信號將激活的列位址信號C1輸給控制電路68。控制電路68響應於此，將激活的信號輸給與電路的輸入。列位址解碼器61將對應於應該存取的記憶單元的列位址信號C2輸給列選擇電路63 ,64。寫入資料DIN被傳給與電路AD61，AD62，與電路 AD61，AD62中有一個的輸出係響應於寫入資料DIN的值被激活。換句話說，資料線DL，，讪中有一條被激活。這 ^，假设與電路AD61的輸出即資料線讪被激活。被激活的貧料線DL被升壓到電源電壓（VDD )位準。資料線DL升到電源電壓（VDD )位準以後，N通道型 MOS電晶體T61〜T64就隨著導通。列選擇電路63，64，係

569225 五、發明說明（45) --- 響應於來自列位址解碼器61的列位址信號C2將對應於對應於應該存取的記憶單元的位元線對的列選擇信號工〜WS4，WS5〜WS8激活。這裡，假設列選擇信號WS1，WS5 被激活。這樣，N通道型MOS電晶體ni就導通，位元線BU 就成為接地電壓位準。另一方面，因N通道型M〇s電晶體丁65截止，故位元線/BL1的電位仍維持在1/2VDD上不變。之後’傳感放大器S 6 1由傳感放大驅動器6 6激活，位元線對（BL1，/BL1 )的電位差被放大，低位準資料就被寫到記憶單元MC61中。一效果一如上所述，在本發明的第4個實施例所關係之DRAM 中’使用資料線DL，/DL僅來作控制N通道型M0S電晶體 T61〜T68導通/截止的信號線，故除了能得到圖6所示的 DRAM所帶來的效果外，還能得到以下效果。換句話說，和圖6所示的DRAM相比，更容易對電路進行平面佈置，面積會更小。還因不必設將資料線DL，/DL預充電的電路，故電路的平面佈置面積及功耗都會減小。 (變形例）可用P通道型M0S電晶體或者CMOS電晶體代替N通道型 M0S電晶體T61〜T68。本實施例中的技術能被用到圖1及圖4所示的DRAM上。 (第5個實施例）

第49頁 569225 五、發明說明（46) 在第3及第4個實施例中，寫入是通過把位元線對中之一拉上或者拉下來進行的。在第5個實施例中，對在進疒這樣的寫入操作時有效的技術進行說明。下面，參考圖1 及圖8進行說明。這裡以將高位準資料寫到低位準資料°已寫到記憶單元MC65中的情況為例進行說明。、^ 寫入指令（WRIΤΕ )被輸到指令解碼器6 2中，指令碼器62，係響應於寫入指令來將激活的允許信號肫輪7出，對應於應該寫入資料的記憶單元MC65的列位址信號被傳仏列位址解碼器61。列位址解碼器61，係響應於該列位址;^ 唬將激活的列位址信號C1輸給控制電路68。控制電路68 ^ 應於此，將激活的信號輸給與電路AD61，AD62的輸入也址解碼器61將對應於對應於記憶單元MC65的位元線對 (BL1，/BL1 )的列位址信號C2輸給列選擇電路63，64。對應於兄憶單元MC65的字元線WL2被激活，低位準資料被從記憶單元MC65讀到位元線/bli上。這樣，已預充電到1 / 2 V D D位準的位元線/ β l 1的電位就下降。高位準寫入資料DIN被傳給與電路AD61，aD62，與電路AD6 1的輸出據此而被激活，資料線讪就升壓到電源電壓 (VDD )位準。資料線儿升到電源電壓（VDD )位準以後， N通道型MOS電晶體T61〜T64就隨著導通。列選擇電路64， 63，係響應於來自列位址解碼器61的列位址信號C2激活列選擇信號WS1，ffS5。於是，N通道型M0S電晶體T71，T75就導通。結果，已預充電到1/2VDD位準的位元線BU被拉下且拉到接地電壓位準。 569225 五、發明說明（47) 位元線BL1被拉到接地電壓位準以後，就在規定期間内將預充電信號PR2激活。位元線BL1，/BL1就被升壓。位元線/BL1升壓到1 /2VDD位準附近，位元線BL1比接地電壓位準稍微有點上昇。之後’預充電信號PR2不被激活，於是，位元線BL1再次被拉到接地電壓位準，位元線/BL1仍維持在1/2 VDD位準上。之後’傳感放大器激活信號被激活，傳感放大器S 6 1 由此而被激活，位元線對（BL1，/BU )的電位差被放大’高位準資料就寫到記憶單元MC65中了。如上所述，在把位元線對中之一拉下（或者拉上）而進行寫入這樣的方式下，寫入容限就會因從記憶單元讀出的資料而變小。隨著電源電壓變低，位元線和記憶單元間的電谷比變小，這一現象就不可忽視了。 , 然，’在第5個實施例所關係之寫入方式下，將資料從記憶單元讀出的資料線對一度被升壓到預充電位準、，故至 > 確保了讀出操作下位元線間的電位差，以能夠在充分大的容限下進行寫入操作。 (第6個實施例） — DRAM的整體結構— 夕AM圖^ ^碰方塊圖’顯示本發明的第6個實施例所關係次、-結構。圖9所示的DRAM包括：記憶塊ΒΚ0， BK1、負料線對（DL〇，/_) u 線WLa，WLb、歹#摆始rcT π ；子兀歹J &擇線CSLO，CSL1、讀出放大器RAO，

569225 五、發明說明（48) ^〜 RA1、傳輸閘TGI，TG2、輸出緩衝器90〜92、資料輪 DOUTO ， DOUT1 ， PDOUT 。 ^ 每一個記憶塊ΒΚ0，BK1包括：多個設在行及列上的“ 憶單元（圖9中示出MCa及MCb作代表）、多條設在行上的5己字元線（圖9中示出WLa及WLb作代表）、多條設在列上的位元線對（圖9中示出（BLa，BLb)作代表^、將位元線對（BLa，BLb )的電位差放大的傳感放大器SA、列選擇 CSG。列選擇門CSG對應於位元線對BLa及BLb而設，且接在所對應的位元線對（B L a，B L b )和資料線對（j) l 〇， /DL0 ) ，（DL1，/DL1 )之間。子元線W L a ’ W L b縱斷記憶塊B K 0，B K1，列選擇線 CSL0，CSL1，係響應於列位址信號讓所對應的列選擇門 CSG接通/切斷。讀出放大器RA0包括：主放大器ΜΑ0和三態緩衝器 ΤΒ0。主放大器ΜΑ0，係響應於激活的允許信號]^〇而激活，來放大資料線對（DL0，/DL0 )上的信號。當允許信號R E 0為激活狀態時’三態缓衝器τ β 〇就響應於主放大器 ΜΑ〇的輸出驅動輸出節點Ν0 ;當允許信號re〇為非激活狀態時’三態緩衝器ΤΒ0使輸出節點N0為高阻抗狀態。具體而 θ ’當允許信號RE0為激活狀態且由主放大器mao放大了的資料線對（DL0，/DL0 )的信號位準為（h，L )位準時，三態緩衝器ΤΒ0就將輸出節點N0驅動到高位準（電源電壓 VDD位準）。另一方面，當允許信號RE〇為激活狀態且由主放大器ΜΑ0放大了的資料線對（DL0，/DL0 )的信號位準

第52頁 569225 五、發明說明（49) 為（L，H)位準時，三態緩衝器TB0就將輪出節點㈣驅動到低位準（接地電壓VSS位準）。吞貝出放大IgRAl包括：主放大器MA1和三態緩衝器 TB1。主放大器MA1，係響應於激活的允許信號RE1而激活來放大資料線對（DL1，/DL1 )上的信號。當允許信號 RE1為激活狀態時，三態緩衝器Τβ1就響應於主放大器的輸出驅動輸出節點N1 ;當允許信號REi為非激活狀態時’，悲緩衝器TB1使輸出節點n 1為高阻抗狀態。具體而口 ’ s允許#號RE1為激活狀態且由主放大器MA1放大了的資=線對（DL1，/DL1 )的信號位準為（H，L)位準時，二態緩衝器TB1就將輸出節點N丨驅動到高位準（電源電壓 VDD位準）。另一方面，當允許信號RE1為激活狀態且由主 ft器MA1放大了的資料線對（DU，/DU )的信號位準為（L，H)位準時，三態缓衝器Τβ1就將輸出節點π驅動到低位準（接地電壓vss位準）。傳輸閘TG2接在三態緩衝器TB0的輸出節點N〇和三態緩通/截止。當讀出資料的位元寬為丨位元時，給出激=的位元寬選擇信號BWS。傳輸閘TG2係響應於激活二兀見選擇信號BWS而接通。當讀出資料的位元寬為2位施ΐ出Λ是非激活的位元寬選擇信號BWS。傳輸閘TG2 係θ應於非激活的位元寬選擇信號Bws而截止。 7出緩衝器9〇包括：鎖存電路L9〇和反相器鎖子 L90鎖存住二恶緩衝器ΤΒΟ的輸出節點no的電壓位準

第53頁 569225 五、發明說明（50) 並將它輸給反相器IV90。反相器IV9〇將來自鎖存電路19() 的輸出反轉並將它傳給資料輸出端D〇UT()。輸出緩衝器91包括··鎖存電路L91和反相器iV91。鎖子電路L91鎖存三態緩衝器Τβ1的輸出節點N1的電壓位準並 $它輸給反相器IV91。反相器IV91將來自鎖存電路191的輸出反轉並將它傳給資料輸出端D〇un。傳輸閘TG1接在三態緩衝器Τβ〇的輸出節點㈣和節％N2 之間、，且係響應於測試模式信號以”而接通/截止。當為測試^式時，給出的是激活的測試模式信號TEST。剧閘TG1係響應於激活的測試模式信號以^而接通， ”··占Nj)和玲點N2就連接起來了。當DRAM為通常模式時，給出，疋非激活的測試模式信號TEST。傳輸閘TG1係響應於非 =的測試模式信#uTEST而截Α，節點㈣和節點非連接狀態。 & 輸出緩衝器92包括：鎖存電路L92和反相器1¥92。鎖 =電路L92鎖存節點N2的電塵位準並將它輸給反相器 ϋ二反相器1V92將來自鎖存電路1^92的輸出反轉並將它傳、、·口貝料輸出端PDOUT。一讀出操作一、其人對按上述構成的dram的讀出操作進行說明。$ 裡對通常模式和測試模式分開說明。订1月k (1 )通常模式時給出非激活的測試模式信號TEST後，傳輸閘TG1截。由位元寬選擇信號BWS選擇讀出資料的位元寬，這裡第54頁 569225 五、發明說明（51) - 選擇2位元或者1位元。下面，對讀出資料的位元寬為2位元的情況和為1位元的情況分開說明。 (Ο讀出資料的位元寬為2位元時給出非激活的位元寬選擇信號BWS後，傳輪閘TG2截止。由行解碼器（未示）選擇對應於行位址信號的字元線 (這裡為WLa );由列解碼器（未示）選擇對應於列位址 “號的列選擇線CSLO和CSL1。對應於列選擇線CSLO，CSL1 的列選擇門CSG因此而接通，記憶塊BK0，BK1内的位元線

對（BLa，BLb)就與資料線對（DLO，/DLO)及（DL1， /DL1 )連接起來了。從記憶塊BK〇，BK1内的記憶單元MCa 讀到位元線對（BLa，BLb )上的資料就被轉送到資料線對 (DLO，/DLO )及（DL1，/DL1 )上。激活的允許信號REO及RE1傳給讀出放大器RAO及RA1 後，讀出放大器RAO及RA1就被激活，讀到資料線對 (DLO，/DLO ) ，（DL1，/DL1 )上的資料便由主放大器

MAO及MA1放大。三態緩衝器TB0及TB1便響應於由主放大器 MAO及MA1放大了的資料而將輸出節點N0及旧驅動到高位準或者低位準，由三態緩衝器TB0及TB1驅動的節點NO及N1的電壓被鎖存電路L90及L91鎖存，又被反相器IV90及IN91反轉’最後被作為2位元資料從資料輸出端DOUTO及D0UT1輸給外部。就這樣，在從主放大器MA0及MA1被激活到資料被輸出到資料輸出端DOUTO及D0UT1上這一段時間里，不在鎖存電路L90及L91中進行時刻調整就能高速地輸出資料。之後’允許信號RE0及RE1不被激活，三態緩衝器TB0及TB1和

第55頁 569225 •、發明說明（52) 輪出節點NO及N1就等價於非連接狀態（高阻抗狀態）。因此，可防止由鎖存電路L 9 0及L· 9 1保持的資料遭到破壞。而且，只要允許彳§號RE0及RE1不被激活，即使讀出操作指令被輸入，由鎖存電路L90及L91保持的資料也不會遭到破壞。 (b )讀出資料的位元寬為1位元時 ^給出激活的位元寬選擇信號BWS後，傳輸閘“？接通。由行解碼器（未示）選擇對應於行位址信號的字元線（這裡為WLa );由列解碼器（未示）選擇對應於列位址信號的列選擇線CSL0或者CSL1 (這裡設為CSL1 )。對應於列選擇線CSL1的列選擇門CSG因此而接通，記憶塊ΒΚ1^的位元線對（BLa，BLb )就與資料線對（DU，/DU )連接起來了。從記憶塊BK1内的記憶單元MCa讀到位元線對（BU， BLb )上的資料就被轉送到資料線對（DU，/Du )上。二上非激活的允許信號RE0傳給讀出放大器^〇，激活的允許信號RE1傳給讀出放大器^。主放大器MA〇及三態緩衝，TB0響應於非激活的允許信號RE〇而不被激活。三態緩衝 JITB0和輸出節點N0就等價於非連接狀態（高阻抗狀態）。另一方面，主放大器MA1及三態緩衝器TB1，係響應於激活的允許信號RE1而被激活，讀到資料線對（Du :心 /DL1 )上的資料也就由主放大器MA1放大。三態緩衝器 TB1，係響應於由主放大器MA1放大了的資料而將輸出節=點 N1，動到高位準或者低位準，由三態緩衝器Τβ1驅動的輸出節點N1的電壓通過傳輸閘TG2被轉送到輸出節點㈣^

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相ΐ=Γ:，鎖最存後 1 皮來作J鎖”.路L90鎖存的資料由反被輸出到資料輸出=二!：==^ =90中進行時刻調整就能高速地輸出資料。之後，^許皮’三態緩衝器ΤΗ和輸出節點Μ就等價於非運接狀恶（兩阻抗狀態）。需提一下，當讀出資料的位元寬為1位元時，未 3存電路L91被控制得它不能鎖存資料，這樣就能防止 ^存電路間的資料在將輸出節點㈣和輸出節點M連接起來時發生衝突。二上所述，讀出放大器RA〇及RA1，係響應於激活的允許化號RE0及RE1而被激活，並係響應於讀到資料線對 (DLO ./DL0 )及（DL1，/DL1 )上的資料驅動輸出節點 N0及N1 ;還係響應於非激活的允許信號RE〇及RE1而不被激活，使輸出節點N0和N1處於高阻抗狀態。這樣就沒有必要控制在後級鎖存電路L90和L91中鎖存及輸出資料的時刻了。主放大器ΜΑ0及MA1被激活後，就可馬上高速地將資料輸給資料輸出端DOUTO及D0UT1。、因不必控制韻存電路L 9 0及L 9 1的時刻，只要控制允許信號RE0及RE1的激活/非激活即可，故可使控制電路的平面佈置面積小一些。還因在鎖存電路L90的前級輸出節點㈣和鎖存電路L9 J 的後級輸出節點N1之間設了傳輸閘TG2 ,故即使在改變讀 1 1 國第57頁 569225 五、發明說明（54) '—^. 出資料的位元寬後再用該記憶體的情況下，也不用調存電路L90及L91的時刻。 ^ (2 )測試模式時 -給出激活的測試模式信號TEST後，傳輸閘TG1接通，傳也接通。測試資料被從記憶塊3〇或者ΒΠ内的記憶單元讀出，之後和通常模式一樣，又由對mOVDLO)或者（DL1，/DL1)。轉送給資二^ (DLO，/DLO )或者（DL1，/du )的測試資料，和通^ 模式一樣，再由讀出放大器RA〇或者RA1放大，之後被輪給輸出節點NO或者N1。輸給輸出節點N〇或者N1的測試資通過傳輸閘TG1 (及TG2 )而被轉送到節aN2上，由鎖存電路L92鎖存。由鎖存電路L92鎖存的測試資料又由反相器 IV92反轉，之後從測試資料輸出用資料輸出端pD〇UT w 出。因在圖9所示的DRAM中，在鎖存電路L92的前級節點N2 和^出節點NO之間設了傳輸閘TG1，故和利用開關等在輸出=將多個正常輸出電氣地捆起來作為丨個測試輸出而檢，1的情況相比，輸出緩衝器的負荷變小，也就可以和通常模式時一樣將信號傳給接收輸出資料的系統了。因在鎖存電路L92的前級節點N2和輸出節點N0之間設了傳輪閘TG1，也就不必對測試模式下所使用的鎖存電路 l、92、的時刻進行調整了。因此，主放大器ma〇或者Μ}被激活以後，就可馬上高速地將測試資料輸給資料輸出 PD0UT。 τ热』鳊

569225 五、發明說明（55) (第7個實施例）一 DRAM的整體結構一圖1 0為一方塊圖，顯示本發明的第7個實施例所關係之DRAM的整體結構。圖10所示的DRAM包括：記憶塊BKO， BK1、位元線對（DL0，/DL0 ) ，（（ DL1，/DL1 )、字元線WLa，WLb、列選擇線CSL0，CSL1、讀出放大器RA10， RA1 1、輸出緩衝器1 〇〇，1 1 〇、傳輸閘TG1 〇、資料輸出端 DOUTO ， DOUT1 〇 ^ 頃出放大器R A1 0和R A1 1，係響應於激活的允許信 RE10，RE11而激活，來放大資料線對（DL〇，/DL〇 (DL1 ’ /DL1 )上的信號。輸出緩衝器100和110，係響應於激活的允許信號 iRE11而激活，且用和位元寬選擇信號BWS相當的驅

Γ二 =讀二r 则，RAM f IiN10 "<ιέΝ11 ^Fal ^f ^ 缓衝器100，11°0的、出截Λ’節點N10，NU為輪出間的節點。當讀出^料4 ί Ϊ料輪出端D〇UT〇，D〇UT1之 ^ ΛΑ j. 、斗的位凡見為1位元時，於屮的日、紅 /的位元寬選擇信號BWS，傳 =、疋激時，給出的是非激活的位元貝；’：的位兀寬為2位元也就響應於非激活^擇仏號㈣3，傳輸閘TG10 1出選擇信咖而截止。别出戍衝器的内部結構〜

569225 五、發明說明（56) 圖11為一方塊圖’顯示圖10所示的輸出緩衝器100的内部結構。在圖11中，輸出緩衝器10 〇包括：三態緩衝器 ΊΓΒ101 牙口丁B102 ° 三態緩衝器TB101，包括·· ”與非”電路ND1(H、„或非,，電路NR101、P通道型MOS電晶體PT101、N通道型MOS電晶體 NT101。π與非π電路ND101輸出來自讀出放大器RA1〇的輸出信號和允許信號RE 1 0的'’與非π ; π或非"電路丨〇 1輸出允許信號RE10的反轉信號和來自讀出放大gRA1〇的輸出信號的π或非π。P通道型MOS電晶體PT101被接在電源節點和輸出節點Ν 1 0 1之間’且其閘極接收”與非，，電路仙丨〇 1的輸出。電源卽點接收電源電壓VDD°N通道型MOS電晶體ΝΤ101 被接在輸出節點N1 0 1和接地節點之間，且其閘極接收”或非’'電路NR1 01的輸出。接地節點接收接地電壓vss。輸出節點N1 0 1被接在圖1 〇所示的節點N丨〇上。當允許信號RE 1 0激活時，按上述構成的三態緩衝器 =1 01就響應於來自讀出放大器RA1〇的輸出信號驅動輸出節點N101 ;當允許信號RE1〇不激活時，它就使輸出節點 N1 0 1處於高阻抗狀態。三態緩衝器TB102，包括··，，與非，，電路〇1〇2、”或非,，、P通道型M〇S電晶體？1[102、N通道型M0S電晶體。與非"電路ND1 02輸出來自讀出放大器RA10的輸出 1吕唬、允許信號RE10及位元寬選擇信號Bffs的,，與非，，；，，或 ^ $路NR102輸出位元寬選擇信號Bfs的反轉信號、允許 k E10的反轉尨號及來自讀出放大器的輸出信號的 569225

”或非π 通道型MOS電晶體PT102被接在電源節點和輪節點N102之間，且其閘極接收，•與非h電路1^])1〇2的輸出。通道型M0S電晶體ΝΤ102被接在輸出節點^〇2和接地節點間，且其閘極接收，，或非"電路NR1〇2的輸出。輸出節點 N1 0 2被接在圖1 〇所示的節點n 1 〇上。當位元寬選擇信號BWS及允許信號RE10都激活時，按上述構成的三態緩衝器TB1 0 2就響應於來自讀出放大器 R A1 0的輸出信號驅動輸出節點n丨〇 2 ;當位元寬選擇信號 BWS及允許信號RE10中有一個不激活時，它就使輸出節； N1 0 2處於局阻抗狀態。需提一下，圖1 0所示的輸出緩衝器丨丨〇的内部結搆和圖1 1所示的輸出緩衝器1 〇〇的内部結構一樣。一讀出操作一。其次，參考圖10及圖丨i，說明按上述構成的⑽龍的讀出知作。該DRAM能響應於位元寬選擇信號BWS把讀出資料的位凡寬切換到2位元或者1位元。下面，分開說明讀出資料的位元寬為2位元時的情況和它為1位元時的情況。 (1 )讀出資料的位元寬為2位元時 ^出非激活的位元寬選擇信號BWS後，傳輸閘TG10截止。還有，輸出缓衝器1 〇〇，1 1 〇内的三態緩衝器TB丨〇 2不激活’輸出節點N102處於高阻抗狀態。 u由行解碼器（未示）選擇對應於行位址信號的字元線 f ^裡為WLa ):由列解碼器（未示）選擇對應於列位址仏被的列選擇線CSL〇 *CSL1。對應於列選擇線CSL〇 &CSL1

569225 五、發明說明（58) 的列選擇門C S G因此而接通，記憶塊B K 0及B K1内的位元線對（BLa，BLb )就與資料線對（DLO，/DLO )及（DL1， /DL1 )連接起來了。從記憶塊BKO及BK1内的記憶單元MCa 讀到位元線對（BLa，BLb )上的資料就被轉送到資料線對 (DLO，/DLO )及（DL1，/DL1 )上。

激活的允許信號RE10及RE1 1被傳給讀出放大器RA10， RA1 1及輸出緩衝器1 〇〇，1 1 〇。讀出放大器RA1 〇 &RA1 j，係響應於激活的允許信號RE 1 〇，RE 1 1而被激活，讀到資料線對（DLO，/DL0 )及（DL1，/DL1 )上的資料便由讀出放大器RA10及RA11放大。輸出緩衝器1 0 0，1 1 〇内的三態緩衝器TB丨〇 1，係響應於激活的允許信號RE 10及RE1 1而被激活，三態緩衝器 TB 1 0 2仍原樣不激活。輸出緩衝器丨〇〇及丨丨〇内的三態緩衝器TB101，係響應於來自讀出放大器RA1〇及^11内的輸出仏號來驅動輸出節點N1 〇 1。由輸出緩衝器丨〇〇及j丨〇内的三怨緩衝器TB1 0 1驅動的輸出節點N丨〇丨的電壓自資 DOUT0及D0Up被作為2位元資料輸給外部。、斗打出& (2 )讀出資料的位元寬為1位元時

、給出激活的位兀寬選择信號BWS後，傳輸閘TG10接通。由行解碼器（未示）選擇對應於行位址信號的字元 (1裡為WLa);由列解碼器（未示）選擇對應於列位; 信號的列選擇線CSL0或者CSL1 (這裡設為CSL〇)。對庫列選，線CSL0的列選擇門CSG因此而接通，記憶塊M〇内、本對（BU，BLb )就與資料線對（DLO，/DL0 )

第62頁 569225 五、發明說明（59) 起來了。從記憶塊BKO内的記憶單元MCa讀到位元線對 (BLa，BLb )上的資料就被轉送到資料線對（DLO，/dl〇 )上。激活的允許信號RE10給了讀出放大器RA10，非激活的允許信號RE11給了讀出放大器RA11。讀出放大器RA11及輪出緩衝器11 0，係響應於非激活的允許信號RE 11而不被激活，輸出缓衝器110内的三態缓衝器ΊΈ1 01及TB1 02的輸出節點N101及N102就成為高阻抗狀態。讀出放大器RA10，係響應於激活的允許信號RE 1 0而被激活，讀到資料線對 (DL0，/DL0)的資料由讀出放大IsRAlO放大。輸出緩衝器100内的三態緩衝器TB1 01及TB1 02，係響應於激活的允許信號RE 1 0而被激活。輸出緩衝器1 〇〇内的三態緩衝器 TB101及TB102，係響應於來自讀出放大器RA10的輸出信號驅動輸一出節點N1 0 1及N1 0 2。換句話說，節點n 1 〇由三態緩衝器TB1 01及TB1 02驅動。讀出資料的位元寬為1位元時，輸出緩衝器1 0 0，11 0的負荷比位元寬為2位元時的大。原因是位元寬為1位元時，節點N10及節點Nil間存在佈線、傳輸閘TG10等。於是’在該DRAM中，在讀出資料的位元會為i位元時，讓三態緩衝器TB1Q1及觀2都//，這時的輸出緩衝器100，110的驅動能力比位元寬為2位元時的大。由輸出緩衝器100内的三態緩衝1TBl〇l及了61〇2 驅動的節點N10的電壓經過（傳輸閘TG1〇 )〜（節點N1 而被作為1位兀資料從資料輪出端!)^^輸向外部。需提一下，這裡讓資料輪屮經ηηπτι &，，" τ平別i^DOUTl為1位元資料的輪

第63頁 569225 五、發明說明（60) 出端’不僅如此’也可讓資料輪出端D〇UT〇為1位元資料的輸出端。此時，讓輸出緩衝器11()的驅動能力和上述輸出緩衝器1 0 0的驅動能力一樣大。 —效果一 ^ &如上所述，因在第7個實施例所關係之DRAM中，分別緩衝器100，110設了三態緩衝器Τβΐ〇ι，τβΐ〇2，故 =* t 2 Ϊ，寬為U立兀時輪出緩衝器1 0 0，1 1 0的驅動 S驅L : :料的位疋寬為2位元時輸出緩衝器100，110 時元日士 t果，可縮小讀出資料的位元寬為2位元寸和為1位兀％，存取時間的偏差。還因在§貝出貧料的位元宫炎1 - 及110中之盥n / 為凡時’輸出緩衝器100 次丨1 0中之與貝枓讀出無關的輸出緩使增大盘資料讀屮古ga AA认丨 °° 被激活’故即 4丨^ 出有關的輸出緩衝器的驅動能力，也炉抽制整個DRAM的功耗增加。紉犯力也此抑 (變形例）需提一下，這裡對讀出資料的位元寬為 4的情況進行了說明，即使位元 ' 4兀位兀述輸出緩衝器也同樣適用。，疋立疋/1位元，上還有，這裡設輸出緩衝器100，110内有1 态，3個以上也是可以的。啕Z個二悲k衝還有，可採用以下做法控制輸出抑器。即讓對應於位元寬而設的义的三態緩衝元寬輸，或者讓其在某；的，遇可利用能夠認識位元寬的外部輪人、分給^元寬的 569225

保險絲來控制位元寬選擇信號BWS。這裡說明瞭輸出緩衝器100，110，其係能夠根據位元寬改變驅動能力的緩衝器的一個應用例。和輸出緩衝哭 1 0 0，11 0 —樣的緩衝器，也能被用到負荷隨位元'寬而料輸入電路、輸出電路等中。交、

這裡，輸出緩衝器100，110的驅動能力隨讀出資料的位元寬而變’而在實際器件中’只要做到在存取時間等性能上出現問題時’也能改變輸出緩衝器丨〇〇，丨丨〇的驅動能力，所提供的半導體記憶裝置就最好。 W (第8個實施例）本發明中的第8個實施例所關係之DRAM，包括：圖工2 所示的輸出緩衝器1 00，11 〇 (代替圖丨丨所示的輸出緩衝器 100 ’110)，還包括：圖12所示的頻率檢測電路12〇。其它結搆和圖1 0所示的DRAM —樣。 ^ 在圖1 2中，當DRAM的工作頻率在規定頻率以上時，頻率檢測電路1 2 0輸出激活的判斷信號ρ s ;其它時候，它則輸出非激活的判斷信號FS。三態緩衝器丁B1 02内的’，與非”電路ND1 02輸出來自讀出放大器RA1 0 ( RA1 1 )的輸出信號、允許信號reI 〇 ( RE1 1 ) 及判斷信號FS的π與非π ; ”或非》電路nr 1 〇 2輸出判斷信號 FS的反轉信號、允許信號RE1 〇 ( RE11 )的反轉信號及來自讀出放大器R A1 0 ( R A11 )的輸出信號的”或非。當判斷信號FS及允許信號RE 1 0 ( RE 11 )都激活時，圖1 2所示的三態緩衝器TB102就響應於來自讀出放大器raIO (RA11)的輸

第65頁 569225 五、發明說明（62) ，動輪出節點N102 ;當判斷信號FS及允許信號RE10 p 中有一個不激活時，它就使輸出節點N1 02處於高 ί且抗狀恶。其认’说明按上述構成的輸出緩衝器1〇〇工作情況。】90认當„的工作頻率比規定頻率低時，頻率檢測電路 120輸出非激活的判斷信號“，三態緩衝器τβι〇2，係響應於非激活的判斷信號FS而不被激活，輸出節點π〇2進入高阻^狀態。於是，輸出緩衝器1〇〇 (11〇)就僅利用三態緩衝IsTBlOl來驅動節點Nio (Nil)。相反，當DRAM的工作頻率等於或者大於規定頻率時，頻率檢測電路120就輸出激活的判斷信號”，輸出緩衝哭 100 (110)就利用三態緩衝器TB102和ΤΒ1〇1 Ν10 (Nil )。籾即 ^ 如上所述，因當DRAM的工作頻率比規定頻率低時，出緩衝器100及110不激活三態緩衝器TB1〇2，故整個功耗就減少了由三態缓衝器TB1 02所消耗的那一部分2耗。還有’若在規格上不讓限制存取時間、循環時間況下，根據工作頻率來改變輸出緩衝器的驅動能自動地設定最佳的功耗。 (第9個實施例） — DRAM的整體結構- 圖13為一方塊圖，顯示本發明的第9個實施之DRAM的整體結構。圖13所示的DRAM，包括·宜 •焉入電路第66頁 569225 五、發明說明（63) ---- 130、主塊MBKO，MBK1、資料線對（DL〇，/dm )〜 (DL3，/DL3 )。寫入電路130中包括：反相器]^〇〜11^3、？^通道型]^〇3電晶體T0〜T7、與電路AD130〜AD137、控制電路131 1通道型M0S電晶體T0接在節點!^130和節點N134之間，N通道型 M0S電晶體T2，T4，T6也同樣分別接在節點N131和節點 N135之間，節點N132和節點N136之間，N133和節點N137之間，且皆響應於位址位元A0而導通/截止。位址位元A〇為對應於應該存取的記憶單元的位址信號的一部分。節點 N13 0〜N133接收寫入資料DIN0〜DIN3。反相器IV〇〜Π3分別接在卽點N130〜N133和N通道型M0S電晶體丁1，Τ3，丁5， Τ7之間，且將寫入資料])ΐΝ0〜DIN3反轉。Ν通道型M0S電晶體ΤΙ，Τ3，丁5，Τ7分別接在反相器ινο〜IV3的輸出節點= 節點N1 3 4〜N1 3 7之間，且響應於位址位元a 1而導通/截止。位址位元A1為對應於應該存取的記憶單元的位址信號的一部分。控制電路1 3 1，係響應於列位址信號而輸出控制信號 C10 〜C13。與電路 AD130，AD132，AD134，AD136 分別將傳給纟卩點N1 3 4〜N1 3 7的寫入資料和來自控制電路1 31的控制信號C10〜C13的邏輯積輸給資料線DL0〜DL3 ;而與電路AD131，AD133，AD135，AD137分別將傳給節點 N134〜N137的寫入資料的反轉資料和來自控制電路Hi的押制信號C1 0〜C1 3的邏輯積輪給資料線/DL0〜/DL3。主塊ΜΒΚ0中，包括··副塊SBK0 0〜SBK03、列選擇電路 141，142、列選擇線WS141〜WS148、位元線預充電電路

569225 五'發明說明（64) 14 3 、傳感放大驅動器144、佈線NGAO，NGBO。佈線NGAO，丘B〇的一端接在接收電源電壓VDD的電源節點上，另一端 ^，接在副塊SBKOO〜SBK03上。副塊SBKOO〜SBK03分別對應於$料線對（DLO，/DLO )〜（DL3，/DL3 )而設。列選擇屯路141 ’ 142，係響應於位址位元A〇而激活，且將對應於列位址信號的列選擇線WS141〜WS144，WS145〜WS148激活:位το線預充電電路143，係響應於預充電信號pR1〇而將釗塊SBKOO〜SBK03内的位元線（未示）通過佈線SEP， SEN預充電到} /2VDD。傳感放大驅動器144激活副塊 SBKOO〜SBK03内的傳感放大器（未示）。主塊MBK1中，包括：副塊SBK1 〇〜SBK13、列選擇電路 1 5 1，1 5 2、、列選擇線WS 1 5 1〜WS1 5 8、位元線預充電電路 1 53、傳感放大驅動器j 54、佈線NGA1，NGB1。佈線N(JAl， NGB1的一端接在接收接地電壓vss的接地節點上，另一端共同接在副塊SBK10〜SBK13上。副塊SBK10〜SBK13分別對應於資料線對（DLO，/DLO )〜（DL3，/DL3 )而設。列選擇電路151，152，係響應於位址位元A1而被激活，且將對應於列位址信號的列選擇線Wsi 51〜WS154，WS155〜WS158 激活。位元線預充電電路1 5 3，係響應於預充電信號pR工工而將副塊SBK1 0〜SBK1 3内的位元線（未示）通過佈線§£?， SEN預充電到1 /2VDD。傳感放大驅動器1 54激活副塊 SBK10〜SBK13内的傳感放大器（未示）。一副塊SBKOO的内部結構— 圖14為一方塊圖，顯示圖13所示的副塊SBK〇()的内部

第68頁 569225 五、發明說明（65) 結構。如圖14所示，副塊SBKOO中包括：記憶單元MCI 41〜 MC148、字元線WL11，WL12、位元線對（BL11，/BL11 ) 〜（BL14，/BL14)、傳感放大器S141〜S144、N通道型 MOS 電晶體 ΊΊ41 〜T148、T151 〜T158。呑己憶單元M C1 4 1〜M C1 4 8被佈置在行及列上。字元線 WL11，WL12被佈置在行上，字元線几11是佈置給記憶單元 MC141〜MC144的；字元線WL12是佈置給記憶單元MC145〜 MC148 的。位元線對（BL11，/BL1 1 )〜（BL14，/BL14 )被佈置在列上，位元線BL1 1〜BNL14是佈置給記憶單元丛(：141〜11(：144的；位元線/^11〜/^儿14則是佈置給記憶單元MC145〜MC148的。 Ν通道型MOS電晶體Τ141〜Τ144接在佈線NGBO和Ν通道型MOS電晶體Ν151〜Ν154之間，且都由閘極接收資料線dl〇的電壓。Ν通道型MOS電晶體Ν151〜Ν154接在Ν通道型MOS電晶體Τ141〜Τ144和位元線BL11〜BL14之間，且係響應於列選擇線WS1 41〜WS144的電壓位準而導通/截止。 Ν通道型MOS電晶體Τ145〜Τ148接在佈線NGAO和Ν通道型MOS電晶體Ν1 55〜Ν1 58之間，且都由閘極接收資料線/ DLO的電壓。Ν通道型MOS電晶體Ν155〜Ν158接在Ν通道型 MOS電晶體Τ1 45〜Τ1 48和位元線/BL11〜/BL1 4之間，且係響應於列選擇線WS1 45〜WS148的電壓位準而導通/截止。傳感放大器S1 41〜1 44將位元線對（blu，/bli 1 ) 〜（BL14，/BL14 )的電位差放大。

第69頁 569225 五、發明說明（66) 需提一下，副塊SBK01〜SBK03，SBK10〜SBK13的内部結搆和圖14所示的副塊SBK00的内部結構一樣。一寫入操作一其次’對按上述構成的DRAM的寫入操作進行說明。在該DRAM中，是通過將被預充電到17/2700位準的位元線對中之一拉上或者拉下而來寫入資料的。具體而言，將位元線對中之一拉上而來將資料寫到主塊MBKO内的副塊 SBKOO〜SBK03中；將位元線對中之一拉下而來將資料寫到主塊MBK1内的副塊SBK10〜SBK13中。還有，主塊MBK〇由位址信號中的位址位元A0來選擇，主塊MBK1由位址信號中的位址位元A1來選擇。下面，分開說明將資料寫到主塊内的記憶單元中和將資料寫到主塊MBK1内的記憶單元中的情況。 (1 )將資料寫到主塊MBKO内的記憶單元里的情況以將高位準資料DINO〜DIN3寫到副塊SBKOO〜SBK03内的記 fe、早元M C1 41里的情況為例進行說明。首先，副塊SBKOO〜SBK03内的位元線對（BL11，/ BL11)〜（BL14 ’ /BL14 )由位元線預充電電路143預充電到1 /2VDD位準上。給出對應於應該存取的記憶單元的位址信號，位址信唬中的位址位兀A0被激活，位址位元A1不被激活。寫入電路130内的N通道型M0S電晶體τ〇，丁 2，T4，丁6，係響應於激活的位址位兀A 0而導通。另一方面，Ν通道型M〇s電晶體丁1，T3，T5，T7，係響應於非激活的位址位元A1而截止。

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569225 五、發明說明（67) 高位準的寫入資料DINO〜DIN3經過N通道型MOS電晶體TO， T2，T4，T6而被傳給與電路AD130〜AD137的輸入。控制電路131 ’係響應於位址信號而將激活的控制信號cl〇〜π 3 傳給與電路AD130〜AD137。這樣，與電路AD130，AD132， AD134 ’AD136的輸出被激活，與電路AD131，AD133， AD135，AD137的輸出不被激活。也就是說，資料線儿^〜 DL3成為高位準（VDD位準）；資料線/DL0〜/DL3成為低位準（VSS位準）。結果，副塊SBK00〜SBK〇3内的n通道型 M0S電晶體T141〜T144導通，N通道型M0S電晶體T145〜丁 1 4 8截止。副塊SBK0 0〜SBK03内的字元線WL11，係響應於位址信號而被激活。這樣，資料就被從副塊SBK〇〇〜SBK〇3内的記憶單元MCI 41中讀到位元線blI 1上。列選擇電路141， 1 4 2 ’係響應於激活的位址位元A 〇而被激活，列選擇線 WS141 ’WS145由列選擇電路;141，142激活。這樣，副塊 SBK0 0〜SBK0 3内的N通道型M0S電晶體T151，T155就導通。因N通道型M0S電晶體T141導通了，故副塊SBK00〜SBK03内的位元線BL1 1就和佈線NGB0連接起來了。佈線NGB0的另一立而被接在電源節點上。因此，位元線B L11的電位就從預充電電位開始上昇。另一方面，因N通道型m〇s電晶體τι 45截止’故位元線/ B L11的電位仍維持在1 / 2 v D D位準上。然後’傳感放大器S141被激活，位元線對（bli 1，/BL11 ) 的電位差就被增大。這樣，位元線BL11的電位就成為VDD 位準，位元線/BL11的位準就成為VSS位準。高位準資料

第71頁 569225 五、發明說明（68) DINO〜DIN3就這樣被寫到副塊SBK〇〇〜SBK〇3内的記憶單元 MC141 中了。 (2 )將資料寫到主塊MBK1内的記憶單元里的情況以將咼位準資料DINO〜DIN3寫到副塊SBK1 0〜SBK1 3内的記憶單元MCI 41内的情況為例進行說明。首先’副塊SBK1 0〜SBK1 3内的位元線對（bli 1，/ BL11)〜（BL14，/BL14)由位元線預充電電路153預充電到1 /2VDD位準上。給出對應於應該存取的記憶單元的位址信號，位址信號中的位址位元A0不被激活，位址位元M被激活。寫入電路130内的N通道型MOS電晶體ΤΙ，T3，丁5，T7，係響應於激活的位址位元A1而導通。另一方面，N通道型肋^電^曰體 TO，T2，T4，T6，係響應於非激活的位址位元A〇而截止。高位準的寫入資料DIN0〜DIN3由反相器Ιν〇〜IV3反轉，之後經過N通道型M0S電晶體ΤΙ，T3，T5，T7而被傳給與電路 AD130〜AD137的輸入。控制電路131 ’係響應於位址俨號而將激活的控制信號C1 0〜C13傳給與電路AD13〇〜AD1°37' 這樣，與電路AD131，ADU3，AD135，ad137的輸出被激活，與電路AD130，AD132，AD134，AD136的輸出不被激活。也就是說，資料線DL0〜DL3成為低位準（vss位 )’ >料線/D.L0〜/DL3成為高位準（vdd位準）。会士果’副塊SBK10~SBK13内的N通道型M0S電晶體Tl45〜Tj 導通，N通道型M0S電晶體T141〜T144截止。副塊SBK10〜SBK13内的字元線WL11，係響應於位丄址4口

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五、發明說明（69) 號而被激活。這樣，資料就被從副塊SBK10〜SBK13内的記憶單元MCI 41讀到位元線BL11上。列選擇電路Mi，152，係響應於激活的位址位元A1而被激活，列選擇線μ 1 5 1， WS1 55由列選擇電路151，152激活。這樣，副塊 SBK10〜SBK13内的N通道型MOS電晶體Π51，T155就導通。因N通道型MOS電晶體T141截止了，故位元線BU1的電位仍維持在1/2VDD位準上。另一方面，因N通道型M〇s電晶體 T145導通了’故副塊SBK10〜SBK13内的位元線/BL11就和佈線N G A1連接起來了。佈線N G A1的另一端被接在接地節點上。因此，位元線/ B L1 1的電位就從預充電電位開始下降。然後，傳感放大器S141被激活，位元線對（BLU，/ BL11 )的電位差就被增大。這樣，位元線儿11的電位成為 VDD位準；位元線/BL11的位準成為VSS位準。高位準資料 DINO〜DIN3就這樣被寫到副塊SBK1 0〜SBK1 3内的記憶單元 MCI 41 中了。口心一效果一有時，位元線的預充電電位會受記憶單元矩陣、電源線的佈置情況的影響而有一些變動。若在位元線的預充電電位比1 /2VDD位準高的情況下，通過拉上位元線對中之一而來寫入的話，寫入容限變小。而若在位元線的預充電電位比1 /2VDD位準低的情況下，通過拉下位元線對中之一而來寫入的話，容限變小。第9個實施例所關係之DRAM，通過拉上位元線對中之一而把資料寫入能夠被位址位元A〇認出來的主塊Μβκ〇内的

第73頁 569225 五、發明說明（70) 記憶單元中；又通過拉下位元線對中之一而把資料寫入能夠被位址位元A1認出來的主塊MBK1内的記憶單元中。因此，若在位元線的預充電電位自1 /2VDD位準上昇了一些的地方佈置上主塊MBK1，而在位元線的預充電電位自1 / 2VDD位準下降了一些的地方佈置上主塊MBK〇，便能進行有一定容限的寫入。 (第10個實施例）圖1 5為一方塊圖，顯示本發明的第1 〇個實施例所關係之DRAM的整體結構。圖1 5中的DRAM在圖1 3所示的DRAM的基石边上’又增加了反相斋IV151 ’IV152、N通道型MOS電晶體 T151〜T154。反相器IV151將接地電壓VSS反轉後再將它輸出。N通道型MOS電晶體T151接在反相器IV151的輸出節點和節點N1 51之間，並係響應於位址位元A〇而導通/截止。 N通道型MOS電晶體T1 53接在接收接地電壓VSS的接地節點和節點N1 51之間，並係響應於位址位元a 1而導通/截止。反相器IV152將接地電壓VSS反轉後再將它輸出。N通道型 MOS電晶體T152接在反相器IV152的輸出節點和節點N152之間並係響應於位址位元A0而導通/截止。n通道型MOS電晶體T1 5 4接在接地節點和節點N1 5 2之間，並係響應於位址位元A1而導通/截止。再者，佈線NGA0及NGA1的一端接在節點N151上，佈線 NGB0及NGB1的一端接在節點N152上。按上述構成的DRAM，當位址位元A0為激活狀態而位址位元A1為非激活狀態時，n通道型Μ 0 S電晶體τ 1 5 1，T1 5 2導

第74頁 569225 五、發明說明（71) 通，而N通道型MOS電晶體T153，T154截止。這樣，電源電壓V D D就通過郎點N1 5 1及N1 5 2而被加到佈線n G A 0，N G B 0的一端。於是’如在第9個實施例中所做的說明一樣，通過拉上位元線對申之一就將資料寫到主塊抓£〇内的副姨 SBKOO〜SBK03 中了。另一方面’ ^位址位元A 0為非激活狀態而位址位元a 1 為激活狀態時，N通道型MOS電晶體T1 51，丁152截止，而N 通道型M0S電晶體T153 ’T154導通。這樣，接地電壓vss就通過節點N151及N152而被加到佈線NGA1，NGB1的一端。於是，如在第9個實施例中所做的說明一樣，通過拉下位元線對中之一就將資料寫到主塊jj β Κ1内的副塊s b K1 0〜S B K1 3 中了。這樣，就能響應於位址位元Α〇，Α1來將佈線NGA〇， NGB0，NGA1，NGB1的電壓位準控制在VDD或者vss上。 (第1 1個實施例）圖1 6為一方塊圖，顯示本發明的第丨丨個實施例所關係之DRAM的整體結構。圖16所示的DRAM在圖15所示的DRAM的基礎上又增加了頻率檢測電路16〇和反相器IV161。當⑽錢的工作頻率等於或者大於所規定的頻率時，頻率檢測電 1 6 0就輸出激活的判斷信號f S ;除此以外，它輸出非激、、舌的判斷信號FS。反相器IV161將來自頻率檢測電路16〇的斷信號FS反轉。N通道型M0S電晶體ΤΙ，T3，T5，T7， T153，T154係響應於來自頻率檢測電路16〇的判斷信號fs 而導通/截止；N通道型MOS電晶體TO，T2，T4，T6， 569225 五、發明說明（72) 1 ---- T151，T152係響應於反相器IV161的輪出而導通/截止。其次，說明按上述構成的DRAM的寫入操作。當DRAM的工作頻率比所規定的頻率低時，頻率檢測電路160就輸出非激活的判斷信號FS。N通道型雷曰雕 T/，T3，T5，T7，T153，T154係響應於該非激活的㈤判^斷信號FS而截止。另一方面，ν通道型MOS電晶體το，Τ2，Τ4， Τ6，Τ151，Τ152係響應於來自反相器IV161的激活信號而導通。這樣，電源電壓VDD就通過節點Ν1 51及Ν1 52而被加到佈線NGA0，NGB0，NGA1，NGB1上。於是，如在第9個實施例中所做的說明一樣，通過拉上位元線對中之一就將資料寫到主塊ΜΒΚ0内的副塊SBK〇〇〜SBK〇3中了。而且，和將、資料寫入主塊ΜΒΚ0内的副塊SBK00〜SBK〇3中一樣，通過拉上位元線對中之一就將資料寫到主塊M b κ 1的副塊 SBK10〜SBK13 中了。在DRAM的工作頻率大於或者等於所規定的頻率時，頻率檢測電路1 60輸出激活的判斷信號FS。N通道型M〇s電晶體T1，T 3，T 5，丁 7，T 1 5 3，丁 1 5 4係響應於該激活的判斷信號FS而導通。另一方面，n通道型M0S電晶體TO，T2，T4，丁 6 ’ T1 5 1 ’ T1 5 2係響應於來自反相器I v 1 6 1的非激活信號而截止。這樣，接地電壓VSS就通過節點N1 51及N152而被加到佈線NGA0，NGA1，NGB0，NGB1上。於是，如在第9個實施例中所做的說明一樣，通過拉下位元線對中之一就將資料寫到主塊MBK1内的副塊3別1〇〜別]{13中了。而且，和將資料寫入主塊MBK1内的副塊別&1 〇〜SBki3中一樣，通過圓

第76頁五、發明說明（73) 拉下位兀線對中之一就將資料 SBKOO〜SBK03中了。焉到主塊MBKO内的副塊當DRAM的工作頻率較低時，準維持在1/2VDD位準上。而、者μ足能將位元線的預充電位僅靠強化電源電路及電源線am的工作頻率變高後，維持在1 /2VDD位準上的、/社疋仅難將位元線的預充電位準 /2VDD位準開始上昇，寫入^ 位元線的預充電位準自1 個實施例所關係之DRAM •:當：盘然而，根據第11 入。因此，‘是= = 之-就能將資料寫寫入容限。需提一下，、^φ ^的k候，也能確保足夠的古 ,.-,φ 這}，§兒明的是dram的工作頻率變南，位几線的預充電位準上昇， 7 j = k 況。相反的伴π丄S ^致罵入谷限變小的情 η / 疋有的，即dram的工作頻率變高後，位元線的預充電位準卻下降，m官6忭料釔冋後，位产 4 ^部T k以致寫入容限變小。在後一種 :位：丄J 於或者等於所規定的頻率，只要拉率浐測-路160二來將貧料寫入就行了。例如，讓來自頻革核測电路1 60的判斷信號Fs的邏輯值反轉即可實現。 (第1 2個實施例）夕D二U ί ::塊圖，顯示本發明的第12個實施例所關係進AM 肢、，，。構。圖17所示的DRAM，是通過用位元線位準私測電路1 71及比較器1 72代替圖1 6所示的頻率檢測電路㈣而構成的。位元線位準檢測電路171，檢^塊電路 SM00 SBK0 3，刻塊sbkIO〜SBK13内的位元線中任一條位元線在預充電狀恶下的電壓位準’纟以它作位元線電壓~ 569225

輸到比較器172中。比較器172對來自位元線位準檢測電路 171的位元線電壓Vbp和參考電壓Vbp ref進行比較，並輸出和對應於比較結果的判斷信號“。參考電壓Vbpref是^先設定的預充電位準（這裡為1/2VDD)。當位元線電^Vbp 比參考電壓Vbpref高時，比較器172输出激活的判斷信號 BS ;當位元線電壓Vbp比參考電壓Vbpref低時，比較輸出非激活的判斷信號BS。反相器IV1 6 1將來自位元線位準檢測電路1 71的判斷信號BS反轉。N通道型MOS電晶體 T1 T 3，T 5 ’ T 7，T1 5 3，T1 5 4係響應於來自位元線位準檢測電路171的判斷信號BS而導通/截止。下面，對按上述構成的DRAM的寫入操作進行說明。當位元線電壓Vbp比參考電壓Vbpref (= 1/2VDD)高時，比較器172輸出激活的判斷信號BS。N通道型M〇s電晶體丁1 :T3，T5，T7，T153，T154係響應於激活的判斷信曰號 BS而導通。另一方面，Ν通道型M〇s電晶體τ〇，η，Τ4， Τ6，ΊΊ51，Τ152係響應於來自反相器ινι61的非激活的信號而截止。這樣，接地電壓vss就通過節點Ν151 &Ν152而加到佈線NGAO，NGA1，NGBO，NGB1上。於是，和在第9個實施例中所說明的一樣，通過拉下位元線對中之一就將資料寫到主塊ΜΒΚ1内的副塊SBK10〜SBK13中了。而且，和將資料寫入主塊ΜΒΚ1内的副塊SBK10〜SBK13中一樣，通過拉下位元線對中之一就將資料寫到主塊ΜΒΚΟ内的副塊 SBKOO〜SBK03 中了。當位元線電壓Vbp比參考電壓Vbpref (= i/MDD)低

第78頁 569225 五、發明說明（75) 時，比較器172輸出非激活的判斷信號BS。N通道型MOS電晶體ΤΙ，T3，T5，T7，T153，T154係響應於非激活的判斷信號BS而截止。另一方面，N通道型MOS電晶體TO，丁2， T4，T6，T151，T152係響應於來自反相器IV161的激活信號而導通。這樣，電源電壓VDD就通過節點N1 5 1及N1 52而加到佈線NGA0，NGA1，NGB0，NGB1上。於是，和在第9個實施例中所說明的一樣，通過拉上位元線對中之一就將資料寫到主塊MBK0内的副塊SBK00〜SBK03中了。而且，和將資料寫入主塊MBK0内的副塊SBK00〜SBK03中一樣，通過拉上位元線對中之一就將資料寫到主塊〇}(1的副塊 SBK10〜SBK13 中了。通常將位元線的預充電位準設在1 /2VDD上。但有時候’為提高對記憶單元的，’ 1 ”位準電荷保持特性，要將位元線的預充電位準設得比i /2VDD低。此時，拉上位元線對中之一來寫入資料會比拉下位元線對中之一來寫入資料更好地確保一較大的寫入容限。第丨2個實施例所關係之 DfAM」f位元線電壓Vbp比參考電壓Vbpref ( 1 /2V])D )低 ^ ’就靠拉上位元線對中之一來寫入資料。因此，在這種 ^況下’也能確保一個充分大的寫入容限。而且，在上述 f月況以外的情況下，處於預充電狀態下的位元線的電壓位準也=由於某種原因而低於1/2VDD，在這種情況下，也同樣此確保充分大的寫入容限。而且，第1 2個實施例中的 ’當位兀線電壓Vbp比參考電壓(= ι/2·) 问日π ’就罪拉下位元線對中之一來寫入資料。因此，在處

第79頁 569225 五、發明說明（76) 於預充電狀態下的位元線的電壓位準由於某種原因而低於 1/2VDD的情況下’也能確保充分大的寫入容限。 (第13個實施例）圖1 8為一方塊圖，顯示本發明的第丨3個實施例所關係之DRAM的整體結構。圖18所示的DRAM在圖13所示的DRAM的基礎上’又增加了與電路AD181，AD182、反相器IV181〜 IV187、或電路0R181、N通道型MOS電晶體T181〜T188。與電路AD181輸出位址位元A0和控制信號exao的，，邏輯與’'；與電路AD182輸出位址位元A1和控制信號εχαΙ的，，邏輯與π ;或電路0R181輸出與電路AD181的輸出和與電路 AD181的輸出的’’邏輯或π ;反相器ivigl將或電路〇R 1 8 1的輸出反轉；N通道型M0S電晶體ΤΙ，T3，T5，T7係響應於或電路0R181的輸出而導通/截止；n通道型電晶體TO， T2 ’T4 ’T6係響應於反相器181的輸出而導通/截止。反相為I V1 8 2將控制信號E X A 0反轉。反相器I v 1 8 3將接地電壓VSS反轉並將它輸出。N通道型M0S電晶體T181接在反相态I V1 8 3的輸出節點和節點n 1 8 1之間，並係響應於反相器IV182的輪出而導通/截止；n通道型m〇s電晶體T183 接在接收接地電壓V S S的接地節點和節點n 1 8 1之間，並係響，於控制信號EXA0而導通/截止；反相器丨V1 84將接地電壓VSS反轉並將它輸出；n通道型M0S電晶體T182接在反相斋IV1 8 4的輸出節點和節點n 1 8 2之間，並係響應於反相态IV182的輸出而導通/截止；n通道型m〇s電晶體T184接在接地節點和節點N182之間，並係響應於控制信號以人〇而

第80頁 569225 五、發明說明（77) 導通/截止。反相器IV185將控制信號EXA1反轉。反相器IV186將接地電壓VSS反轉並將它輸出。N通道型M〇s電晶體T185接在反相器IV1 86的輸出節點和節點Ν183之間，並係響應於反相器IV185的輸出而導通/截止；ν通道型MOS電晶體Τ187 接在接收接地電壓VSS的接地節點和節點Ν183之間，並係響應於控制信號EX A1而導通/截止；反相器I ν 1 8 7將接地電壓VSS反轉並將它輸出；n通道型MOS電晶體T186接在反相器I VI 87的輸出節點和節點N1 84之間，並係響應於反相器IV185的輸出而導通/截止；ν通道型MO.S電晶體T1 88接在接地節點和節點N184之間，並係響應於控制信號以八丨而導通/截止。再者，佈線NGAO，NGBO，NGA1，NGB1的一端分別接於節點N181〜N184上。下面，對按上述構成的DRAM的寫入操作進行說明。從外部給出非激活的控制信號ΕΧΑΟ，EXA1以後，N通道型MOS電晶體T181，T182，T185，T186導通；N通道型 MOS電晶體T183，T184，T187，T188截止。這樣，電源電壓VDD就通過節點Ν151及Ν152而加到佈線NGAO，NGA1， NGBO，NGB1上。當位址位元AO為激活狀態而位址位元A1為非激活狀態時，寫入電路1 30内的N通道型M0S電晶體TO， T2，T4，丁6導通，而N通道型MOS電晶體T1，丁3，T5，T7截止。於是，如在第9個實施例中所做的說明一樣，通過拉上位元線對中之一就將^料寫到主塊Μ Β κ 0内的副塊

第81頁 569225 五、發明說明（78) SBKOO〜SBK03中了。而且，叙各你u，丁 J向且，與§位址位兀釗為非激活狀態而位址位元A1為激活狀態時，將資料寫到主塊〇κ〇内的副塊SBK00〜SBK03中一樣，通過拉上位元線對中之一就將資料寫到主塊ΜΒΚ1的副塊SBK10〜SBK1 3中了。、激活的控制信號ΕΧΑ0從外部傳來後，Ν通道型M〇s電晶體ΊΊ81，T182就截止，n通道型MOS電晶體Π83，T184導通。這樣，接地電壓vss就通過節點Ν181，Ν182而加到佈線NGA0，NGB0上。當位址位元Α〇為激活狀態而位址位元^ 為非激活狀態時，寫入電路丨3〇内的N通道型M〇s電晶體 TO，T2，T4，T6截止，而N通道型MOS電晶體ΤΙ，T3，T5， Τ7導通。於是，如在第9個實施例中說明的將資料窝到主塊ΜΒΚ1的副塊SBK10〜SBK13中一樣，拉下位元線對中之一就將資料寫到主塊ΜΒΚ0内的副塊SBK00〜SBK03中了。激活的控制信號ΕΧΑ1從外部傳來後，Ν通道型M0S電晶體Τ185 ’Τ186就截止，Ν通道型M0S電晶體Τ187，Τ188就導通。這樣，接地電壓VSS就通過節點Ν183，Ν1 84而加到佈線NGA1，NGB1上。當位址位元Α〇為非激活狀態而位址位元 Α1為激活狀態時，寫入電路1 3〇内的ν通道型M0S電晶體 TO，Τ2，Τ4 ’Τ6截止，而Ν通道型M0S電晶體ΤΙ，Τ3，Τ5， Τ7導通。於是，如在第9個實施例中所做的說明一樣，拉下位元線對中之一就將資料寫到主塊ΜΒΚ1内的副塊 SBK10〜SBK13 中了。如上所述，第1 3個實施例所關係之DRAM，能夠依據從外部傳來的控制信號ΕΧΑ0，EXA1來決定是拉上還是拉下位

第82頁 569225 五、發明說明（79) 元線對中之一來將資料寫到主塊MBKO，MBK 1内的記憶單元中。這樣，在檢查評價芯片時，可對每一個主塊MBKO，分別進行如下調查，即是通過拉上位元線對中之一來將資料寫入更能確保一寫入容限，還是通過拉下位元線對中之一來將資料寫入，更能確保寫入容限。結果是，可使向主塊 MBKO，MBK1内的記憶單元的寫入方式級皆分別為容限大的那一種寫入方式。 [發明之效果]

綜上所述，依據本發明所關係之半導體記憶裝置，為一個埠準備包括資料轉送電路的周邊電路就行了，故可使平面佈置面積減小。

第83頁 569225

图1為一方塊圖，顯示本發 DRAM的整體結構。月的弟1個貫施例所關係之圖2為用以說明圖丨所示的週期序圖。 4刀口J 的工作情況的時 =用以說明圖1所示的DRAM的讀出操作的時序 '〜、一方塊圖，顯示本發明的第2個實施例所圖 DRAM的整體結構關係之 DRAM的整體結構。圖7為一方塊圖，顯示本發明第 DRAM的整體結構。牙似只施例所圖8為用以自兄明本發明每作的時序圖。 θ的第5個““列所關係之寫關係之入操圖9為一方塊圖， DRAM的整體結構。圖10為一方塊圖之DRAM的整體結構。顯示本發明的第6個實施例所關係之顯示本發明的第7個實施例所關係圖11為一方塊圖結構。顯示圖10所示的輸出緩衝器的内部圖1 2為一方塊圖，顯輸出緩衝器的内部結構: 圖1 3為一方塊圖，蒸員之DRAM的整體結構。示本發明的第8實施例所關係示本發明的第9個實施例所關之係

第84頁 569225 圖式簡單說明 "~ 圖1 4為一方塊圖’顯示圖丨3所示的記憶塊的内部結構。圖1 5為一方塊圖’顯示本發明的第〗〇個實施例所關係之DRAM的整體結構。圖1 6為一方塊圖’顯示本發明的第丨丨個實施例所關係之DRAM的整體結構。圖1 7為一方塊圖’顯示本發明的第丨2個實施例所關係之DRAM的整體結構。圖1 8為一方塊圖，顯示本發明的第丨3個實施例所關係之DRAM的整體結構。圖1 9為一方塊圖，顯示已往的包括由兩個電晶體和一個電容器構成的記憶單元的DRAM的整體結構。 [符號之說明] MCail〜MCai4 、MCbil〜MCbi4 、MC61〜MC68 、MC14卜MC148 〜記憶單元

Wail 〜Wai4、Wbi 卜 Wbi4、WL1、WL2、WL11、WL12 〜字元線 Bail、Bai2、/Bail、/Bai2、Bbil、Bbi2、/Bbil、/ B b i 2〜位元線 (BL1，/BL1 )〜（BL4，/BL4 ) 、(BL11，/BL11 )〜 (BL14，/BL14 )〜位元線對 RDB、WDB、DBa、DBb、（DL，/DL ) 、（DLO，/DLO )、 (DL1，/DL1 )〜資料線對 14ai〜17ai、14bi〜17bi〜列選擇開關

第85頁 569225 圖式簡單說明 WDai、WDbi〜字元線驅動器 CRai、CWai、CRbi、CWbi、63、64 〜列選擇電路 2 5〜讀出放大器 26〜寫入放大器 2 7〜輸出入緩衝器 50 〜53、TG1、TG2、TG10 〜傳輸閘 6 0〜寫入驅動器 6 1〜列位址解碼器 T6卜T68、T71〜T78〜N通道MOS晶體管 MAO、ΜΑ1〜主放大器 ΤΒΟ、ΤΒ1、ΤΒ101、ΤΒ102 〜三態緩衝器 L90〜L92〜鎖存電路 RE0、RE1〜允許信號 1 0 0、11 0〜輸出缓衝器 1 2 0〜頻率檢測電路 1 30 〜寫入電路

第86頁

Claims

569225 六、申請專利範圍 1、一種半導體記憶裝置，其係包括：多個佈置在行及列上的記憶單元；夕條佈置在所述行上的第1及第2字元線，多條佈置在所述列上的第1及第2位元線；所述多個記憶單元中的每一個記憶單元皆係包括：第 1電晶體、第2電晶體及電容器；所述第1電晶體，係被連接在所對應的第1位元線和所述電容器之間且其閘極接收所對應的第1字元線的電壓；所述第2電晶體，係被連接在所對應的第2位元線和所述電容器之間且其閘極接收所對應的第2字元線的電壓；所述半導體記憶裝置，係進一步包括：資料線；多個對應於所述多條第1位元線而設、且每一個都將所對應的第1位元線和所述資料線連接/不連接起來的第1 列選擇開關；多個對應於所述多條第2位元線而設、且每一個都將所對應的第2位元線和所述資料線連接/不連接起來的第2 列選擇開關；一驅動對應於應存取的記憶單元的第1及第2字元線的字疋線驅動器；使對應於應存取的記憶單元的第1及第2列選擇開關接 /切斷的列選擇電路；與外部進行資料存取的輸出入緩存器；將從記憶單兀讀到所述資料線上的資料轉送給所述輪

第87頁 569225 出入緩衝器 ;其中：讓所述字元述資料轉送用貢料線和時，所述多對應的位元記憶單元讀每一個開關連接起來。所述之半導六、申請專利範圍出入缓存器，且將來自所述輪給所述資料線的資料轉送電路所述半導體記憶裝置，係列選擇電路交替工作，不讓所入缓衝器交替工作。 2、如申請專利範圍第！項中：所述資料線，包括：寫入當要向記憶單元寫入資料擇開關中的每一個開關都將所線連接/不連接起來；當要從多個第1及第2列選擇開關中的元線和讀出用資料線連接/不 3、如申請專利範圍第i項中：的寫入資料轉送線驅動器和所述電路和所述輪出所述之半導體記憶裝置，其讀出用資料線，個第1及第2列選線和寫入用資料出資料時，所述都將所對應的位體記憶裝置，其所述資料線為單一資料線。 4 ' 一種半導體記憶裝置，其係包括：多個佈置在行及列上的記憶單元；多條佈置在所述行上的第1及第2字元線；多條佈置在所述列上的第1及第2位元線；所述多個記憶單元中的每一個記憶單元皆係包括： 1電晶體、第2電晶體及電容器； ” …“第1電晶體，係被連接在所對應的第1位元線和所述電容器之間且其閘極接收所對應的第1字元線的電壓；

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六、申請專利範圍所述第2電晶體，係被連接在所對應的第2位元線和述電容器之間且其閘極接收所對應的第2字元線的電壓；所述半導體記憶裝置，係進一步包括：第1資料線； ^ 第2資料線；多個對應於所述多個第1位元線而設、且每一個都將所對應的第1位元線和所述第i資料線連接/不連接起第1列選擇開關；多個對應於所述多個第2位元線而設、且每一個都將所對應的第2位元線和所述第2資料線連接/ 第2列選擇開關； ^ 驅動對應於應存取的記憶單元的第i及第2字元元線驅動器；及第2列選擇開關接使對應於應存取的記憶單元的第j 通/切斷的列選擇電路；與外部進行資料存取的輸出入緩存器；資料轉送電路； '、/將從1憶單元讀到所述第1或者第2資料線上的資料轉 =給所速貝枓轉运電路，將來自所述f料轉送電路的資料轉运給所述第1或者第2資料線的切換構件；认所=料轉送電路，將來自所述切換構件的資料轉送 :所述輸出：緩衝器1來自所述輸出入緩衝器的資料轉迗給所述切換構件；其中：幻貝丁1 所述半導體記憶裝置，讓所述字元線驅動器、所述列

第89頁 5692^5 a、申％專利範圍一一遊擇雷敗5¾ Μ、4·、， t 及所达切換構件交替工作，不讓所述資料轉送電和5所述輸出入緩衝器交替工祚。中·、如申請專利範圍第4項所述之半導體記憶裝置，其進一步包括：將來自所述切換構件的資料轉送給所述输出入，衝器的讀出用資料線；及將來自所述輸出入緩衝器的資料轉送給所述切換構件曰勺寫入用資料線。 6、一種半導體記憶裝置，其中：係包括：夕個佈置在行及列上的記憶單元；多條佈置在所述行上的字元線；多條佈置在所述列上的位元線對；資料線對；、、將資料寫入所述多個記憶單元中之任一個時，產生激 /否的信號的解碼器；接收來自所述解碼器的激活的信號時，係響應於寫入資料將所述資料線對中之一條或者另一條激活的寫入電略；

、多個被接在所述資料線對中之一條和所述多個位元線對中之一條之間，並響應於所述資料線對中之〆條的電壓而導通/截止的第1電晶體；多個被接在所述資料線對中之另一條和所述多個位元綠對t之另一條之間，並響應於所述資料線對中之另一條

第90頁 569225 六、申請專利範圍的電壓而導通/截止的第2電晶體；、+，容徊你-μ 中之一條間的第3電晶體；多個被接在所述多個第1電晶體和戶子 I不I日J 口、J >V ^ 日日，多個被接在所述多個第2電晶體和戶斤述多個位元線對中之另一條間的第4電晶體；及卜列選擇電路，它將激活的信號傳給所f f個第3及第4 電晶體中對應於對應於應該寫入資料的記憶單元的位元線對的電晶體的閘極。中7、如申請專利範圍第6項所述之半導體圮憶裝置，其〜，所述多個第1電晶體，係響應於所述資料線對中之另之二的電壓而導通/截止，來代替響應於所述資料線對中條的電壓而導通/戴止；條的ΐ ί ί Ξ 電裁晶止體，係響應於所述資料線對中之- 另〜條的電壓：導通/截J代替響應於所述資料線對中之 8、一種半導體記憶裝係包括. ’其中： · :置在打及列上的 ^條佈置在所述行上的聿-平· 二條佈置在所述列上的兀，，資料線對；的位疋線對；活仏在將資料寫入所述多個#匕 ^ , 信鱿的解碼器；固圮憶單元中之任—個時產生激

569225 六、申請專利範圍在接收來自所述解碼器的激活的信號時，係入資料將所述資料線對中之一條或者另一條、、备、…胃應於寫路； ”鐵活的寫入電多個被接在接收電源電壓或者接地電壓的節里多個位元線對中之一條之間，並響應於所述資^ ^和所述 —條的電壓而導通/截止的第1電晶體； "、、、對中之多個被接在所述節點和所述多個位元線對中之間，並響應於所述資料線對中之另一條的雷厥=另一條戴止的第2電晶體；導通/ 多個被接在所述多個第1電晶體和所述客伽^ 中之一條間的第3電晶體；夕&位元線對多個被接在所述多個第2電晶體和所述多個中之另一條間的第4電晶體；及兀•綠對列選擇電路，它將激活的信號傳給所述多嗰 Sit 2 =應於應該寫入資料的記憶單元的位元線對的電晶體的閘極。 9、如申請專利範圍第6項戋者篦s馆私、+、 , 憶裝置，其中: 員或者綱所逃之半導體記所述第1及第2電晶體為CM〇s型電晶體。 1 0、如申請專利範圍第6 J苜式去曾Q # _ 憶裝置，其中：弟6員或者弟8項所述之半導體記進一步包括：在對應於應該寫入資料的記憶單元的位元線對響應於寫入資料而被驅動後’放大該位元線對的電位差的傳感放大

569225 六、申請專利範圍 11、如申凊專利範圍第10項所述之半導體記憶裝置，其中：進一步包括：從對應於應該寫入資料的記憶單元的位元線對響應於 ^入資料而被驅動到該位元線對的電位差由所述傳感放大為放大這一規定期間内，對該位元線對預充電的預充電電路。 1 2、一種半導體記憶裝置，其中：係包括：立抑響應於激活的第1允許信號而被激活，來放大從第1記憶單元讀出的資料的第】主放大器； σ _ f 1二恶緩衝器，其係在所述第1允許信號為激活狀態 ^於二f於由所述第1主放大器放大了的資料來驅動自身w 丄雨出節點；在所述第i允許信號為非激活狀態時，使述輸出節點處於高阻抗狀態；及 ^ 鎖存所述第1三態緩衝器的輸出節點的資料，再將它輸向外部的第1鎖存電路。甘1 3、如申請專利範圍第丨2項所述之半導體記憶裝置，進一步包括：第2鎖存電路；及 2鎖广開“關’它被接在所述三態緩衝器的輸出節點和所述第子電路之間，為測試模式時，使所述三態緩衝器的輪

第93頁 569225 六、申請專利範圍出節點和所述第2鎖存電路處於連接狀態；為通常模式時，使所述三態緩衝器的輸出節點和所述第2鎖存電路處於非連接狀態。 ~ 1 4、如申請專利範圍第1 2項所述之半導體記憶裝置其中：進一步包括：響應於激活的第2允許信號而被激活，來放大從第2兰己憶單元讀出的資料的第2主放大器； °

第2二恶緩衝器’它在所述第2允許信號為激活狀態時，響應於由所述第2主放大器放大了的資料來驅動自身的輸出節點；在所述第2允許信號為非激活狀態時，使所述輸出節點處於高阻抗狀態；鎖存所述第2三態緩衝器的輸出節點的資料，再將它輸向外部的第2鎖存電路；及被接在所述第1鎖存電路的輸出節點和所述第2鎖存電 =的輸出節點之間，並響應於讀出資料的位元寬而導通/ 或者第14項所述之半導體 1 5、如申請專利範圍第丨3項記憶裝置，其中： ' 控制所述第1及第2鎖存而使它不會鎖存。電路中未使用的那一鎖存電路

1 6、一種半導體記憶裝置讀出的資料輸給輸出端的輸出所述輸出緩衝器，包括： ’其係包括：將從記憶單元緩衝器，其中：

第94頁 569225 、申請專職® ----^^' 響應於來自記憶單元的讀出資科驅動所述輸出端的第 1缓存器；及具有激活狀態和非激活狀鮮，真在激活狀態下，響應於所述讀出資料驅動所述輸出=的第2緩存器。 1 7、如申請專利範圍第1 6項户斤述之半導體§己憶裝置，其中：所述第2緩存器，係響應於來自記憶單元的讀出資料的位元寬而被激活/不被^敫活。 1 8、如申請專利範圍第丨7項所述之半導體記憶裝置，其中：所述苐2緩衝器，係響應於能夠識別來自記憶單元的讀出資料的位元寬的外部信號而被激活/不被激活。 1 9、如申請專利範圍第1 7項戶斤述之半導體記憶骏置，其中： ~ 利用表示來自記憶單元的讀出資料的位元寬的保險絲來控制所述第2緩存器的激活/ #激活。 … 20、如申請專利範圍第丨6項所述之半導體記憶裝置，其中：係進一步包括：檢測所述半導體記憶裝置的工作頻率的檢測電路；所述第2緩存器，係響應於由所述檢測電路撿測到的工作頻率而被激活/不被激活。 21、一種半導體記憶裝置，其中：係包括：第95頁 569225 六、申請專利範圍

多個佈置在行及列上的記憶單元；多條佈置在所述行上的字元線；多條佈置在所述列上的位元線對；資料線對；中導多個被接在接收第1電壓的節點和所述多個位元線之一條之間，並響應於所述資料線對中之一條的带對通/截止的第1電晶體；电髮而多個被接在所述節點和所述多個位元線對中夕兑 ^ eg <力—條之間，並響應於所述資料線對中之另一條的電壓而導通/

截止的第2電晶體；、多個被接在所述多個第1電晶體和所述多個位元線對中之一條間的第3電晶體；、夕個被接在所述多個弟2電晶體和所述多個位元線對中之另一條間的第4電晶體；、 ^ 列選擇電路，其係將激活的信號傳給所述多個第3及第4電晶體中對應於對應於應該寫入資料的記憶單元的位元線對的電晶體的閘極；及〜將資料寫到所述多個記憶單元中之任一個中時，響應於寫入資料和所述節點所接收的第丨電壓位準來激活所述資料線對中之一條或者另一條的寫入電路。 22、如申請專利範圍第2 1項所述之半導體記憶装釁，其中：。為係進一步包括：響應於指定所述多個記憶單元的位址而將電源電麈威

第96頁 569225 六、申請專利範圍卜卜者接地電壓作為所述第1電壓供向所述即點的構件。 2 3、如申請專利範圍第2 1項所述之半導體記憶裝f ’ 其中：係進一步包括义口. 響或者接 24 其中：係響位而將節點的 25 其中：應於所述半導體記憶裝置的工作頻率而將電源電麈地電壓作為所述第1電壓供向所述節點的構件。、如申請專利範圍第21項所述之半導體記憶裝f，進一步包括：應於所述多個位元線對中某一位元線對的預充電電電源電壓或者接地電壓作為所述第1電壓供向所述構件。 ^ 、如申請專利範圍第21項所述之半導體記憶裝置，係進一步包括：響應於來自外部的控告丨& 1 為所、十、势,+授处人而將電源電壓或者接地電壓作勺所迷弟1電壓供向所述節點的構件。

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