JP2005322373A - マルチポートメモリ素子 - Google Patents

Abstract

【課題】 本発明は、ローデータ伝送時問題を誘発しないながら、電流センシング方式のグローバルデータバス送受信構造における初期動作時最初ハイデータエラー現象を防止できるマルチポートメモリ素子を提供すること。
【解決手段】 複数のバスラインを備えるグローバルデータバスと、前記グローバルデータバスとデータを交換するための電流センシング方式の送受信器を備え、かつ複数のバンク及びポートを備える、複数のデータ送受信ブロックと、初期化信号に応答して前記グローバルデータバスの各バスラインを放電させるための複数のスイッチング手段と、前記初期化信号を生成するための初期化信号の生成手段と、を備える。
【選択図】図１１

Description

本発明は、半導体メモリの設計技術に関し、特にマルチポートメモリ素子に関し、さらに詳細にはマルチポートメモリ素子のグローバルデータバスに対する初期電圧改善技術に関する。

ＲＡＭをはじめとする大部分のメモリ素子は、一つのポート(一つのポートに複数の入/出力フィンセットが存在する)を備える。すなわち、チップセットとのデータ交換のための一つのポートだけを備えている。しかし、最近ではチップセットとメモリの機能区分が曖昧になっており、チップセットとメモリとの組み合わせが考慮されている。このような傾向に照らして周辺のグラフィックデバイス、ＣＰＵなどと直接データ交換が可能なマルチポートメモリ素子が要求されている。しかし、このようなマルチポートメモリ素子を実現するためには複数のポートのどのポートでも全てのメモリセルに対するアクセスが可能でなければならない。

これに本発明の出願人は、マルチポートメモリ素子の構造を提案した(２００３年１２月１７日付けで出願された韓国特許出願第２００３-９２３７５号参照)。

図１は、韓国特許出願第２００３-９２３７５号にともなう２５６ＭマルチポートＤＲＡＭのアーキテクチャーを示す図面である。

図１を参照すれば、提案した２５６ＭマルチポートＤＲＡＭは、各々複数のメモリセルとローデコーダＲＤＥＣを含み、コア領域を４分割している四分面に一定個数ぐらいロー方向(図面では左右方向)に配置された複数のバンクｂａｎｋ０〜ｂａｎｋ１５と、１、３四分面と２、４四分面との間にコア領域を両分するように配置されて印加された、コマンド、アドレスなどを利用して内部コマンド信号、内部アドレス信号、制御信号を生成してメモリ素子をなす各構成要素等の動作を制御するための制御部１００と、各両分面の縁に配置されて各々異なるターゲットデバイスと独立的な通信を行うための複数のポートｐｏｒｔ０〜ｐｏｒｔ７と、各四分面に対応するバンクとポートとの間にロー方向に配置されて並列データ伝送を行うための第１ないし第４グローバルデータバスＧＩＯ_ＬＵ、ＧＩＯ_ＲＵ、ＧＩＯ_ＬＤ、ＧＩＯ_ＲＤと、ロー方向に隣接した２グローバルデータバス間に配置されて２グローバルデータバスを選択的に接続するための第１及び第２グローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄと、各バンクのコラム方向(図面では上下方向)に配置されてバンク内部のデータ伝送を行うための複数のトランスファーバスＴＢと、コラム方向に隣接した２バンク間に配置されて２バンク各々のトランスファーバスＴＢを選択的に接続するための複数のトランスファーバス接続部ＴＧと、各バンクと該当バンクが属する四分面のグローバルデータバス間に配置されて各トランスファーバスＴＢと該当グローバルデータバスとの間のデータ交換を行うための複数のバス接続部ＴＬと、各ポートとそのポートが属する四分面のグローバルデータバスとの間に配置されて該当ポートとグローバルデータバスとの間のデータ送受信を行うための複数のデータ伝達部ＱＴＲＸを備える。

以下、前記のような２５６ＭマルチポートＤＲＡＭの細部構成を説明する。

１６個のバンクｂａｎｋ０〜ｂａｎｋ１５各々は、１６Ｍ(８ｋロー×２ｋコラム）のＤＲＡＭセルとローデコーダＲＤＥＣを含み、各バンク内部には通常のＤＲＡＭコア領域で必須的なビットライン感知増幅器、等化器などのコア回路を具備する。

バンクｂａｎｋ０〜ｂａｎｋ１５は、コア領域を４分割している各四分面に４個ずつロー方向に配置される。具体的に、コア領域の１四分面(左側の上)にはｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６が、２四分面(右側の上)にはｂａｎｋ８、ｂａｎｋ１０、ｂａｎｋ１２、ｂａｎｋ１４が、３四分面(左側の下)にはｂａｎｋ１、ｂａｎｋ３、ｂａｎｋ５、ｂａｎｋ７が、４四分面(右側の下)にはｂａｎｋ９、ｂａｎｋ１１、ｂａｎｋ１３、ｂａｎｋ１５が各々配置される。一方、ローデコーダＲＤＥＣは各バンクの一側に隣接バンクのローデコーダＲＤＥＣと対をなすように配置することが好ましい。また、一つのページ(コラム）は４個のセグメント(各セグメントは５１２個のセルからなる)に区分される。

また、制御部１００は、パケット形態で伝送されたコマンドＡＣＴ、アドレスなどを利用して内部活性化コマンド信号ＡＣＴ、内部不活性化コマンド信号ＰＣＧ、内部リ―ドコマンド信号ＲＤ、内部ライトコマンド信号ＷＤなどの内部コマンド信号と、活性化アレイアドレスＡＡＡ、不活性化アレイアドレスＰＡＡ、リ―ドアレイアドレスＲＡＡ、ライトアレイアドレスＷＡＡ、ローアドレスＲＡ、リ―ドセグメントアドレスＲＳＡ、ライトセグメントアドレスＷＳＡなどの内部アドレス信号と、トランスファーゲート制御信号ＴＧＣ、ポート/パイプレジスタフラグ信号ＰＲＥＧ、ポート/パイプレジスタデータ駆動信号ＤＰ、ＤＲＡＭコアテストモードフラグ信号ＤＴＭなどの制御信号を生成し、メモリ素子をなす各構成要素等の動作を制御するコントロールブロックである。

また、ポートｐｏｒｔ０〜ｐｏｒｔ７は、各四分面のダイ(die)の端部分(該当四分面の全てのバンクが共有する長軸辺部分)に各々二つずつ配置される。具体的に、１四分面にはｐｏｒｔ０、ｐｏｒｔ２が、２四分面にはｐｏｒｔ４、ｐｏｒｔ６が、３四分面にはｐｏｒｔ１、ｐｏｒｔ３が、４四分面にはｐｏｒｔ５、ｐｏｒｔ７が各々配置される。各ポートは直列Ｉ/Ｏインターフェスを支援し、各々異なるターゲットデバイス(例えば、チップセット、グラフィックチップなど)と独立的な通信を行う。一方、ポートｐｏｒｔ０〜ｐｏｒｔ７が直列入/出力インターフェスを支援するようにする場合、各ポートｐｏｒｔ０〜ｐｏｒｔ７は、データ、アドレス、コマンドなどに対応する複数のパッドと、パッドに伝送された送/受信信号をバッファリングするためのパッドバッファ(リードバッファ、ライトバッファ)と、受信されたデータをデコーディングするためのデコーダと、送信するデータをエンコーディングするためのエンコーダと、受信された直列データを並列データに変換し、送信する並列データを直列データに変換するためのデータ変換器などを備える。

また、１四分面のバンクとポートとの間には、第１グローバルデータバスＧＩＯ_ＬＵが、２四分面には第２グローバルデータバスＧＩＯ_ＲＵが、３四分面には第３グローバルデータバスＧＩＯ_ＬＤが、４四分面には第４グローバルデータバスＧＩＯ_ＲＤが配置される。第１ないし第４グローバルデータバスＧＩＯ_ＬＵ、ＧＩＯ_ＲＵ、ＧＩＯ_ＬＤ、ＧＩＯ_ＲＤは、各々該当四分面のバンク、ポート及びグローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄと接続される両方向データバス(５１２ビット)である。

一方、第１グローバルデータバスＧＩＯ_ＬＵと第２グローバルデータバスＧＩＯ_ＲＵとは第１グローバルデータバス接続部ＰＲ_Ｕを介して接続でき、第３グローバルデータバスＧＩＯ_ＬＤと第４グローバルデータバスＧＩＯ_ＲＤは、第２グローバルデータバス接続部ＰＲ_Ｄを介して接続できる。第１及び第２グローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄは、グローバルデータバスのライン数(５１２個)に対応する両方向パイプレジスタを備える。

また、トランスファーバスＴＢは、各バンクのビットライン感知増幅器と該当バンクに対応するバス接続部ＴＬを接続するローカルデータバスである。トランスファーバスＴＢのライン数は一つのセグメントに該当するセルの数(例えば、５１２個)と同一であり、差動バスで実現される。

また、トランスファーバス接続部ＴＧはトランスファーバスＴＢのライン数だけのＭＯＳトランジスタで実現できる。トランスファーバスＴＢが差動バスであるから、一つのトランスファーバス接続部ＴＧは総５１２対のＭＯＳトランジスタで実現できる。このような理由でトランスファーバス接続部ＴＧをトランスファーゲートと称する。

また、バス接続部ＴＬは、５１２個のトランスファーラッチが１セットであり、総１６セットが備えられる。各トランスファーラッチは、リ―ド用バス接続回路(ＤＲＡＭのＩＯ感知増幅器に該当する）とライト用バス接続回路(ＤＲＡＭのライトドライバに該当する)とから構成される。ここで、リ―ド用バス接続回路はトランスファーバスＴＢに載せられたリードデータを感知してラッチするためのリ―ド感知増幅器及びラッチされたデータを該当バンクが属する四分面のグローバルデータバスにドライビングするためのリ―ドドライバーを具備する。また、ライト用バス接続回路はグローバルデータバスに載せられたライトデータを感知してラッチするためのライトラッチと、トランスファーバスＴＢにライトデータをドライビングするためのライトドライバーを備える。

また、データ伝達部ＱＴＲＸは、それに対応するポートに印加されたライトデータをグローバルデータバスに伝達するための５１２個の送信機ＱＴxとグローバルデータバスから印加されたリ―ドデータを受信して該当ポートに伝達するための５１２個の受信機ＱＲｘを備える。

以外にも図示されていないが、提案された２５６ＭマルチポートＤＲＡＭはダイの隅部分に配置され、外部電圧を印加されて内部電圧を生成するための電圧生成器、１四分面及び２四分面に対応するポート間、また３四分面及び４四分面に対応するポート間に配置されたテストロジック、ダイの端に配置されたクロックパッドをはじめとする各種パッドなどをさらに備える。

また、各四分面には制御部１００からバンクに至るコマンドラインＡＣＴ、ＰＣＧ、ＲＤ、ＷＤと、制御部１００からバンクに至るアドレスラインＡＡＡ＜０：１＞、ＰＡＡ＜０：１＞、ＲＡＡ＜０：１＞、ＷＡＡ＜０：１＞、ＲＡ＜０：１２＞、ＲＡＳ＜０：１＞、ＷＳＡ＜０：１＞が備えられる。また、制御部１００の左右側には各々制御部１００からトランスファーバス接続部ＴＧに至るトランスファーゲート制御ラインが備えられる。

図２は、前記図１に示す２５６ＭマルチポートＤＲＡＭのコラム構成単位であるセグメントとトランスファーバスＴＢの関係を説明するための図面である。
図２を参照すれば、提案された２５６ＭマルチポートＤＲＡＭは、従来の一般的なＤＲＡＭのように複数のメモリセルアレイ２００とビットライン感知増幅器アレイ２１０を備える。

一つのメモリセルアレイ２００を基準とすれば、一対のトランスファーバスＴＢ<０>、ＴＢb<０>はメモリセルアレイ２００の上下部に配置された４個のビットライン感知増幅器ＢＬＳＡと接続する(点線Ａ参照)。この４個のビットライン感知増幅器ＢＬＳＡは各々異なるセグメント選択信号ＳＧＳ<０:３>(従来の一般的なＤＲＡＭのコラム選択シーン号(Ｙｉ)に対応する信号である)により制御される。したがって、２ｋコラムの場合、一つのローと一つのセグメントが選択されれば同時に５１２個のセルが選択されて、それに対応する５１２ビットのトランスファーバスＴＢ<０:５１１>とデータ交換が行われる。

一方、１四分面の各バンクに対応するトランスファーバスＴＢは同一コラム軸上に配置された３四分面の各バンクに対応するトランスファーバスＴＢとトランスファーゲートＴＧを介して接続することができる(５１２個のＴＧが１セットに構成され、総８セットである)。すなわち、トランスファーゲートＴＧは、同一コラム軸上に配置された２バンク(これを「アレイ」と定義する)に対応するトランスファーバスＴＢ間に配置されて、２トランスファーバスＴＢを選択的に接続する。トランスファーゲートＴＧを制御するための制御信号ＴＧＣは制御部１００から生成される。

以下、上述したように構成された２５６ＭマルチポートＤＲＡＭの動作を説明する。

図３Ａは、前記図２に示す２５６ＭマルチポートＤＲＡＭのノーマルリ―ド経路を示した図面であり、図３Ｂはノーマルライト経路を示した図面である。

まず、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントのデータ(５１２ビット)をリ―ドする場合を仮定する。

図３Ａを参照すれば、ポートｐｏｒｔ０を介してリ―ド動作と関連したコマンド、アドレスなどがパケット形態で印加されれば、制御部１００はまずバンクｂａｎｋ０に対する内部活性化コマンド信号ＡＣＴ、活性化アレイアドレスＡＡＡ及びローアドレスＲＡを生成して特定ロー(ワードライン)を活性化させ、次いでバンクｂａｎｋ０に対した内部リ―ドコマンド信号ＲＤ、リ―ドアレイアドレスＲＡＡ及びリ―ドセグメントアドレスＲＳＡを生成する。これにより、ビットライン感知増幅器ＢＬＳＡはリ―ドセグメントアドレスＲＳＡに対応するセグメントの５１２ビットデータを感知増幅してトランスファーバスＴＢ、ＴＢｂに駆動する。一方、バンクｂａｎｋ０のバス接続部ＴＬはバンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂに載せられたリ―ドデータを感知して、第１グローバルデータバスＧＩＯ_ＬＵにデータを駆動する。次いで、第１グローバルデータバスＧＩＯ_ＬＵに伝達されたリ―ドデータは、ポートｐｏｒｔ０に対応するデータ伝達部ＱＴＲＸの受信機ＱＲｘを経てポートｐｏｒｔ０内のリードバッファに格納され、リ―ドバッファに格納されたデータは一定単位のパケットに変換されて直列データ形態でポートｐｏｒｔ０と接続したターゲットデバイスに伝送される。以後、制御部１００は、内部不活性化コマンド信号ＰＣＧ、不活性化アレイアドレスＰＡＡを生成して該当アレイのローを不活性化させる。この場合、該当アレイのトランスファーバス接続部ＴＧは、スイッチオフ状態となって、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同一アレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂ間の接続が遮断されるようにする。図示しない符号ＢＬ、ＢＬｂ´はビットライン対、Ｔはセルトランジスタ、Ｃはキャパシタを各々示すものである。

次に、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントにデータ(５１２ビット)をライトする場合を仮定する。

図３Ｂを参照すれば、ポートｐｏｒｔ０を介してライト動作と関連したコマンド、アドレス、データなどがパケット形態で印加されれば、制御部１００はまずバンクｂａｎｋ０に対した内部活性化コマンド信号ＡＣＴ、活性化アレイアドレスＡＡＡ及びローアドレスＲＡを生成して特定ロー(ワードライン)を活性化させ、次いでバンクｂａｎｋ０に対する内部ライトコマンド信号ＷＴ、ライトアレイアドレスＷＡＡ及びライトセグメントアドレスＷＳＡを生成する。この場合、制御部１００のスケジューリングによりポートｐｏｒｔ０のライトバッファに格納された５１２ビットデータがライトセグメントアドレスＷＳＡに対応するセグメント(５１２個のメモリセル)に記録される。ポートｐｏｒｔ０で並列データに変換されたデータはデータ伝達部ＱＴＲＸの送信機ＱＴｘを経て第１グローバルデータバスＧＩＯ_ＬＵにローディングされ、バンクｂａｎｋ０のバス接続部ＴＬを介して再びバンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂで駆動され、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂにロードされたデータは、ライトセグメントアドレスＷＳＡに対応するビットライン感知増幅器ＢＬＳＡを介して５１２個のメモリセルに格納される。以後、制御部１００は、内部不活性化コマンド信号ＰＣＧ、不活性化アレイアドレスＰＡＡを生成して該当アレイのローを不活性化させる。

図４Ａは、前記図２に示す２５６ＭマルチポートＤＲＡＭのクロスリ―ド経路を示す図面であり、図４Ｂはクロスライト経路を示す図面である。

まず、ポートｐｏｒｔ１を介してバンクｂａｎｋ０にある特定セグメントのデータ(５１２ビット)をリ―ドする場合を仮定する。

図４Ａを参照すれば、全般的な動作は上述したノーマルリ―ド時と略類似しているが、該当アレイのトランスファーバス接続部ＴＧがスイッチオン状態となってバンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同一アレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂとが互いに接続するようにすることが異なる。一方、バンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂにロードされるデータは、バンクｂａｎｋ１に対応するバス接続部ＴＬ、第３グローバルデータバスＧＩＯ_ＬＤ、ポートｐｏｒｔ１に対応するデータ伝達部ＱＴＲＸ、ポートｐｏｒｔ１を経てターゲットデバイスに伝達される。次に、ポートｐｏｒｔ１を介してバンクｂａｎｋ０にある特定セグメントにデータ(５１２ビット)をライトする場合を仮定する。

図４Ｂを参照すれば、全般的な動作は上述したノーマルライト時とほぼ類似するが、やはり該当アレイのトランスファーバス接続部ＴＧがスイッチオン状態となってバンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同一アレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂが互いに接続されるようにすることが異なる。この場合、ポートｐｏｒｔ１に印加されたデータは、ポートｐｏｒｔ１に対応するデータ伝達部ＱＴＲＸ、第３グローバルデータバスＧＩＯ_ＬＤ、バンクｂａｎｋ１に対応するバス接続部ＴＬを経てバンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂにロードされ、以後の過程は前述したノーマルライト時と同一である。一方、第１グローバルデータバスＧＩＯ_ＬＵと第２グローバルデータバスＧＩＯ_ＲＵとの間にデータ交換が必要な場合には第１グローバルデータバス接続部ＰＲ_Ｕを介して２グローバルデータバスを接続し、第３グローバルデータバスＧＩＯ_ＬＤと第４グローバルデータバスＧＩＯ_ＲＤとの間にデータ交換が必要な場合には第２グローバルデータバス接続部ＰＲ_Ｄを介して２グローバルデータバスを接続すればよい。

上述したように提案されたマルチポートＤＲＡＭは、全てのポートｐｏｒｔ０〜ｐｏｒｔ７で全てのセグメントをアクセスでき、複数のポートを介して独立的なアクセスが可能であるため(グローバルデータバスが重複使用されない範囲で)同時にマルチアクセスが可能である。また、新しい構造の適用を介してコア領域の各四分面で５１２ビットのデータを並列に処理でき、ポートでは直列にデータを入/出力できる。したがって、レイアウト面積増加を最小化し、パッケージングが容易で、かつデータバスでのデータ線路間のスキュー問題を誘発しないながらバンド幅を大きく増加させることができる。

図５は、前記図１に示す２５６ＭマルチポートＤＲＡＭのデータ伝達構造を示した図面である。

図５を参照すれば、マルチポートＤＲＡＭは入/出力インターフェスであるポートとメモリセルブロックであるバンクとの間には互いにデータを交換できるグローバルデータバスＧＩＯが存在する。また、グローバルデータバスＧＩＯとポートとの間のデータ送受信のため、データ伝達部ＱＴＲＸが存在し、グローバルデータバスＧＩＯとバンクとの間のデータ送受信のため、バス接続部ＴＬが存在する。

図６は、前記図１に示す２５６ＭマルチポートＤＲＡＭのグローバルデータバスＧＩＯ構造を説明するための図面である。

図６を参照すれば、全体チップは各々が独立的なＤＲＡＭのように動作可能な４個の四分面Ｑｕａｒｔｅｒ_ＬＵ、Ｑｕａｒｔｅｒ_ＲＵ、Ｑｕａｒｔｅｒ_ＬＤ、Ｑｕａｒｔｅｒ_ＲＤを有しており、各四分面Ｑｕａｒｔｅｒ_ＬＵ、Ｑｕａｒｔｅｒ_ＲＵ、Ｑｕａｒｔｅｒ_ＬＤ、Ｑｕａｒｔｅｒ_ＲＤの構成は同一である。１四分面Ｑｕａｒｔｅｒ_ＬＵの例を挙げて説明すれば、グローバルデータバスＧＩＯには４個のバンクと２個のポート、そしてグローバルデータバス接続部ＰＲ_Ｕが接続する。すなわち、一つの筋に７個の枝が接続した形状をなしている。このように一つのグローバルデータバスＧＩＯを複数の個所で共有する場合、グローバルデータバスＧＩＯのロードが大きくなる問題とデータ干渉問題などが発生できる。

図７は、前記図１に示す２５６ＭマルチポートＤＲＡＭでのワーストリ―ドケース及びワーストライトケースを示す図面である。

図７を参照すれば、一つのグローバルデータバスＧＩＯは、５１２個のバスラインを備え、横方向配線と縦方向配線が存在する。通常のシリコンプロセスにおいて縦方向配線は第１金属配線で実現し、横方向配線は第２金属配線で実現する。このように階層的な金属配線構造を使用する理由は、配線をさらに容易にするためのものであって、通常第２金属配線より下部に位置した第１金属配線の抵抗値がより大きい。しかし、示すように縦方向配線(第１金属配線）長さがバスライン別に大きい差を見せるようになる。これは場合によって各バスラインの負荷値が異なるようになる結果を招く。

このような各バスライン別の負荷値の差と共にデータ伝送経路にともなう負荷値の差が現れることができる。例えば、ポートｐｏｒｔ０とバンクｂａｎｋ６との間にリ―ドまたはライトされる時、データ伝送経路が最も長く現れるため、グローバルデータバスＧＩＯの負荷も最も大きく現れる。しかし、これはグローバルデータバスＧＩＯのライン配置をどのような方式でするかによって変わることができ、ポートｐｏｒｔ０とバンクｂａｎｋ６との間のデータ伝送が常に悪いケースとは言えない。

上述したように提案されたマルチポートＤＲＡＭは、５１２ビットに至る拡幅のグローバルデータバスＧＩＯを具備している。従来に提案された最もバンド幅が大きいＤＲＡＭ ＤＤＲ２のグローバルデータバスが６４個のバスラインを有していることに比較すれば、バスラインの数が非常に多いことが分かる。
グローバルデータバスのライン数が６４個以下である場合には、バスを介して伝達されるデータがコア電圧(Ｖｃｃ)レベルでプールスイングしてもその電流消費量がそれほど大きい問題とはならなかったが、グローバルデータバスのライン数が６４個より増加すれば、すなわち１２８、２５６、５１２個などに増加すればデータ伝送に多くの電流が消費されて電力問題を引き起こす。

このような広幅のグローバルデータバスでの電力問題を解決するため、本発明の出願人は従来の電圧ドライブ方式でない電流センシング方式を使用するグローバルデータバス送/受信構造を提案したことがある(２００３年１２月２２日付けで出願された韓国特許出願第２００３-９４６９７号参照)。

図８は、韓国特許出願第２００３-９４６９７号に係るデータ伝達部ＱＴＲＸとバス接続部ＴＬの送信機及び受信機の回路構成を示す図面である。

図８を参照すれば、バス接続部ＴＬの送信機ＴＸは、グローバルデータバスＧＩＯと接地電圧段(ｖｓｓ)との間に順に接続し、各々データ信号ＴＸ１及びデータ駆動パルスＤＰ１をゲート入力とするＮＭＯＳトランジスタＮ５、Ｎ６を備える。

そして、バス接続部ＴＬの受信機ＲＸは、ソースが電源電圧端ＶＤＤに接続
されてドレインとゲートとがダイオード接続されたＰＭＯＳトランジスタＰ１と、ソースが電源電圧端ＶＤＤに接続され、ドレインが出力ノードに接続されたＰＭＯＳトランジスタＰ２と、ソースがＰＭＯＳトランジスタＰ１のドレインに接続され、ドレインがグローバルデータバスＧＩＯに接続され、ゲートに基準電圧ＶＲを印加されるＮＭＯＳトランジスタＮ１と、ソースがＰＭＯＳトランジスタＰ２のドレイン(出力ノード)に接続され、ゲートに基準電圧ＶＲを印加されるＮＭＯＳトランジスタＮ２と、ソースがＮＭＯＳトランジスタＮ２のドレインに接続されてドレインが接地電圧段ｖｓｓに接続され、ゲートにデータ平価信号ＥＶＡＬ１を印加されるＮＭＯＳトランジスタＮ９を備える。

一方、データ伝達部ＱＴＲＸの送信機ＱＴＸは、グローバルデータバスＧＩＯと接地電圧段ｖｓｓとの間に順に接続し、各々データ信号ＴＸ及びデータ駆動パルスＤＰ２をゲート入力とするＮＭＯＳトランジスタＮ７、Ｎ８を備える。

また、データ伝達部ＱＴＲＸの受信機ＱＲＸはソースが電源電圧端ＶＤＤに
接続され、ドレインとゲートとがダイオード接続されたＰＭＯＳトランジスタＰ３と、ソースが電源電圧端ＶＤＤに接続され、ドレインが出力ノードに接続されたＰＭＯＳトランジスタＰ４と、ソースがＰＭＯＳトランジスタＰ３のドレインに接続され、ドレインがグローバルデータバスＧＩＯに接続されてゲートに基準電圧ＶＲを印加されるＮＭＯＳトランジスタＮ３と、ソースがＰＭＯＳトランジスタＰ４のドレイン(出力ノード)に接続され、ゲートに基準電圧ＶＲを印加されるＮＭＯＳトランジスタＮ４と、ソースがＮＭＯＳトランジスタＮ４のドレインに接続され、ドレインが接地電圧段ｖｓｓに接続され、ゲートにデータ平価信号ＥＶＡＬ２を印加されるＮＭＯＳトランジスタＮ１０を備える。

一方、グローバルデータバスＧＩＯは、実際には長い金属配線で実現するが、これは等価的な抵抗ＲとキャパシタＣで実現できる。

グローバルデータバスＧＩＯを介したバス接続部ＴＬの送信機ＴＸとデータ伝達部ＱＴＲＸの受信機ＱＴＸとの間のデータ伝送をリ―ドＲＤと言い、グローバルデータバスＧＩＯを介したデータ伝達部ＱＴＲＸ送信機ＱＴＸとバス接続部ＴＬの受信機ＲＸとの間のデータ伝送をライトＷＴという。

このようなデータ伝送構造は基本的に送信機ＴＸ、ＱＴＸから伝送するデータ信号ＴＸ１、ＴＸ２の状態によってグローバルデータバスＧＩＯを充電、または放電し、受信機ＲＸ、ＱＲＸでグローバルデータバスＧＩＯの状態を感知する方式である。

図９Ａは、前記図８に示す回路の正常的なデータ伝送時のタイミング図である。

以下、図９Ａを参照しバス接続部ＴＬの送信機ＴＸとデータ伝達部ＱＴＲＸの受信機ＱＲＸとの間のデータ伝送、すなわち、リ―ドＲＤ動作時を例に挙げて前記図８に示す回路の動作を説明する。

データ駆動パルスＤＰ１は、リ―ド動作時クロックに同期されて論理レベルハイに活性化されて、バンクから出力されたデータがグローバルデータバスＧＩＯに載せられるようにする信号であり、データ平価信号ＥＶＡＬ２はデータ駆動パルスＤＰ１が論理レベルハイに活性化された時点から一定時間(グローバルデータバスＧＩＯの充/放電がある程度なされることができるマージン)以後に論理レベルハイに活性化されてグローバルデータバスＧＩＯに載せられたデータを評価する信号である。

まず、バス接続部ＴＬの送信機ＴＸに入力されるデータ信号ＴＸ１及びデータ駆動パルスＤＰ１が各々論理レベルハイであれば、ＮＭＯＳトランジスタＮ５及びＮ６がターンオンされてグローバルデータバスＧＩＯが放電される。この場合、データ伝達部ＱＴＲＸの受信機ＱＲＸのノードＡ２の電位がＶＤＤ-Ｖｔｐ(ＰＭＯＳトランジスタのしきい電圧)以下に低下され、これに伴いＰＭＯＳトランジスタＰ３、Ｐ４がターンオンされてデータ伝達部ＱＴＲＸの受信機ＱＲＸの出力信号ＤＡＴＡ２は論理レベルハイとなる。すなわち、論理レベルハイのデータがグローバルデータバスＧＩＯを介して正確に伝達されることが分かる。

次に、データ信号ＴＸ１が論理レベルローであり、データ駆動パルスＤＰ１が論理レベルハイであれば、グローバルデータバスＧＩＯが充電された状態を維持するので、データ伝達部ＱＴＲＸの受信機ＱＲＸのノードＡ２が放電されなくなり、これに伴いＰＭＯＳトランジスタＰ４が出力端を強く論理レベルハイに駆動できなくなる。このような状態でデータ平価信号ＥＶＡＬ２が論理レベルハイとなれば、ＮＭＯＳトランジスタＮ１０がターンオンされて出力端が放電され、データ伝達部ＱＴＲＸの受信機ＱＲＸの出力信号ＤＡＴＡ２は論理レベルローとなる。すなわち、論理レベルローのデータがグローバルデータバスＧＩＯを介して伝達されることが分かる。

図９Ａに示すように、データ駆動パルスＤＰ１のハイ区間が４回あるが、これは４回のデータ伝送が行われることを意味する。すなわち、最初の２回はハイデータを、その次の２回はローデータを伝送することを意味する。

しかし、ハイデータを伝送する場合、ＰＭＯＳトランジスタＰ４がＮＭＯＳトランジスタＮ１０に比べてサイズが大きいため、正常的な場合であればデータ平価信号ＥＶＡＬ２が論理レベルハイとなっても出力信号ＤＡＴＡ２が論理レベルローに低下されないが、多少の波動(ｆｌｕｃｔｕａｔｉｏｎ)現象を体験するようになる。

しかし、図９Ｂに示すように初期動作時、このような波動現象がノイズとして作用して最初のハイデータを誤って認識する現象が発生することができる。

このような最初のハイデータエラーが発生する原理を図１０に示した。

図１０を参照すれば、まずリ―ドまたはライト動作なしに充分の時間(数μｓ
程度）が維持されれば、グローバルデータバスＧＩＯが充電(該当ＧＩＯに接続したデータ送信ブロック(ポート、バンク、グローバルデータバス接続部でＧＩＯに電流を供給する)となって、その電位が続いて上昇し、ある程度の電位に奪すればこれ以上充電がなされずその電位レベルで留まるようになる。以下、このようなグローバルデータバスＧＩＯのプリチャージ電位レベルを飽和されたＧＩＯレベルと記す。 また、図８を参照すれば、バス接続部ＴＬの受信機ＲＸ及びデータ伝達部ＱＴＲＸの受信機ＱＲＸにはゲートに基準電圧ＶＲを印加されるＮＭＯＳトランジスタＮ１、Ｎ２及びＮ３、Ｎ４が存在する。これらは、基準電圧ＶＲによって抵抗値が変化するアクティブロードであって、グローバルデータバスＧＩＯに流れる電流量を調節する役割を行う。 したがって、上述した飽和されたＧＩＯレベルは基準電圧ＶＲにより決定される。すなわち、グローバルデータバスＧＩＯに充電される電荷は受信機ＲＸ、ＱＲＸ側から提供されるが、基準電圧ＶＲをゲート入力とするＮＭＯＳトランジスタＮ１及びＮ３の状態によりグローバルデータバスＧＩＯに対する充電可否及び速度が決定される。 基準電圧ＶＲをゲート入力とするＮＭＯＳトランジスタＮ１及びＮ３はグローバルデータバスＧＩＯが放電された場合、強くターンオンされ、その後グローバルデータバスＧＩＯが充電されてＶＲ-Ｖｔｎ(ＮＭＯＳトランジスタのしきい抵抗）以上の電位まで上昇すれば、ターンオフされてこれ以上グローバルデータバスＧＩＯに電荷を提供しない。したがって、基準電圧ＶＲが増加すれば飽和されたＧＩＯレベルも増加し、基準電圧ＶＲが減少すれば飽和されたＧＩＯレベルも減少する。

リ―ド動作を例に挙げて説明すれば、このような飽和されたＧＩＯレベルがデータ駆動パルスＤＰ１の論理レベルハイ区間Ｈの間ハイ状態のデータ信号ＴＸ１に対したグローバルデータバスＧＩＯの放電動作時、最初のハイデータとその以後のハイデータを判別するのに相違点がある。 すなわち、最初のハイデータの場合、グローバルデータバスＧＩＯの放電開始点が飽和されたＧＩＯレベルであり、以後のハイデータの場合にはグローバルデータバスＧＩＯの放電開始点が飽和されたＧＩＯレベルより低いため、最初ハイデータに比べて放電条件が良好する。これはデータ判別信号ＥＶＡＬ２が論理レベルハイに活性化される時点で最初ハイデータの場合Ａと２番目のハイデータの場合ＢのグローバルデータバスＧＩＯのレベルが互いに異なることによっても確認できる。すなわち、最初ハイデータ判別時にはグローバルデータバスＧＩＯが充分の放電にならない状態であるため、データ伝達部ＱＴＲＸの受信機ＱＲＸ側からこれをローデータと判別する可能性が高い。 このような最初のハイデータエラー問題はグローバルデータバスＧＩＯの負荷が大きくなるが、グローバルデータバスＧＩＯの放電に必要な時間がグローバルデータバスＧＩＯの負荷に比例して増加するためである。上述したようにマルチポートＤＲＡＭで使用するグローバルデータバスＧＩＯの構造は一つのグローバルデータバスＧＩＯを複数のデータ送受信ブロック(例えば、４個のバンク、２個のポート、１個のグローバルデータバス接続部ＰＲが共有する構造であるため、データ伝送経路によってブローバルデータバスＧＩＯの負荷が増加しやすくて、またグローバルデータバスＧＩＯのバスラインの配線をどのように設計したかによってもグローバルデータバスＧＩＯの負荷が敏感に変化する構造であるため、最初のハイデータエラー問題はさらに一層深刻であると言える。 一方、基準電圧ＶＲのレベルを低下させると、グローバルデータバスＧＩＯが充電されるのにかかる時間が増加するため、基準電圧ＶＲのレベルを低下させると、最初ハイデータフェールをある程度低減できる反面、ローデータを伝送する時問題が発生する。 したがって、最初ハイデータエラーを防止するため、基準電圧ＶＲのレベルを調節する方法は適切な方法ではなく、他の方式でグローバルデータバスＧＩＯのプリチャージレベルを調節するスキームが必要となる。
韓国特許出願第２００３-９２３７５号の明細書

本発明は、上述した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、ローデータ伝送時問題を誘発しないながら、電流センシング方式のグローバルデータバス送受信構造における初期動作時最初ハイデータエラー現象を防止できるマルチポートメモリ素子を提供することである。

上述した問題を解決するため、本発明は、複数のバスラインを備えるグローバルデータバスと、前記グローバルデータバスとデータを交換するための電流センシング方式の送受信器を備え、かつ複数のバンク及びポートを備える、複数のデータ送受信ブロックと、初期化信号に応答して前記グローバルデータバスの各バスラインを放電させるための複数のスイッチング手段と、前記初期化信号を生成するための初期化信号の生成手段と、を備えるマルチポートメモリ素子が提供される。

好ましくは、前記初期化信号の生成手段は、該当グローバルデータバスとデータを交換できる全てのバンクの活性化区間を画定するバンクアクティブ情報信号に応答することによって、バンクアクティブ情報パルスを生成するためのパルス生成部と、前記バンクアクティブ情報パルスを受け取って、前記バンクアクティブ情報パルスの活性化以後一定時間の間、前記バンクアクティブ情報パルスの活性化を無視するためのバンクアクティブ無視信号を生成するための区間信号生成部と、パワーアップ信号、前記バンクアクティブ情報パルス、前記バンクアクティブ無視信号に応答して、初期化信号を生成するための論理組合部とを備える。

好ましくは、該当グローバルデータバスとデータを交換できる全てのバンクの活性化区間を確定するバンクアクティブ情報信号に応答することによって、バンクアクティブ情報パルスを生成するためのパルス生成部と、前記バンクアクティブ情報パルス及びパワーアップ信号に応答して初期動作時初期化信号の活性化を制御するための初期制御信号及び発振イネーブル信号を出力するためのパルス加工部と、前記発振イネーブル信号に応答して周期的に活性化される周期パルスを生成するための周期パルス生成部と、前記バンクアクティブ情報信号、前記バンクアクティブ情報パルス、前記パワーアップ信号、前記周期パルス、前記初期制御信号に応答して前記初期化信号を生成するための論理組合部とを備える。

本発明は、電流センシング方式のデータ送受信構造を備えて、グロバルデータバスとデータを交換するデータ送受信ブロック(バンク、ポート、グロバルデータバス接続部)を備えるマルチポートメモリ素子において、グローバルデータバスの各バスラインを放電させることのできる初期化用スイッチを使用し、初期化用スイッチを合理的に制御できるようにする初期化信号の生成回路を提案する。上述したように、初期動作時最初ハイデータエラーはグローバルデータバスの高いプリチャージレベルに起因するものである。本発明では、データ伝送に問題を誘発しないながらも、グローバルデータバスの高いプリチャージレベルを低下させることができる。

上述したような本発明は電流センシング方式のグローバルデータバス送受信構造を有するマルチポートメモリ素子での初期動作時最初ハイデータエラー現象を防止でき、これによってマルチポートメモリ素子の信頼度及び動作特性を改善できる。

以下、添付する図面を参照しながら本発明の最も好ましい実施の形態を詳細に説明する。

図１１は、本発明に適用されるグローバルデータバスＧＩＯの初期化構造を示す図面である。

図１１を参照すれば、本発明が適用されたマルチポートメモリ素子は５１２ビットのグローバルデータバスＧＩＯ<０:５１１>各々のバスラインごとに初期化のためのトランジスタを備える。図面では初期化信号ｉｎｉｔをハイアクティブ信号に仮定しＮＭＯＳトランジスタを用いる場合を例示したが、場合によって他の種類のトランジスタを用いることができる。

また、全てのトランジスタは接地電圧段に接続され初期化信号ｉｎｉｔが活性化された場合にグローバルデータバスＧＩＯ<０:５１１>の各々バスラインを放電させるようになる。

また、初期化信号ｉｎｉｔは全てのトランジスタに対して一つの共通ラインとして印加する。

一方、図面ではグローバルデータバスＧＩＯ<０:５１１>にグローバルデータバス接続部ＰＲのみが接続される場合を例示しているが、前記図１に示すように、複数のバンク及びポートがグローバルデータバスＧＩＯ<０:５１１>に接続される。

以下では、前記トランジスタを合理的に制御するための初期化信号ｉｎｉｔ生成回路の実施の形態を述べる。

図１２は、本発明の一実施の形態に係る初期化信号の生成回路の詳細構成図である。

図１２を参照すれば、本実施の形態に係る初期化信号の生成回路は、該当グローバルデータバスとデータを交換できる全てのバンクのアクティブ区間を画定するバンクアクティブ情報信号ＱＡＳＵＭに応答して、バンクアクティブ情報パルスＱＡＳＵＭ_Ｐを生成するためのパルス生成部１２００と、バンクアクティブ情報パルスＱＡＳＵＭ_Ｐを受け取ってバンクアクティブ情報パルスＱＡＳＵＭ_Ｐの活性化以後一定時間の間バンクアクティブ情報パルスＱＡＳＵＭ_Ｐの活性化を無視するためのバンクアクティブ無視信号ＡＣＣＥＰＴｂを生成するための区間信号生成部１２１０と、パワーアップ信号ＰＷＲＵＰ、バンクアクティブ情報パルスＱＡＳＵＭ_Ｐ、バンクアクティブ無視信号ＡＣＣＥＰＴｂに応答して初期化信号ｉｎｉｔを生成するための論理組合部１２２０を備える。

ここで、パルス生成部１２００は、バンクアクティブ情報信号ＱＡＳＵＭを入力とする遅延部６３０と、遅延部６３０の出力信号を入力とするインバータＩＮＶ１４と、インバータＩＮＶ１４の出力信号とバンクアクティブ情報信号ＱＡＳＵＭを入力とするＮＡＮＤゲートＮＤ１１と、ＮＡＮＤゲートＮＤ１１の出力信号を入力としてバンクアクティブ情報パルスＱＡＳＵＭ_Ｐを生成するためのインバータＩＮＶ１５を備える。

また、区間信号生成部１２１０は、バンクアクティブ情報パルスＱＡＳＵＭ_Ｐを入力とする遅延部６２０と、遅延部６２０の出力信号を入力とするインバータＩＮＶ１２と、インバータＩＮＶ１２の出力信号を入力として遅延されたバンクアクティブ情報パルスＱＡＳＵＭ_ＰＤを出力するためのインバータＩＮＶ１３と、遅延されたバンクアクティブ情報パルスＱＡＳＵＭ_ＰＤをゲート
入力とするプルダウンＮＭＯＳトランジスタＭＮ１２、周期終了パルスＲＳＴｂをゲート入力とするプルダウンＮＭＯＳトランジスタＭＮ１１及びプルアップＰＭＯＳトランジスタＭＰ１１から構成されたバッファと、バッファの出力端と電源電圧端ＶＤＤとの間に接続され、インバータＩＮＶ１６を介して反転されたパワーアップ信号ＰＷＲＵPをゲート入力としてバッファの出力端を初期化するためのＰＭＯＳトランジスタＭＰ１２と、バッファの出力信号ｓｔｄｂｙをラッチするためのインバータラッチＩＮＶ１７及びＩＮＶ１８と、インバータラッチＩＮＶ１７及びＩＮＶ１８の出力信号ＡＣＣＥＰＴを入力としてバンクアクティブ無視信号ＡＣＣＥＰＴｂを出力するためのインバータＩＮＶ１９と、バッファの出力信号ｓｔｄｂｙを入力とするリング発振器６１０と、リング発振器６１０の出力信号ＯＳＣを入力として周期終了パルスＲＳＴｂを生成するためのインバータＩＮＶ１１を備える。

また、論理組合部１２２０は、バンクアクティブ情報パルスＱＡＳＵＭ_Ｐ及びバンクアクティブ無視信号ＡＣＣＥＰＴｂを入力とするＮＡＮＤゲートＮＤ１２と、ＮＡＮＤゲートＮＤ１２の出力信号を入力とするインバータＩＮＶ２０と、パワーアップ信号ＰＷＲＵＰ及びインバータＩＮＶ２０の出力信号を入力とするＮＯＲゲートＮＯＲ１１と、ＮＯＲゲートＮＯＲ１１と、ＮＯＲゲートＮＯＲ１１の出力信号を入力として初期化信号ｉｎｉｔを出力するためのインバータＩＮＶ２１を備える。

図１３は、前記図１２のバンクアクティブ情報信号ＱＡＳＵＭを生成するためのバンクアクティブ情報信号生成回路を例示した図面である。

図１３を参照すれば、例示されたバンクアクティブ情報信号の生成回路は、四分面バンクアクティブ情報信号ＱＡ０、ＱＡ１、ＱＡ２、ＱＡ３を入力とするＮＯＲゲートと、ＮＯＲゲートの出力信号を入力としてバンクアクティブ情報信号ＱＡＳＵＭを出力するインバータを備える。

すなわち、バンクアクティブ情報信号ＱＡＳＵＭを四分面バンクアクティブ情報信号ＱＡ０、ＱＡ１、ＱＡ２、ＱＡ３を論理和を行って生成する。

ここで、四分面バンクアクティブ情報信号ＱＡ０、ＱＡ１、ＱＡ２、ＱＡ３は、前記図１に示されたマルチポートメモリ素子の１四分面、２四分面、３四分面、４四分面各々に属するバンクのいずれのバンクでもアクティブとなれば該当四分面の全てのバンクがプリチャージされるまで活性化される信号である。上述したように、マルチポートメモリ素子の場合、全てのポートからすべてのバンクに対してアクセスができるため、該当グローバルデータバスに直接的に接続されたバンクだけでなく、他のバンクのアクティブ情報も考慮しなければならない。

もちろん、マルチポートメモリ素子が必ず前記図１に示すようなアーキテクチャーを有するものではないので、該当グローバルデータバスと連動できる全てのバングに対する情報を集合すればよい。

図１４は、前記図１３のバンクアクティブ情報信号の生成回路のタイミング図である。

図１４を参照すれば、上述したようにバンクアクティブ情報信号の生成回路では、四分面バンクアクティブ情報信号ＱＡ０、ＱＡ１、ＱＡ２、ＱＡ３の論理和を行ってバンクアクティブ情報信号ＱＡＳＵＭを生成する。したがって、各四分面のいずれ一つのバンクがアクティブ状態である区間でバンクアクティブ情報信号ＱＡＳＵＭが論理レベルに活性化される状態を維持する。この区間でだけ該当グローバルデータバスが用いられる余地があるためである。

図１５は、前記図１２の遅延部(６２０及び６３０）の回路構成を示す図面であり、図１６は、前記図１２の遅延回路のタイミング図である。

図１５を参照すれば、前記図１２の遅延部(６２０及び６３０）は各々複数のインバータと複数のキャパシタとら実現できる。

図１６を参照すれば、遅延回路は入力信号ＩＮのパルス幅をそのまま維持すれば、入力信号ＩＮに比べて遅延部の遅延時間ぐらい位相が遅延された出力信号ＯＵＴを出力する。

遅延部６３０は、バンクアクティブ情報パルスＱＡＳＵＭ_Ｐのパルス幅に対応する遅延時間を有し、遅延部６２０はバンクアクティブ情報パルスＱＡＳＵＭ_Ｐが論理組合部１２２０を経て出力される初期化信号ｉｎｉｔとして出力されるのに必要とする遅延時間より大きく設計しなければならない。

図１７は、前記図１２のリング発振器６１０の回路構成を例示した図面であり、図１８は、前記図１７のリング発振器回路のタイミング図である。

図１７に示すリング発振器６１０は、一般的なリング発振器の構成を取っているので、それに対する具体的な構成説明は省略する。

但し、図１８を参照してその動作に対して簡略に述べると、まず入力信号ＯＳＣＩＮの初期値は論理レベルローであり、これに伴い出力信号ＯＳＣＯＵＴは論理レベルロー状態に維持され、入力信号ＯＳＣＩＮが論理レベルハイに遷移された以後、再び論理レベルローに遷移されるまでＲ-Ｃキャパシタ遅延の半周期を有する信号で発振するようになる。

図１９は、前記図１２の初期化信号の生成回路のタイミング図であって、以下、これを参照して初期化信号の生成回路の動作を述べる。

まず、外部電源がチップに印加されてパワーアップ信号ＰＷＲＵＰが論理レベルハイとなれば、論理組合部１２２０のＮＯＲゲートＮＯＲ１１に論理レベル論理レベルハイ値が印加されて初期化信号ｉｎｉｔが論理レベルハイに活性化される。一方、区間信号生成部１２１０のＰＭＯＳトランジスタＭＰ１２がターンオンされてバッファの出力端を論理レベルハイに初期化させ、ラッチ値が変化される前までバンクアクティブ無視信号ＡＣＣＥＰＴｂが論理レベルハイ状態を維持するようにする。

以後、パワーアップ信号ＰＷＲＵPが論理レベルローとなれば、初期化信号ｉｎｉｔも論理レベルローに不活性化される。

次に、バンクアクティブ情報信号ＱＡＳＵＭが初めて論理レベルハイに活性化されれば、パルス生成部１２００ではバンクアクティブ情報信号ＱＡＳＵＭの立ち上がりエッジを受けてバンクアクティブ情報パルスＱＡＳＵＭ_Ｐが論理レベルハイにパルシングするようにし、論理組合部１２２０ではこのバンクアクティブ情報パルスＱＡＳＵＭ_Ｐを受けて再び初期化信号ｉｎｉｔが論理レベルハイに活性化されるようにする。このように最初バンクアクティブ情報パルスＱＡＳＵＭ_Ｐのパルシングが初期化信号ｉｎｉｔに出力される時点はディレー６２０を経て遅延されたバンクアクティブ情報パルスＱＡＳＵＭ_ＰD)がパルシングする時点より先んずるようになって区間信号生成部１２１０のラッチ値が変化しない状態で最初バンクアクティブ情報パルスＱＡＳＵＭ_Ｐのパルシングが無事に初期化信号ｉｎｉｔとして出力されるようにする。

次に、遅延されたバンクアクティブ情報パルスＱＡＳＵＭ_ＰＤがパルシングするようになれば、ラッチの出力信号ＡＣＣＥＰＴが論理レベルハイに遷移するようになり、リング発振器６１０をイネーブルさせ、これに伴い半周期Ｔ/２の間、周期終了パルスＲＳＴｂが論理レベルハイ状態を維持するので、この区間ではラッチ値が変化せず、バンクアクティブ無視信号ＡＣＣＥＰＴｂは論理レベルロー状態を維持するよおうになる。したがって、ロー状態を維持するようになる。したがって、前記区間の間は、バンクアクティブ情報パルスＱＡＳＵＭ_Ｐが論理レベルハイにパルシングしても、論理組合部１２２０のＮＡＮＤゲートＮＤ１２がこれをブロキングして初期化信号ｉｎｉｔが活性化されることを防止する。

一方、半周期Ｔ/２以後には周期終了パルスＲＳＴｂが論理レベルローにパルシングしてラッチ値を変化させるため、論理組合部１２２０でバンクアクティブ情報パルスＱＡＳＵＭ_Ｐを受け取る準備をする。

以上で説明したように、本実施の形態に係る初期化信号の生成回路は、パワーアップ時グローバルデータバスを放電させ、該当グローバルデータバスと連動するバンクが最初に活性化された時点に再びグローバルデータバスを放電させた後、リング発振器６１０の半周期Ｔ/２の間はバンクのアクティブを無視し、その以後に再びバングのアクティブ情報を受け取って該当グローバルデータバスに対する放電を行うようにする。

したがって、グローバルデータバスのプリチャージレベルが低くなり、これに伴い最初データエラー現象を防止できる。また、基準電圧(ＶＲ）の人為的なレベル変化がないため、ローデータ伝送時にも問題を起さない。

一方、このように一定時間の間バンクアクティブ情報パルスＱＡＳＵＭ_Ｐを無視する禁止区間を設定する理由は、グローバルデータバスに対する放電駆動に要する不必要な電力消耗を低減するためである。

図２０は、本発明の他の実施の形態に係る初期化信号の生成回路の詳細構成図
である。

図２０を参照すれば、本実施の形態に係る初期化信号の生成回路は、該当グローバルデータバスとデータを交換できる全てのバンクのアクティブ区間を画定するバンクアクティブ情報信号ＱＡＳＵＭに応答してバンクアクティブ情報パルスＱＡＳＵＭ_Ｐを生成するためのパルス生成部２０００と、バンクアクティブ情報パルスＱＡＳＵＭ_Ｐ及びパワーアップ信号ＰＷＲＵPに応答して初期動作時初期化信号の活性化を制御するための初期制御信号及び発振イネーブル信号ＡＣＣＥＰＴを出力するためのパルス加工部２０１０と、発振イネーブル信号ＡＣＣＥＰＴに応答して周期的に活性化される周期パルスＰＥＲＩＯＤＰを生成するための周期パルス生成部２０２０と、バンクアクティブ情報信号ＱＡＳＵＭ、バンクアクティブ情報パルスＱＡＳＵＭ_Ｐ、パワーアップ信号ＰＷＲＵP、周期パルスＰＥＲＩＯＤＰ、初期制御信号に応答して初期化信号ｉｎｉｔを生成するための論理組合部２２３０を備える。

ここで、パルス生成部１２００は、バンクアクティブ情報信号ＱＡＳＵＭを入力とする遅延部７３０と、遅延部７３０の出力信号を入力とするインバータＩＮＶ３５と、インバータＩＮＶ３５の出力信号とバンクアクティブ情報信号ＱＡＳＵＭを入力としてバンクアクティブ情報パルスＱＡＳＵＭ_Ｐを出力するためのＮＡＮＤゲートＮＤ３３を備える。

また、パルス加工部２０１０はバンクアクティブ情報パルスＱＡＳＵＭ_Ｐをゲート入力とするプルアップＰＭＯＳトランジスタＭＰ３１と、パワーアップ信号ＰＷＲＵPをゲート入力とするプルダウンＮＭＯＳトランジスタＭＮ３１と、プルアップＰＭＯＳトランジスタＭＰ３１及びプルダウンＮＭＯＳトランジスタＭＮ３１の出力端から出力される発振イネーブル信号ＡＣＣＥＰＴを入力とする遅延部７４０を備える。

また、周期パルス生成部２０２０は発振イネーブル信号ＡＣＣＥＰＴに応答して発振を行うリング発振器７１０と、リング発振器７１０の出力信号ＰＥＲＩＯＤを入力とする遅延部７２０と、遅延部７２０の出力信号を入力とするインバータＩＮＶ３１と、リンバターＩＮＶ３１の出力信号及びリング発振器７１０の出力信号ＰＥＲＩＯＤを入力とするＮＡＮＤゲートＮＤ３１と、インバータＩＮＶ３１の出力信号及びリング発振器７１０の出力信号ＰＥＲＩＯＤを入力とするＮＯＲゲートＮＯＲ３１と、ＮＡＮＤゲートＮＤ３１の出力信号を入力とするインバータＩＮＶ３３と、インバータＩＮＶ３３の出力信号ａｎｄ２とＮＯＲゲートＮＯＲ３１の出力信号ｎｏｒ２を入力とするＮＯＲゲートＮＯＲ３２と、ＮＯＲゲートＮＯＲ３２の出力信号を入力として周期パルスＰＥＲＩＯＤＰを生成するためのインバータＩＮＶ３４を備える。

また、論理組合部２２３０はバンクアクティブ情報信号ＱＡＳＵＭ、周期パルスＰＥＲＩＯＤＰ、インバータＩＮＶ３２を介して反転されたパワーアップ信号ＰＷＲＵＰを入力とするＮＡＮＤゲートＮＤ３４と、バンクアクティブ情報パルスＱＡＳＵＭ_Ｐ及び初期制御信号を入力とするＮＯＲゲートＮＯＲ３３と、ＮＯＲゲートＮＯＲ３３の出力信号を入力とするインバータＩＮＶ３６と、ＮＡＮＤゲートＮＤ３４の出力信号及びインバータＩＮＶ３６の出力信号とを入力として初期化信号ｉｎｉｔを出力するためのＮＡＮＤゲートＮＤ３５を備える。

ここで、リング発振器７１０、遅延部７２０、７３０、７４０は上述した一実施の形態で説明したため、それに対する詳細な説明は省略する。

図２１は、前記図２０の初期化信号の生成回路のタイミング図であって、これを参照し、本実施の形態に係る初期化信号の生成回路の動作を説明する。

まず、外部電源がチップに印加されてパワーアップ信号ＰＷＲＵＰが論理レベルハイとなれば、論理組合部２０３０ではこれを受け取って初期化信号ｉｎｉｔを論理レベルハイに活性化させる。

次に、バンクアクティブ情報信号ＱＡＳＵＭが初めて論理レベルハイに活性化されれば、パルス生成部２０００ではバンクアクティブ情報信号ＱＡＳＵＭの立ち上がりエッジを受け取って、バンクアクティブ情報パルスＱＡＳＵＭ_Ｐが論理レベルローにパルシングするようにし、論理組合部２０３０ではこのバンクアクティブ情報パルスＱＡＳＵＭ_Ｐを受け取って再び初期化信号ｉｎｉｔが論理レベルハイに活性化されるようにする。

一方、バンクアクティブ情報パルスＱＡＳＵＭ_Ｐが論理レベルローにパルシングするようになれば、発振イネーブル信号ＡＣＣＥＰＴが論理レベルハイに活性化されて、リング発振器７１０がイネーブルされ、これに伴い周期Ｔを有する発振信号ＰＥＲＩＯＤを出力する。発振信号ＰＥＲＩＯＤがトグル(toggling)すれば、ＮＡＮＤゲートＮＤ３１及びインバータＩＮＶ３３は発振信号ＰＥＲＩＯＤの立下りエッジから周期的にパルシングする信号aｎｄＤ２を出力し、ＮＯＲゲートＮＯＲ３１は発振信号ＰＥＲＩＯＤの立ち下がりエッジから周期的にパルシングする信号ＮＯＲ２を出力し、ＮＯＲゲート３２及びインバータＩＮＶ３４でこれらの論理和を行って発振信号ＰＥＲＩＯＤの半周期Ｔ/２ごとに論理レベルハイにパルシングする周期パルスＰＥＲＩＯＤＰを生成する。

論理組合部２０１０ではバンクアクティブ情報信号ＱＡＳＵＭが論理レベルハイである区間で周期パルスＰＥＲＩＯＤＰを受け取って初期化信号ｉｎｉｔを活性化させる。一方、バンクアクティブ情報信号ＱＡＳＵＭが論理レベルローである区間ではＮＡＮＤゲートＮＤ３４で周期パルスＰＥＲＩＯＤＰを遮断するので、初期化信号ｉｎｉｔは活性化されず、バンクアクティブ情報信号ＱＡＳＵＭが再び論理レベルハイに活性化されば、初期化信号ｉｎｉｔが再び活性化される。

以上述べたように、本実施の形態ではパワーアップ時グローバルデータバスを放電させ、該当グローバルデータバスと連動するバンクが初めて活性化された時点で再びグローバルデータバスを放電させる。以後、リング発振器７１０をイネーブルさせてバンクアクティブ情報信号ＱＡＳＵＭが活性化状態の区間で周期的に該当グローバルデータバスに対する放電を行うようにする。

したがって、グローバルデータバスのプリチャージレベルが低くなり、これに伴い最初ハイデータエラー現象を防止できる。また、基準電圧(ＶＲ）の人為的なレベル変化Kがないため、ローデータ伝送時にも問題を起さない。

一方、バンクアクティブ情報信号ＱＡＳＵＭが不活性化状態である待機モードでは該当グローバルデータバスに対する初期化が行われないため、グローバルデータバースに対する放電駆動に要する不必要な電力消費を低減できる。

尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。

例えば、前記ではＤＲＡＭセルを使用するマルチポートＤＲＡＭの場合を一例として説明したが、本発明はＳＲＡＭをはじめとする他のＲＡＭセルを備えたマルチポートメモリ素子にも適用される。

また、発明の詳細な説明で用いられたマルチポートメモリ素子のポートの数、
バンクの数などもメモリ素子の容量及びチップサイズによって変更できる。

韓国特許出願第２００３-９２３７５号にともなう２５６ＭマルチポートＤＲＡＭのアーキテクチャーを示す図面である。 前記図１に示す２５６ＭマルチポートＤＲＡＭのコラム構成単位であるセグメントとトランスファーバス(ＴＢ）の関係を説明するための図面である。 前記図２に示す２５６ＭマルチポートＤＲＡＭのノーマルリ―ド経路を示す図面である。 前記図２に示す２５６ＭマルチポートＤＲＡＭのノーマルライト経路を示す図面である。 前記図２に示す２５６ＭマルチポートＤＲＡＭのクロスリ―ド経路を示す図面である。 前記図２に示す２５６ＭマルチポートＤＲＡＭのクロスライト経路を示す図面である。 前記図１に示す２５６ＭマルチポートＤＲＡＭのデータ伝達構造を示す図面である。 前記図１に示す２５６ＭマルチポートＤＲＡＭのグローバルデータバスＧＩＯ構造を説明するための図面である。 前記図１に示す２５６ＭマルチポートＤＲＡＭでのワーストリ―ドケース及びワーストライトケースを示す図面である。 韓国特許出願第２００３-９４６９７号にともなうデータ伝達部ＱＴＲＸとバス接続部ＴＬの送信機及び受信機の回路構成を示す図面である。 前記図８に示す回路の正常的なデータ伝送時のタイミング図である。 前記図８に示す回路の非正常なデータ伝送時のタイミング図である。 前記図８に示す回路の信号レベルを示すシミュレーションタイミングチャートである。 本発明に適用されるグローバルデータバスＧＩＯ初期化構造を示す図面である。 本発明の一実施の形態に係る初期化信号の生成回路の詳細構成図である。 前記図１２のバンクアクティブ情報信号を生成するためのバンクアクティブ情報信号生成回路を例示した図面である。 前記図１３のバンクアクティブ情報信号生成回路のタイミング図である。 前記図１２の遅延部の回路構成を例示した図面である。 前記図１２の遅延回路のタイミング図である。 前記図１２のリング発振器の回路構成を例示した図面である。 前記図１７のリング発振器回路のタイミング図である。 前記図１２の初期化信号の生成回路のタイミング図である。 本発明の他の実施の形態にともなう初期化信号の生成回路の詳細構成図である。 前記図２０の初期化信号の生成回路のタイミング図である。

符号の説明

ＧＩＯ<０:５１１> グローバルデータバス
PR グローバルデータバス接続部
ｉｎｉｔ 初期化信号

Claims (12)

1. 複数のバスラインを備えるグローバルデータバスと、
   前記グローバルデータバスとデータを交換するための電流センシング方式の送受信器を備え、かつ複数のバンク及びポートを備える、複数のデータ送受信ブロックと、
   初期化信号に応答して前記グローバルデータバスの各バスラインを放電させるための複数のスイッチング手段と、
   前記初期化信号を生成するための初期化信号の生成手段と、
   を備えることを特徴とするマルチポートメモリ素子。
2. 前記複数のスイッチング手段の各々は、
   前記グローバルデータバスの各バスラインと接地電源との間に接続され、前記初期化信号をゲート入力とするＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載のマルチポートメモリ素子。
3. 前記初期化信号は、前記複数のスイッチング手段に対して一つの共通ラインを介して印加されることを特徴とする請求項２に記載のマルチポートメモリ素子。
4. 前記初期化信号の生成手段は、
   該当グローバルデータバスとデータを交換できる全てのバンクの活性化区間を画定するバンクアクティブ情報信号に応答することによって、バンクアクティブ情報パルスを生成するためのパルス生成部と、
   前記バンクアクティブ情報パルスを受け取って、前記バンクアクティブ情報パルスの活性化以後一定時間の間、前記バンクアクティブ情報パルスの活性化を無視するためのバンクアクティブ無視信号を生成するための区間信号生成部と、
   パワーアップ信号、前記バンクアクティブ情報パルス、前記バンクアクティブ無視信号に応答して、初期化信号を生成するための論理組合部と
   を備えることを特徴とする請求項１に記載のマルチポートメモリ素子。
5. 前記パルス生成部は、
   前記バンクアクティブ情報信号を入力とする遅延部と、
   前記遅延部の出力信号を入力とする第１インバータと、
   前記第１インバータの出力信号と前記バンクアクティブ情報信号とを入力とする第１ＮＡＮＤゲートと、
   前記第１ＮＡＮＤゲートの出力信号を入力として前記バンクアクティブ情報パルスを出力するための第２インバータと
   を備えることを特徴とする請求項４に記載のマルチポートメモリ素子。
6. 前記区間信号生成部は、
   前記バンクアクティブ情報パルスを入力とする第２遅延部と、
   前記第２遅延部の出力信号を入力とする第３インバータと、
   前記第３インバータの出力信号を入力として遅延されたバンクアクティブ情報パルスを出力するための第４インバータと、
   前記遅延されたバンクアクティブ情報パルスをゲート入力とするプルダウンＮＭＯＳトランジスタ、周期終了パルスをゲート入力とするプルダウンＮＭＯＳトランジスタ及びプルアップＰＭＯＳトランジスタとから構成されたバッファと、
   前記バッファの出力端と電源電圧端との間に接続され反転された前記パワーアップ信号をゲート入力として前記バッファの出力端を初期化するためのＰＭＯＳトランジスタと、
   前記バッファの出力信号をラッチするためのインバータラッチと、
   前記インバータラッチの出力信号を入力として前記バンクアクティブ無視信号を出力するための第５インバータと、
   前記バッファの出力信号を入力とするリング発振器と、
   前記リング発振器の出力信号を入力として前記周期終了パルスを出力する
   のための第６インバータと
   を備えることを特徴とする請求項５に記載のマルチポートメモリ素子。
7. 前記論理組合部は、
   前記バンクアクティブ情報パルス及び前記バンクアクティブ無視信号を入力とする第２ＮＡＮＤゲートと、
   前記第２ＮＡＮＤゲートの出力信号を入力とする第７インバータと、
   前記パワーアップ信号及び前記第７インバータの出力信号を入力とするノアゲイトと、
   前記ＮＯＲゲートの出力信号を入力として前記初期化信号を出力する
   のための第８インバータと
   を備えることを特徴とする請求項６に記載のマルチポートメモリ素子。
8. 該当グローバルデータバスとデータを交換できる全てのバンクの活性化区間を確定するバンクアクティブ情報信号に応答することによって、バンクアクティブ情報パルスを生成するためのパルス生成部と、
   前記バンクアクティブ情報パルス及びパワーアップ信号に応答して初期動作時初期化信号の活性化を制御するための初期制御信号及び発振イネーブル信号を出力するためのパルス加工部と、
   前記発振イネーブル信号に応答して周期的に活性化される周期パルスを生成するための周期パルス生成部と、
   前記バンクアクティブ情報信号、前記バンクアクティブ情報パルス、前記パワーアップ信号、前記周期パルス、前記初期制御信号に応答して前記初期化信号を生成するための論理組合部と
   を備えることを特徴とする請求項１に記載のマルチポートメモリ素子。
9. 前記パルス生成部は、
   前記バンクアクティブ情報信号を入力とする第１遅延部と、
   前記第１遅延部の出力信号を入力とする第１インバータと、
   前記第１インバータの出力信号と前記バンクアクティブ情報信号とを入力として前記バンクアクティブ情報パルスを出力するための第１ＮＡＮＤゲートと を備えることを特徴とする請求項８に記載のマルチポートメモリ素子。
10. 前記パルス加工部は、
    前記バンクアクティブ情報パルスをゲート入力とするプルアップＰＭＯＳトランジスタと、
    前記パワーアップ信号をゲート入力とするプルダウンＮＭＯＳトランジスタと、
    前記プルアップＰＭＯＳトランジスタ及び前記プルダウンＮＭＯＳトランジスタの出力端から出力される前記発振イネーブル信号を入力とする第２遅延部と
    を備えることを特徴とする請求項９に記載のマルチポートメモリ素子。
11. 前記周期パルス生成部は、
    前記発振イネーブル信号に応答して発振を行うリング発振器と、
    前記リング発振器の出力信号を入力とする第３遅延部と、
    前記第３遅延部の出力信号を入力とする第２インバータと、
    前記第２インバータの出力信号及び前記リング発振器の出力信号を入力とする第２ＮＡＮＤゲートと、
    前記第２インバータの出力信号及び前記リング発振器の出力信号を入力とする第１ＮＯＲゲートと、
    前記第２ＮＡＮＤゲートの出力信号を入力とする第３インバータと、
    前記第３インバータの出力信号と前記第１ＮＯＲゲートの出力信号とを入力とする第２ＮＯＲゲートと、
    前記第２ＮＯＲゲートの出力信号を入力として前記周期パルスを出力するための第４インバータと
    を備えることを特徴とする請求項１０に記載のマルチポートメモリ素子。
12. 前記論理組合部は、
    前記バンクアクティブ情報信号、前記周期パルス、反転された前記パワーアップ信号を入力とする第３ＮＡＮＤゲートと、
    前記バンクアクティブ情報パルス及び前記初期制御信号を入力とする第３ＮＯＲゲートと、
    前記第３ＮＯＲゲートの出力信号を入力とする第５インバータと、
    前記第３ＮＡＮＤゲートの出力信号及び前記第５インバータの出力信号を入力として、前記初期化信号を出力するための第４ＮＡＮＤゲートと
    を備えることを特徴とする請求項１１に記載のマルチポートメモリ素子。
    
    

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