KR20210123768A - 회로와 패드를 연결하는 구조를 갖는 메모리 장치 - Google Patents

회로와 패드를 연결하는 구조를 갖는 메모리 장치 Download PDF

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Abstract

메모리 장치는 내부 회로와 패드 사이를 연결하는 신호 변환 회로, 선택 회로 및 버퍼를 포함할 수 있다. 상기 신호 변환 회로는 제어 신호를 변환하여 선택 신호를 생성할 수 있다. 상기 선택 회로는 상기 선택 신호에 기초하여 상기 내부 회로로부터 출력된 복수의 출력 신호 중 하나를 출력할 수 있다. 상기 버퍼는 상기 선택 회로의 출력을 버퍼링하여 패드로 출력할 수 있다.

Description

회로와 패드를 연결하는 구조를 갖는 메모리 장치 {MEMORY APPARATUS HAVING A STRUCTURE COUPLING A PAD AND A CIRCUIT}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 셀 영역 하부에 회로가 배치되는 메모리 장치에 관한 것이다.
메모리 장치는 다수의 메모리 셀을 포함하는 메모리 셀 어레이를 구비하고, 상기 메모리 셀 어레이에 다양한 데이터를 저장할 수 있다. 제한된 면적을 갖는 메모리 칩에서 보다 많은 저장 용량을 확보하기 위해, 메모리 칩 내에서 메모리 셀 어레이가 차지하는 면적은 계속 증가하고 있다. 메모리 장치는 메모리 셀 어레이에 데이터를 저장하거나 메모리 셀 어레이에 저장된 데이터를 출력할 수 있는 다양한 내부 회로들을 구비하는데, 메모리 셀 어레이의 하부 영역에 상기 내부 회로들을 배치하여 메모리 셀 어레이의 면적을 확보하고 있다.
메모리 장치의 메모리 칩은 웨이퍼 상에서 제조될 수 있다. 웨이퍼 레벨에서 상기 메모리 칩의 성능이나 불량을 테스트하기 위해서 프로브 테스트 (probe test)를 수행할 수 있다. 상기 프로브 테스트는 프로브 팁 (tip)을 패드에 접촉시키고, 상기 패드와 연결된 내부 회로들로부터 출력되는 전기적 신호를 감지함으로써 수행될 수 있다.
본 발명의 실시예는 메모리 셀 어레이 레이어의 하부에 배치되는 내부 회로와 메모리 셀 어레이 레이어의 상부에 배치되는 패드를 연결하는 구조를 갖는 메모리 장치를 제공할 수 있다.
본 발명의 실시예에 따른 메모리 장치는 복수의 출력 신호를 출력 하는 내부 회로; 제어 신호를 변환하여 선택 신호를 생성하는 신호 변환 회로; 상기 선택 신호에 기초하여 상기 복수의 출력 신호 중 하나를 출력하는 선택 회로; 및 상기 선택 회로의 출력을 버퍼링하여 패드로 출력하는 버퍼를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치는 메모리 셀 어레이가 형성되는 메모리 셀 어레이 레이어; 상기 메모리 셀 어레이 상부에 배치되는 적어도 하나의 패드; 및 상기 메모리 셀 어레이 레이어 하부에 배치되는 트랜지스터 레이어를 포함하고, 상기 트랜지스터 레이어는, 복수의 출력 신호를 생성하는 내부 회로; 제어 신호를 변환하여 선택 신호를 생성하는 신호 변환 회로; 상기 선택 신호에 기초하여 상기 복수의 출력 신호 중 적어도 하나를 출력하는 선택 회로; 및 상기 선택 회로의 출력을 버퍼링하여 상기 적어도 하나의 패드로 출력하는 버퍼를 포함할 수 있다.
본 발명의 실시예는 패드와 내부 회로 사이의 물리적 거리에 의해 발생하는 기생 저항 및 기생 캐패시턴스의 영향과 무관하게 상기 내부 회로로부터 상기 패드로 정확한 전기적 신호가 전달되도록 하여 메모리 장치의 정확한 성능 테스트를 가능하게 한다.
도 1은 본 발명의 실시예에 따른 메모리 장치의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 메모리 장치의 구성을 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 메모리 장치의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 메모리 장치(100)의 구성을 보여주는 도면이다. 도 1을 참조하면, 상기 메모리 장치(100)는 다양한 동작을 수행할 수 있는 내부 회로(110)와 상기 내부 회로(110)로부터 출력된 복수의 출력 신호(OUT1, OUT2, OUTn)를 모니터링하기 위한 테스트 회로를 포함할 수 있다. 상기 복수의 출력 신호(OUT1, OUT2, OUTn)는 n개의 출력 신호를 포함할 수 있고, n은 3 이상의 정수일 수 있다. 상기 내부 회로(110)는 상기 메모리 장치(100)가 다양한 동작을 수행하는데 필요한 어떠한 회로라도 포함할 수 있다. 한정하기 위한 것은 아니지만, 예를 들어, 상기 내부 회로(110)는 데이터를 라이트 및 리드하기 위해 데이터 입출력 회로를 포함할 수 있다. 상기 내부 회로(110)는 기준 전압 및/또는 내부 전압을 생성하기 위한 전압 생성 회로를 포함할 수 있다. 상기 메모리 장치(100)는 적어도 하나의 패드(101)를 포함할 수 있다. 상기 패드(101)는 메모리 장치(100)의 내부에서 생성된 신호를 상기 메모리 장치(100)의 외부로 출력하거나 상기 메모리 장치(100)의 외부로부터 전송된 신호를 수신하기 위한 신호 경로 및/또는 단자일 수 있다. 상기 테스트 회로는 상기 내부 회로(110)로부터 출력된 복수의 출력 신호(OUT1, OUT2, OUTn)를 상기 패드(101)를 통해 출력할 수 있다. 상기 패드(101)는 프로브 팁을 접촉시킬 수 있는 프로브 패드일 수 있다.
상기 메모리 장치(100)는 신호 변환 회로(120), 선택 회로(130) 및 버퍼(140)를 포함할 수 있다. 상기 신호 변환 회로(120), 상기 선택 회로(130) 및 상기 버퍼(140)는 상기 테스트 회로를 구성할 수 있다. 상기 신호 변환 회로(120)는 복수의 제어 신호(CTS1-CTSm)를 수신하여 선택 신호를 생성할 수 있다. 상기 복수의 제어 신호(CTS1-CTSm)는 각각 적어도 하나의 비트를 갖는 신호일 수 있다. 상기 복수의 제어 신호(CTS1-CTSm)는 m개의 제어 신호를 포함할 수 있고, m은 2 이상의 정수일 수 있다. 상기 복수의 제어 신호(CTS1-CTSm)는 상기 순차적으로 직렬로 전송될 수 있고, 상기 신호 변환 회로(120)는 상기 복수의 제어 신호(CTS1-CTSm)를 순차적으로 수신할 수 있다. 상기 신호 변환 회로(120)는 상기 복수의 제어 신호(CTS1-CTSm)를 수신하여 복수 비트를 갖는 적어도 하나의 선택 신호(SS<1:m>)를 생성할 수 있다. 예를 들어, 상기 선택 신호(SS<1:m>)는 m개의 비트를 포함할 수 있다. 상기 신호 변환 회로(120)는 순차적으로 직렬로 입력된 상기 복수의 제어 신호(CTS1-CTSm)를 병렬화하여 복수의 비트를 갖는 상기 선택 신호(SS<1:m>)를 생성할 수 있다. 상기 신호 변환 회로(120)는 직렬로 입력된 복수의 제어 신호(CTS1-CTSm)를 적어도 하나의 선택 신호(SS<1:m>)로 변환하기 위한 병렬화기 (parallelizer)를 포함할 수 있다. 일 실시예에서, 상기 신호 변환 회로(120)는 상기 복수의 제어 신호(CTS1-CTSm)를 디코딩하여 상기 선택 신호(SS<1:m>)를 생성하는 디코더를 더 포함할 수도 있다. 일 실시예에서, 상기 복수의 제어 신호의 개수와 상기 신호 변환 회로(120)로부터 생성되는 선택 신호가 포함하는 비트 수는 서로 다를 수 있다.
상기 선택 회로(130)는 상기 내부 회로(110)로부터 출력된 복수의 출력 신호(OUT1, OUT2, OUTn)를 수신할 수 있다. 상기 복수의 출력 신호(OUT1, OUT2, OUTn)는 상기 내부 회로(110)에 포함되는 다양한 회로로부터 출력된 신호일 수 있다. 상기 선택 회로(130)는 상기 신호 변환 회로(120)로부터 상기 선택 신호(SS<1:m>)를 수신할 수 있다. 상기 선택 회로(130)는 상기 선택 신호(SS<1:m>)에 기초하여 상기 복수의 출력 신호(OUT1, OUT2, OUTn) 중 하나를 출력할 수 있다. 상기 선택 회로(130)는 상기 선택 신호(SS<1:m>)에 기초하여 상기 복수의 출력 신호(OUT1, OUT2, OUTn) 중 하나를 선택하는 멀티플렉서를 포함할 수 있다.
상기 버퍼(140)는 상기 선택 회로(130)와 연결되고, 상기 선택 회로(130)의 출력을 버퍼링하여 상기 패드(101)로 제공할 수 있다. 상기 버퍼(140)는 유닛 게인 (unit gain) 버퍼를 포함할 수 있다. 상기 버퍼(140)는 상기 선택 회로(130)의 출력을 버퍼링하여 상기 패드(101)를 통해 출력되는 신호가 왜곡되거나 변형되지 않도록 한다. 상기 버퍼(140)는 상기 선택 회로(130)의 출력과 상기 패드(101)를 통해 출력되는 신호의 전기적 특성을 동일하게 유지시킬 수 있다.
상기 메모리 장치(100)는 로직 회로(150)를 더 포함할 수 있다. 상기 로직 회로(150)는 상기 복수의 제어 신호(CTS1-CTSm)를 생성하고, 상기 복수의 제어 신호(CTS1-CTSm)를 상기 신호 변환 회로(120)로 제공할 수 있다. 상기 로직 회로(150)는 상기 메모리 장치(100)가 다양한 동작을 수행할 수 있도록 상기 메모리 장치(100)의 동작을 제어하기 위한 어떠한 회로라도 포함할 수 있다. 상기 로직 회로(150)는 상기 내부 회로(110)의 동작을 모니터링하기 위해 상기 복수의 제어 신호(CTS1-CTSm)를 생성할 수 있고, 상기 복수의 제어 신호(CTS1-CTSm)를 상기 신호 변환 회로(120)로 순차적으로 직렬로 전송할 수 있다.
상기 로직 회로(150), 상기 신호 변환 회로(120) 및 상기 선택 회로(130)의 동작을 설명하면 다음과 같다. 설명의 명확성을 위해, n은 8이고, m은 3인 경우를 예시한다. 상기 내부 회로(110)로부터 8개의 출력 신호(OUT1, OUT2, OUTn)를 생성하고, 상기 선택 회로(130)는 8:1 멀티플렉서로 구현되며, 상기 선택 신호(SS<1:m>)는 3비트를 포함할 수 있다. 상기 로직 회로(150)는 상기 신호 변환 회로(120)로 3개의 제어 신호(CTS1-CTSm)를 순차적으로 직렬로 전송할 수 있다. 예를 들어, 상기 로직 회로(150)가 로직 로우 레벨을 갖는 3개의 제어 신호(CTS1-CTSm)를 순차적으로 전송하면, 상기 신호 변환 회로(120)는 상기 제어 신호들(CTS1-CTSm)을 병렬화하여 0, 0, 0 의 로직 레벨을 갖는 선택 신호(SS<1:m>)를 생성할 수 있다. 상기 선택 회로(130)는 상기 선택 신호(SS<1:m>)에 기초하여 8개의 출력 신호 중 첫 번째 출력 신호(OUT1)를 선택하여 출력할 수 있다. 상기 로직 회로(150)가 순차적으로 로직 로우 레벨, 로직 로우 레벨, 로직 하이 레벨을 갖는 3개의 제어 신호(CTS1-CTSm)를 순차적으로 전송하면, 상기 신호 변환 회로(120)는 상기 제어 신호들(CTS1-CTSm)을 병렬화하여 0, 0, 1 의 로직 레벨을 갖는 선택 신호(SS<1:m>)를 생성할 수 있다. 상기 선택 회로(130)는 상기 선택 신호(SS<1:m>)에 기초하여 8개의 출력 신호 중 두 번째 출력 신호(OUT2)를 선택하여 출력할 수 있다. 상기 로직 회로(150)가 로직 하이 레벨을 갖는 3개의 제어 신호(CTS1-CTSm)를 순차적으로 전송하면, 상기 신호 변환 회로(120)는 상기 제어 신호들(CTS1-CTSm)을 병렬화하여 1, 1, 1 의 로직 레벨을 갖는 선택 신호(SS<1:m>)를 생성할 수 있다. 상기 선택 회로(130)는 상기 선택 신호(SS<1:m>)에 기초하여 8개의 출력 신호 중 마지막 순번의 출력 신호(OUTn)를 선택하여 출력할 수 있다.
도 2는 본 발명의 실시예에 따른 메모리 장치(200)의 구성을 평면적으로 보여주는 도면이다. 도 2를 참조하면, 상기 메모리 장치(200)는 패드(201), 내부 회로(210), 신호 변환 회로(220), 선택 회로(230), 버퍼(240) 및 로직 회로(250)를 포함할 수 있다. 상기 메모리 장치(200)는 도 1에 도시된 메모리 장치(100)와 실질적으로 동일한 구성을 포함할 수 있다. 동일한 구성요소는 유사한 도면 부호를 갖도록 도시되었고, 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다. 상기 메모리 장치(200)는 셀 영역(CA) 및 비 셀 영역(NCA)을 포함할 수 있다. 상기 셀 영역(CA)은 메모리 셀이 형성되는 영역으로서, 상기 셀 영역의 하부에는 트랜지스터가 형성되는 트랜지스터 레이어가 배치될 수 있다. 상기 회로 영역(CA)하부의 트랜지스터 레이어에는 상기 내부 회로(210), 상기 신호 변환 회로(220), 상기 선택 회로(230), 상기 버퍼(240) 및 상기 로직 회로(250)가 형성될 수 있다. 상기 비 셀 영역(NCA)에는 상기 패드(201)가 배치될 수 있다. 상기 비 셀 영역(NCA)은 메모리 셀이 형성되지 않는 영역으로서, 상기 셀 영역(CA) 외곽에서 상기 셀 영역(CA)을 둘러싸는 영역일 수 있다.
상기 신호 변환 회로(220)는 상기 로직 회로(250)보다 상기 선택 회로(230)에 인접하여 배치될 수 있다. 상기 신호 변환 회로(220)는 상기 로직 회로(250)로부터 순차적으로 직렬로 전송되는 복수의 제어 신호(CTS1-CTSm)를 수신하므로, 상기 로직 회로(250)와 상기 신호 변환 회로(220) 사이에는 하나의 신호 전송 라인(251)을 구비하면 충분할 수 있다. 상기 신호 변환 회로(220)는 복수 비트를 갖는 상기 선택 신호(SS<1:m>)를 상기 선택 회로(230)로 제공하므로, 상기 신호 변환 회로(220)와 상기 선택 회로(230) 사이에는 복수의 신호 전송 라인(221)이 구비되어야 한다. 따라서, 상기 신호 변환 회로(220)가 상기 선택 회로(230)에 인접하여 배치되면, 상기 회로 영역(CA)에 걸쳐 배치되는 신호 전송 라인의 개수 및 신호 전송 라인이 배치되는 영역의 크기를 감소시킬 수 있다. 따라서, 상기 메모리 장치(200)의 배선을 단순화시킬 수 있고, 상기 회로 영역(CA)의 면적을 확보할 수 있다.
상기 패드(210)는 신호 전송 라인(261)을 통해 상기 선택 회로(230)와 연결될 수 있다. 상기 신호 전송 라인(261)의 길이가 길어질수록 상기 선택 회로(230) 및 상기 패드(201) 사이에 형성되는 기생 저항 및 기생 캐패시터는 증가할 수 있다. 따라서, 상기 선택 회로(230) 및 상기 패드(201) 사이의 전기적 연결에 추가되는 R-C 로드가 커질 수 있다. 상기 패드(210)를 통해 출력되는 신호는 프로브(202)를 상기 패드(201)에 접촉시킴으로써 모니터링될 수 있다. 상기 프로브(202)가 상기 패드(201)에 접촉되면, 상기 프로브(202)에 의한 R-C 로드가 상기 선택 회로(230) 및 상기 패드(201) 사이의 전기적 연결에 추가될 수 있다. 따라서, 상기 메모리 장치(200)는 상기 버퍼(240)를 구비하여, 상기 R-C 로드 증가에 의해 신호 왜곡 또는 변형을 방지할 수 있다. 상기 버퍼(240)는 상기 선택 회로(230)의 출력을 버퍼링하여 상기 패드(201)로 제공함으로써, 상기 내부 회로(210)로부터 출력된 출력 신호(OUT1, OUT2, OUTn)와 동일한 전기적 특성을 갖는 신호가 상기 패드(201)를 통해 출력될 수 있도록 한다. 따라서, 상기 메모리 장치(200)는 상기 내부 회로(210)로부터 상기 패드(201)까지의 물리적인 거리가 증가하더라도, 상기 프로브(202)를 통해 모니터링되는 신호의 전기적 특성을 상기 내부 회로(210)로부터 출력되는 신호와 동일하게 유지시켜 테스트 동작의 정확성을 향상시킬 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 장치(300)의 구성을 보여주는 도면이다. 도 3을 참조하면, 상기 메모리 장치(300)는 메모리 셀 어레이 레이어(MCL) 및 트랜지스터 레이어(TRL)를 포함할 수 있다. 도시하지는 않았지만, 상기 메모리 셀 어레이 레이어(MCL)는 데이터를 저장하기 위한 복수의 메모리 셀과 상기 복수의 메모리 셀을 선택할 수 있는 복수의 로우 라인 및 복수의 컬럼 라인이 배치될 수 있다. 상기 트랜지스터 레이어(TRL)에는 복수의 트랜지스터가 형성될 수 있다. 메모리 칩의 사이즈를 감소시키기 위해 상기 메모리 셀 어레이 레이어(MCL)는 상기 트랜지스터 레이어(TRL)의 상부에 배치될 수 있다. 메모리 셀 어레이 레이어(MCL)의 하부에 상기 트랜지스터 레이어(TRL)가 배치되면, 메모리 칩의 평면 면적을 감소시켜 상기 메모리 장치(300)의 사이즈를 감소시킬 수 있다. 상기 메모리 셀 어레이 레이어(MCL)의 상부에는 상부 (top) 메탈 레이어(TML)가 배치되고, 상기 메모리 셀 어레이 레이어(MCL)와 상기 트랜지스터 레이어(TRL) 사이에는 하부 (under) 메탈 레이어 (UML)가 배치될 수 있다. 상기 트랜지스터 레이어(TRL)는 기판(SUB)을 포함하고, 상기 기판(SUB)에 복수의 트랜지스터의 소스 및 드레인(S, D)이 형성될 수 있다. 상기 기판(SUB) 상부에 상기 복수의 트랜지스터의 게이트(G)가 형성될 수 있다.
상기 상부 메탈 레이어(TML)는 복수의 메탈 라인을 포함하고, 상기 복수의 메탈 라인은 각각 신호 전송 라인을 형성할 수 있다. 상기 하부 메탈 레이어(UML)는 복수의 메탈 라인을 포함하고, 상기 복수의 메탈 라인은 각각 신호 전송 라인을 형성될 수 있다. 상기 메모리 셀 어레이 레이어(MCL)의 상부에는 복수의 패드가 배치될 수 있다. 상기 복수의 패드는 상기 메모리 셀 어레이 레이어(MCL)가 배치되는 영역의 외곽에 배치될 수 있다. 예를 들어, 상기 복수의 패드는 도 2에 도시된 것과 같이 평면적으로 상기 메모리 셀 어레이 레이어(MCL)가 배치되는 영역 외곽인 비 셀 영역(NCA)에 배치될 수 있다. 상기 트랜지스터의 소스(S) 및/또는 드레인(D)은 도 1 및 도 2에 도시된 내부 회로(110)로부터 출력 신호가 출력되는 타겟 노드일 수 있다. 상기 타겟 노드는 각각 메탈 콘택을 통해 하부 메탈 레이어 (UML) 및/또는 상부 메탈 레이어 (TML)와 연결될 수 있다. 예를 들어, 제 1 타겟 노드(TN1)와 패드(301)를 연결하기 위해 상기 제 1 타겟 노드(TN1)와 상기 패드(301)를 수직 방향으로 연결하는 메탈 콘택(MC1)이 형성되면 상기 타겟 노드(TN1)와 상기 패드(301) 사이에 최단 거리의 전기적 연결이 형성될 수 있다. 하지만, 상기 트랜지스터 레이어(TRL) 상에 상기 메모리 셀 어레이 레이어(MCL)가 배치되므로 상기 메탈 콘택(MC1)은 상기 메모리 셀 어레이 레이어(MCL)를 관통하여 형성될 수 없다. 따라서, 트랜지스터 레이어(TRL)에 위치하는 타겟 노드로부터 상부 메탈 레이어(TML)에 위치하는 패드까지의 전기적 연결을 형성하기 위해서는 상기 메모리 셀 어레이 레이어(MCL)를 우회하는 신호 경로가 형성되어야 한다. 예를 들어, 제 2 타겟 노드(TN2)를 패드(302)와 연결하는 방법은 다음과 같다. 상기 제 2 타겟 노드(TN2)는 메탈 콘택(MC2)을 통해 하부 메탈 레이어의 메탈 라인(UM1)과 연결될 수 있고, 상기 패드(302)는 상기 메탈 라인(UM1)과 적어도 하나의 메탈 콘택(MC3)을 통해 연결될 수 있다. 상기 메모리 셀 어레이 레이어(MCL)를 우회하는 신호 경로가 형성됨으로써, 상기 제 2 타겟 노드(TN2)와 상기 패드(302) 사이의 신호 전송 라인의 물리적인 길이가 길어질 수 밖에 없고, 신호 전송 라인의 길이에 비례하여 기생 저항 및 기생 캐패시터가 증가될 수 있다. 따라서, 상기 제 2 타겟 노드(TN2)와 상기 패드(302) 사이의 전기적 연결에 추가되는 R-C 로드가 증가할 수 있다. R-C 로드가 증가하면, 상기 제 2 타겟 노드(TN2)로부터 출력된 신호가 상기 패드(302)에 도달할 때 상기 신호의 전기적 특성이 변화되고 왜곡되는 현상이 발생될 수 있고, 내부 회로의 동작이 불안정해지는 문제가 발생될 수 있다. 상기 메모리 장치(300)는 도 1 내지 도 2 에 도시된 메모리 장치(100, 200)의 구성 요소들을 구비하여 상기 제 2 타겟 노드(TN2)로부터 상기 패드(302)까지의 신호 경로의 물리적인 길이가 증가더라도, 상기 패드(302)로부터 출력되는 신호의 전기적 특성을 상기 타겟 노드(TN2)로부터 출력되는 신호의 전기적 특성과 동일하게 유지시킬 수 있고, 내부 회로도 R-C 로드에 무관하게 안정적으로 동작할 수 있다. 따라서, 상기 메모리 장치(300)는 패드를 통해 정확한 전기적 신호가 출력될 수 있도록 하여 상기 메모리 장치(300)에 대한 테스트의 정확성을 향상시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (13)

  1. 복수의 출력 신호를 출력 하는 내부 회로;
    제어 신호를 변환하여 선택 신호를 생성하는 신호 변환 회로;
    상기 선택 신호에 기초하여 상기 복수의 출력 신호 중 하나를 출력하는 선택 회로; 및
    상기 선택 회로의 출력을 버퍼링하여 패드로 출력하는 버퍼를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 신호를 상기 신호 변환 회로로 제공하는 로직 회로를 더 포함하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 신호 변환 회로는 상기 로직 회로보다 상기 선택 회로에 인접하게 배치되는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 신호 변환 회로는 순차적으로 직렬 전송된 복수의 제어 신호를 수신하여 복수 비트를 갖는 상기 선택 신호를 생성하는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 패드는 상기 내부 회로, 상기 신호 변환 회로, 상기 선택 회로 및 상기 버퍼가 배치되는 셀 영역 외곽의 비 셀 영역에 배치되는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 패드는 프로브 팁이 접촉될 수 있는 프로브 패드인 메모리 장치.
  7. 메모리 셀 어레이가 형성되는 메모리 셀 어레이 레이어;
    상기 메모리 셀 어레이 레이어 상부에 배치되는 적어도 하나의 패드; 및
    상기 메모리 셀 어레이 레이어 하부에 배치되는 트랜지스터 레이어를 포함하고,
    상기 트랜지스터 레이어는, 복수의 출력 신호를 생성하는 내부 회로;
    제어 신호를 변환하여 선택 신호를 생성하는 신호 변환 회로;
    상기 선택 신호에 기초하여 상기 복수의 출력 신호 중 적어도 하나를 출력하는 선택 회로; 및
    상기 선택 회로의 출력을 버퍼링하여 상기 적어도 하나의 패드로 출력하는 버퍼를 포함하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 메모리 셀 어레이 레이어를 우회하여 상기 버퍼와 상기 적어도 하나의 패드를 연결하는 신호 전송 라인을 더 포함하는 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제어 신호를 상기 신호 변환 회로로 제공하는 로직 회로를 더 포함하는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 신호 변환 회로는 상기 로직 회로보다 상기 선택 회로에 인접하게 배치되는 메모리 장치.
  11. 제 7 항에 있어서,
    상기 신호 변화 회로는 순차적으로 직렬 전송된 복수의 제어 신호를 수신하여 복수 비트를 갖는 상기 선택 신호를 생성하는 메모리 장치.
  12. 제 7 항에 있어서,
    상기 적어도 하나의 패드는 상기 메모리 셀 어레이 레이어 외곽의 비 셀 영역에 배치되는 메모리 장치.
  13. 제 7 항에 있어서,
    상기 적어도 하나의 패드는 프로브 팁이 접촉되는 프로브 패드인 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5618766A (en) 1979-07-26 1981-02-21 Fujitsu Ltd Testing apparatus for logic circuit
US6304987B1 (en) 1995-06-07 2001-10-16 Texas Instruments Incorporated Integrated test circuit
US5900021A (en) * 1997-04-04 1999-05-04 United Memories, Inc. Pad input select circuit for use with bond options
JP3035275B2 (ja) * 1997-10-13 2000-04-24 松下電器産業株式会社 集積回路素子のプローブ装置
KR100641707B1 (ko) * 2005-04-08 2006-11-03 주식회사 하이닉스반도체 멀티-포트 메모리 소자
KR100867638B1 (ko) 2005-08-12 2008-11-10 삼성전자주식회사 전원전압 선택회로 및 이를 구비한 반도체 장치
KR100695437B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 멀티 포트 메모리 소자
KR100695435B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 반도체 메모리 소자
US7498860B2 (en) * 2007-03-27 2009-03-03 Agere Systems Inc. Buffer circuit having multiplexed voltage level translation
KR101068568B1 (ko) 2009-03-30 2011-09-30 주식회사 하이닉스반도체 반도체 장치의 테스트용 인터페이스 보드
KR102529187B1 (ko) * 2016-03-31 2023-05-04 삼성전자주식회사 복수의 통신 규격들을 지원하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템
KR20180109215A (ko) * 2017-03-27 2018-10-08 에스케이하이닉스 주식회사 반도체장치
KR102311490B1 (ko) * 2017-05-26 2021-10-13 에스케이하이닉스 주식회사 입력 버퍼 회로를 포함하는 메모리 장치 및 메모리 시스템
US10365325B2 (en) * 2017-08-22 2019-07-30 Micron Technology, Inc. Semiconductor memory device

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