KR100867638B1 - 전원전압 선택회로 및 이를 구비한 반도체 장치 - Google Patents

전원전압 선택회로 및 이를 구비한 반도체 장치 Download PDF

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Abstract

전원전압의 테스트가 용이한 전원전압 선택회로 및 이를 구비한 반도체 장치가 개시되어 있다. 반도체 메모리 장치는 패드, 복수의 전원전압을 발생하는 전원전압 발생회로, 및 테스트 모드 신호들에 응답하여 상기 복수의 전원전압을 선택하여 상기 패드에 전달하는 선택회로를 구비한다. 선택회로는 MOS 트랜지스터들 및 전압 레벨 조절부를 구비한다. MOS 트랜지스터들은 게이트 제어신호들에 응답하여 상기 복수의 전원전압을 선택하여 상기 패드에 전달한다. 전압 레벨 조절부는 상기 테스트 모드 신호들 각각의 전압 레벨을 상기 MOS 트랜지스터들 각각을 턴온시킬 수 있도록 전압 레벨을 조절하여 상기 게이트 제어신호들을 발생시킨다. 따라서, 반도체 메모리 장치는 전원전압들을 테스트하는 데 필요한 패드 수를 줄일 수 있다.

Description

전원전압 선택회로 및 이를 구비한 반도체 장치{CIRCUIT FOR SELECTING SUPPLY VOLTAGES AND SEMICONDUCTOR DEVICE HAVING THE SAME}
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 반도체 메모리 장치에 포함된 선택회로를 나타내는 도면이다.
도 3은 도 2의 선택회로에 포함된 레벨 쉬프터의 하나의 예를 나타내는 회로도이다.
도 4는 도 2의 선택회로에 포함된 레벨 쉬프터의 다른 하나의 예를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 장치
110: 전원전압 발생회로
120 : 선택회로
125, 126, 127, 128 : 레벨 쉬프터
130 : 패드
200 : 테스트 시스템
본 발명은 반도체 장치에 관한 것으로, 특히 전원전압의 테스트가 용이한 전원전압 선택회로 및 이를 구비한 반도체 장치에 관한 것이다.
반도체 메모리 장치에서 사용되는 전원전압에는 여러 종류가 있다. 예를 들면, 주변회로용 내부 전원전압(VINT), 메모리 어레이용 내부 전원전압(VINTA), 메모리 셀의 플레이트(plate)에 인가되는 플레이트 전압(VP), 비트라인 센스앰프를 프리차지하는 데 사용되는 프리차지 전압(VBL), 및 반도체 기판(substrate)의 바이어스용으로 사용되는 백바이어스 전압(VBB)이 있다.
이와 같은 전원전압들을 테스트하기 위해 반도체 장치 내에 패드를 구비해야 한다.
반도체 장치에서 패드는 반도체 칩 내부와 반도체 칩 외부를 연결하는 기능을 한다. 반도체 칩 내에 있는 패드는 패키징 단계에서 와이어 본딩 등의 수단을 통해 패키지의 리드 프레임에 연결되거나 PCB(Printed Circuit Board)에 연결된다. 결국 패드는 패키지의 핀 또는 볼(ball)에 전기적으로 연결된다.
반도체 장치의 고집적화 기술이 발달함에 따라 작은 면적에 점점 많은 소자를 구비할 수 있게 되었다. 하지만, 반도체 장치가 고집적화, 고성능화 되고 테스트 항목이 증가하면서, 칩 내에 구비해야 하는 패드의 수는 점점 증가하고 있다.
반도체 칩 내에서 패드들이 차지하는 면적을 줄이기 위해 패드 사이즈를 줄이려는 노력이 진행되고 있지만, 패드 사이즈를 줄이는 데는 한계가 있다.
따라서, 칩 내에서 사용되는 패드들이 차지하는 면적을 줄이기 위한 다른 방법이 요구된다.
본 발명의 목적은 반도체 장치에서 사용되는 전원전압들을 테스트하는 데 필요한 패드 수를 줄일 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 목적은 반도체 장치에서 사용되는 전원전압들을 테스트하는 데 필요한 패드 수를 줄일 수 있는 반도체 메모리 장치의 전원전압 선택회로를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 패드, 복수의 전원전압을 발생하는 전원전압 발생회로, 및 테스트 모드 신호들에 응답하여 상기 복수의 전원전압을 선택하여 상기 패드에 전달하는 선택회로를 구비한다.
상기 선택회로는 MOS 트랜지스터들 및 전압 레벨 조절부를 구비한다.
MOS 트랜지스터들은 게이트 제어신호들에 응답하여 상기 복수의 전원전압을 선택하여 상기 패드에 전달한다. 전압 레벨 조절부는 상기 테스트 모드 신호들 각각의 전압 레벨을 상기 MOS 트랜지스터들 각각을 턴온시킬 수 있도록 전압 레벨을 조절하여 상기 게이트 제어신호들을 발생시킨다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 개략적인 블록도이다. 도 1을 참조하면, 반도체 메모리 장치(100)는 전원전압 발생회로(110), 선택회로(120), 및 패드(130)를 구비한다. 도 1에는 반도체 메모리 장치의 전원전압들을 테스트하기 위한 테스트 시스템이 함께 도시되어 있다.
전원전압 발생회로(110)는 외부 전원전압(VEXT)과 접지전압(VSS)을 수신하고, 주변회로용 내부 전원전압(VINT), 메모리 어레이용 내부 전원전압(VINTA), 플레이트 전압(VP), 프리차지 전압(VBL), 및 반도체 기판(substrate)의 바이어스용으로 사용되는 백바이어스 전압(VBB)을 발생시킨다.
선택회로(120)는 전원전압들(VINT, VINTA, VP, VBL)을 선택하고 라인(L1)을 통해 패드(130)에 전달한다. 패드(130)의 출력은 라인(L2)을 통해 테스트 시스템(200)에 전달된다.
도 2는 도 1의 반도체 메모리 장치에 포함된 선택회로(120)를 나타내는 도면이다. 도 2를 참조하면, 선택회로(120)는 PMOS 트랜지스터들(121~124) 및 레벨 쉬프터들(125~128)을 구비한다.
PMOS 트랜지스터들(121~124)은 각각 게이트 제어신호들(VG1~VG4)에 응답하여 전원전압들(VINT, VINTA, VP, VBL)을 선택하고 라인(L1)을 통해 패드(130)에 전달한다.
레벨 쉬프터들(125~128)은 테스트 모드 신호들(TMS0~TMS3) 각각의 전압 레벨을 PMOS 트랜지스터들(121~124) 각각을 턴온시킬 수 있도록 전압 레벨을 조절하여 게이트 제어신호들(VG1~VG4)을 발생시킨다.
도 3은 도 2의 선택회로에 포함된 레벨 쉬프터(125, 126, 127, 또는 128)의 하나의 예를 나타내는 회로도이다. 도 3을 참조하면, 레벨 쉬프터(125, 126, 127, 또는 128)는 제 1 레벨 쉬프터(129), 인버터(INV2), 및 제 2 레벨 쉬프터(130)를 구비한다.
제 1 레벨 쉬프터(129)는 로직 "하이"인 제 1 전압 레벨을 갖는 테스트 모드 신호들(TMS0~TMS3)을 제 1 전압 레벨보다 더 높은 제 2 전압 레벨의 로직 "하이"인 신호로 변환시킨다. 인버터(INV2)는 제 1 레벨 쉬프터(129)의 출력신호를 반전시킨다. 제 2 레벨 쉬프터(130)는 로직 "로우"인 제 3 전압 레벨을 갖는 인버터(INV2)의 출력신호를 제 3 전압 레벨보다 더 낮은 제 4 전압 레벨의 로직 "로우"인 신호로 변환한다.
제 1 레벨 쉬프터(129)는 PMOS 트랜지스터들(MP1, MP2), NMOS 트랜지스터들(MN1, MN2), 및 인버터(INV1)를 구비한다.
NMOS 트랜지스터(MN1)는 테스트 모드 신호들(TMS0~TMS3) 중 하나가 인가되는 게이트와 접지전압에 연결된 소스를 가진다. 인버터(INV1)는 테스트 모드 신호들(TMS0~TMS3) 중 하나를 수신하여 반전시킨다. NMOS 트랜지스터(MN2)는 인버터(INV1)의 출력신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진다. PMOS 트랜지스터(MP1)는 외부 전원전압(VEXT)에 연결된 소스와 NMOS 트랜지스터(MN1)의 드레인에 연결된 드레인과 NMOS 트랜지스터(MN2)의 드레인에 연결된 게이트를 가진다. PMOS 트랜지스터(MP2)는 외부 전원전압(VEXT)에 연결된 소스와 NMOS 트랜지스터(MN2)의 드레인에 연결된 드레인과 NMOS 트랜지스터(MN1)의 드레인에 연결된 게이트를 가진다.
제 2 레벨 쉬프터(130)는 PMOS 트랜지스터들(MP3, MP4), NMOS 트랜지스터들(MN3, MN4), 및 인버터(INV3)를 구비한다.
PMOS 트랜지스터(MP3)는 인버터(INV2)의 출력신호가 인가되는 게이트와 외부 전원전압(VEXT)에 연결된 소스를 가진다. 인버터(INV3)는 인버터(INV2)의 출력신호를 반전시킨다. PMOS 트랜지스터(MP4)는 인버터(INV3)의 출력신호가 인가되는 게이트와 외부 전원전압(VEXT)에 연결된 소스를 가진다. NMOS 트랜지스터(MN3)는 백바이어스 전압(VBB)에 연결된 소스와 PMOS 트랜지스터(MP3)의 드레인에 연결된 드레인과 PMOS 트랜지스터(MP4)의 드레인에 연결된 게이트를 가진다. NMOS 트랜지스터(MN4)는 백바이어스 전압(VBB)에 연결된 소스와 PMOS 트랜지스터(MP4)의 드레인에 연결된 드레인과 NMOS 트랜지스터(MN3)의 드레인에 연결된 게이트를 가진다. NMOS 트랜지스터(MN4)의 드레인 단자에서 게이트 제어신호들(VG1~VG4)이 출력된다.
이하, 도 3의 레벨 쉬프터의 동작을 설명한다.
테스트 모드 신호들(TMS0~TMS3)은 주변회로용 내부 전원전압(VINT)의 레벨을 가지는 신호들이다. 인버터(INV1)에 공급되는 전원전압은 VINT이다. PMOS 트랜지스터들(MP1, MP2)의 소스에 공급되는 전원전압은 외부 전원전압(VEXT)이고, NMOS 트랜지스터들(MN1, MN2)의 소스에 공급되는 전원전압은 접지전압이다. 인버터(INV2)에 공급되는 전원전압은 VEXT이다. PMOS 트랜지스터들(MP3, MP4)의 소스에 공급되는 전원전압은 외부 전원전압(VEXT)이고, NMOS 트랜지스터들(MN3, MN4)의 소스에 공급되는 전원전압은 백바이어스 전압(VBB)이다. 인버터(INV3)에 공급되는 전원전압은 VEXT이다. 일반적으로, 외부 전원전압(VEXT)은 주변회로용 내부 전원전압 (VINT)보다 높은 전압 레벨을 가지며, 백바이어스 전압(VBB)은 접지전압(VSS)보다 낮은 전압 레벨을 가진다. 예를 들면, 백바이어스 전압(VBB)은 -0.7 V일 수 있다.
테스트 모드 신호들(TMS0~TMS3) 중 하나가 로직 "하이"이면, NMOS 트랜지스터(MN2)의 드레인의 전압은 로직 "하이"가 되고, 인버터(INV2)의 출력은 로직 "로우"가 되고, NMOS 트랜지스터(MN4)의 드레인의 전압인 게이트 제어신호(VG1~VG4)는 로직 "로우"가 된다.
테스트 모드 신호들(TMS0~TMS3) 중 하나가 로직 "로우"이면, NMOS 트랜지스터(MN2)의 드레인의 전압은 로직 "로우"가 되고, 인버터(INV2)의 출력은 로직 "하이"가 되고, NMOS 트랜지스터(MN4)의 드레인의 전압인 게이트 제어신호(VG1~VG4)는 로직 "하이"가 된다.
제 1 레벨 쉬프터(129)는 테스트 모드 신호들(TMS0~TMS3) 중 하나가 로직 "하이"일 때, 테스트 모드 신호들(TMS0~TMS3) 중 하나를 VINT에서 VEXT로 변환하여 로직 레벨을 높이는 기능을 한다.
제 2 레벨 쉬프터(130)는 인버터(INV2)의 출력신호가 로직 "하이"일 때, 즉 테스트 모드 신호들(TMS0~TMS3) 중 하나가 로직 "로우"일 때, 테스트 모드 신호들(TMS0~TMS3) 중 하나를 VSS에서 VBB로 변환하여 로직 레벨을 낮추는 기능을 한다. 백바이어스 전압(VBB)은 0V보다 낮은 전압이며, 일례로 -0.7V일 수 있다.
게이트 제어신호(VG1~VG4)가 로직 "로우"일 때, 도 2에 도시된 PMOS 트랜지스터들(121~124)은 턴온되어 반도체 장치의 내부에서 사용되는 전원전압들을 패드를 통해 출력하여 테스트할 수 있다. 도 3의 레벨 쉬프터는 출력신호가 로직 "로우"일 때, 접지전압(VSS)보다 낮은 백바이어스 전압(VBB)의 레벨을 갖는 게이트 제어신호를 출력한다. 따라서, 전원전압들(VINT, VINTA, VP, VBL)의 값이 다소 감소하더라도 PMOS 트랜지스터들(121~124)이 턴온될 수 있고, 반도체 장치의 전원전압들(VINT, VINTA, VP, VBL)을 하나의 패드를 통해서 용이하게 측정할 수 있다.
도 4는 도 2의 선택회로에 포함된 레벨 쉬프터의 다른 하나의 예를 나타내는 회로도이다. 도 4를 참조하면, 레벨 쉬프터(131) 및 인버터(INV4)를 구비한다.
레벨 쉬프터(131)는 PMOS 트랜지스터들(MP3, MP4), NMOS 트랜지스터들(MN3, MN4), 및 인버터(INV4)를 구비한다.
PMOS 트랜지스터(MP3)는 테스트 모드 신호들(TMS0~TMS3) 중 하나가 인가되는 게이트와 외부 전원전압(VEXT)에 연결된 소스를 가진다. 인버터(INV3)는 테스트 모드 신호들(TMS0~TMS3) 중 하나를 반전시킨다. PMOS 트랜지스터(MP4)는 인버터(INV3)의 출력신호가 인가되는 게이트와 외부 전원전압(VEXT)에 연결된 소스를 가진다. NMOS 트랜지스터(MN3)는 백바이어스 전압(VBB)에 연결된 소스와 PMOS 트랜지스터(MP3)의 드레인에 연결된 드레인과 PMOS 트랜지스터(MP42)의 드레인에 연결된 게이트를 가진다. NMOS 트랜지스터(MN4)는 백바이어스 전압(VBB)에 연결된 소스와 PMOS 트랜지스터(MP4)의 드레인에 연결된 드레인과 NMOS 트랜지스터(MN3)의 드레인에 연결된 게이트를 가진다.
상기 레벨 쉬프터(131)는 테스트 모드 신호들(TMS0~TMS3) 중 하나가 로직 "로우"일 때, 테스트 모드 신호들(TMS0~TMS3) 중 하나를 VSS에서 VBB로 변환하여 로직 레벨을 낮추는 기능을 한다. 백바이어스 전압(VBB)은 0V보다 낮은 전압이며, 일례로 -0.7V일 수 있다.
도 4의 레벨 쉬프터는 외부 전원전압(VEXT)이 반도체 장치의 내부 구동전압으로 사용될 때, 사용할 수 있는 회로이다. 도 4의 회로는 도 3의 회로에서 제 2 레벨 쉬프터(130)와 같은 구조이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치 및 전원전압 선택회로는 전압 레벨이 쉬프트된 게이트 제어전압을 생성함으로써 전원전압들을 테스트하는 데 필요한 패드 수를 줄일 수 있고, 반도체 메모리 장치가 패드에서 차지하는 면적을 줄일 수 있다. 따라서, 반도체 메모리 장치의 칩 사이즈가 줄어들 수 있다.

Claims (9)

  1. 패드, 복수의 전원전압을 발생하는 전원전압 발생회로, 및 테스트 모드 신호들에 응답하여 상기 복수의 전원전압 중 하나를 선택하여 상기 패드에 전달하는 선택회로를 구비하는 반도체 메모리 장치에 있어서,
    상기 선택회로는
    상기 테스트 모드 신호들 각각이 로직 "로우" 상태일 때 상기 테스트 모드 신호들 각각의 전압 레벨을 낮추고, 상기 테스트 모드 신호들 각각의 전압 레벨을 조절하여 게이트 제어신호들을 발생시키는 전압 레벨 조절부; 및
    상기 복수의 전원전압에 각각 연결되고, 상기 게이트 제어신호들에 응답하여 선택적으로 턴온됨으로써 상기 복수의 전원전압 중 하나를 선택하여 상기 패드에 전달하는 MOS 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 전압 레벨 조절부는
    상기 MOS 트랜지스터들 각각의 게이트에 결합되고 상기 테스트 모드 신호들의 전압 레벨을 조절하여 상기 제어신호들을 각각 발생시키는 복수의 레벨 쉬프터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 복수의 레벨 쉬프터들 각각은
    로직 "하이"인 제 1 전압 레벨을 갖는 상기 테스트 모드 신호들 각각을 상기 제 1 전압 레벨보다 더 높은 로직 "하이"인 제 2 전압 레벨을 가지는 제 1 출력신호로 변환시키는 제 1 레벨 쉬프터;
    상기 제 1 출력신호를 반전시키는 인버터; 및
    로직 "로우"인 제 3 전압 레벨을 갖는 상기 인버터의 출력신호를 상기 제 3 전압 레벨보다 더 낮은 로직 "로우"인 제 4 전압 레벨을 가지는 상기 각각의 게이트 제어신호로 변환하는 제 2 레벨 쉬프터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 전압 레벨은 반도체 메모리 장치의 주변회로용 내부 전원전압에 의해 발생되고, 상기 제 2 전압 레벨은 외부 전원전압에 의해 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제 3 전압 레벨은 반도체 메모리 장치의 접지전압에 의해 발생되고, 상기 제 4 전압 레벨은 반도체 메모리 장치의 백바이어스 전압에 의해 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 2 항에 있어서, 상기 복수의 레벨 쉬프터들 각각은
    로직 "로우"인 제 1 전압 레벨을 갖는 상기 테스트 모드 신호들 각각을 상기 제 1 전압 레벨보다 더 낮은 제 2 전압 레벨을 가지는 상기 게이트 제어신호들 각각으로 변환하는 레벨 쉬프터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 전압 레벨은 반도체 메모리 장치의 접지전압에 의해 발생되고, 상기 제 2 전압 레벨은 반도체 메모리 장치의 백바이어스 전압에 의해 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 복수의 전원전압은
    주변회로용 내부 전원전압, 메모리 어레이용 내부 전원전압, 플레이트 전압, 프리차지 전압, 및 백바이어스 전압을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 상기 테스트 모드 신호들 각각이 로직 "로우" 상태일 때 상기 테스트 모드 신호들 각각의 전압 레벨을 낮추고, 상기 테스트 모드 신호들 각각의 전압 레벨을 조절하여 게이트 제어신호들을 발생시키는 전압 레벨 조절부; 및
    상기 복수의 전원전압에 각각 연결되고, 상기 게이트 제어신호들에 응답하여 선택적으로 턴온됨으로써 상기 복수의 전원전압 중 하나를 선택하여 상기 패드에 전달하는 MOS 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전원전압 선택회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100897301B1 (ko) * 2008-03-12 2009-05-14 주식회사 하이닉스반도체 반도체 집적회로의 전압 조정 장치 및 방법
KR101068568B1 (ko) * 2009-03-30 2011-09-30 주식회사 하이닉스반도체 반도체 장치의 테스트용 인터페이스 보드

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004200A (ko) * 1999-06-28 2001-01-15 김영환 입출력패드를 통해 다수의 내부신호를 측정하는 반도체메모리장치
KR20030002798A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 메모리장치의 데이터출력회로
KR20040110317A (ko) * 2003-06-18 2004-12-31 주식회사 하이닉스반도체 반도체 소자의 파워업 신호 생성 회로 및 생성 방법과이의 테스트방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010105442A (ko) 2000-05-04 2001-11-29 윤종용 반도체 메모리 장치
KR100720222B1 (ko) 2000-07-12 2007-05-21 주식회사 하이닉스반도체 내부전원전위 측정용 패드장치
US6845048B2 (en) * 2002-09-25 2005-01-18 Infineon Technologies Ag System and method for monitoring internal voltages on an integrated circuit
KR100523139B1 (ko) 2003-06-23 2005-10-20 주식회사 하이닉스반도체 웨이퍼 테스트시 사용되는 프로빙 패드의 수를 감소시키기위한 반도체 장치 및 그의 테스팅 방법
JP2005108318A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 半導体装置および半導体装置のテスト方法
JP2005285289A (ja) * 2004-03-31 2005-10-13 Nec Electronics Corp 半導体装置のテスト方法及びテスト装置
KR100753050B1 (ko) * 2005-09-29 2007-08-30 주식회사 하이닉스반도체 테스트장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004200A (ko) * 1999-06-28 2001-01-15 김영환 입출력패드를 통해 다수의 내부신호를 측정하는 반도체메모리장치
KR20030002798A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 메모리장치의 데이터출력회로
KR20040110317A (ko) * 2003-06-18 2004-12-31 주식회사 하이닉스반도체 반도체 소자의 파워업 신호 생성 회로 및 생성 방법과이의 테스트방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270742B2 (en) 2020-04-06 2022-03-08 SK Hynix Inc. Memory apparatus having structure coupling pad and circuit

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