JP2973668B2 - 高速ダイナミックランダムアクセスメモリ装置 - Google Patents

高速ダイナミックランダムアクセスメモリ装置

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JP2973668B2 JP3359811A JP35981191A JP2973668B2 JP 2973668 B2 JP2973668 B2 JP 2973668B2 JP 3359811 A JP3359811 A JP 3359811A JP 35981191 A JP35981191 A JP 35981191A JP 2973668 B2 JP2973668 B2 JP 2973668B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭという）に関し、特に、
ＤＲＡＭの高速アクセス化に関する。
【０００２】
【従来の技術】４個のメガビットのメモリセルアレイで
構成された従来のＤＲＡＭを図１３に示す。従来のＤＲ
ＡＭはコントロール回路５４１で定期的に保持している
データビットをリフレッシュにしており、一度にリフレ
ッシュされるメモリセルアレイを１ブロックとすると、
４メガビットのＤＲＡＭは４分割されてリフレッシュさ
れる。各ブロックは４０００ビットを２５６行なので、
４Ｋビット単位で１０２４回のリフレッシュを行うと全
ビットのリフレッシュが完了する。４メガビットＤＲＡ
Ｍは、４０００ビット×２５６行のメモリセルアレイ５
００，５１０，５２０，５３０と、各メモリセルアレイ
５００〜５３０のロウデコーダ５０１，５１１，５２
１，５３１と、各メモリセルアレイ５００〜５３０のリ
フレッシュを行うセンスアンプ５０２，５１２，５２
２，５３２と、各メモリセルアレイ５００〜５３０のカ
ラムデコーダ５０３，５１３，５２３，５３３とメモリ
セルアレイ５００〜５３０の選択を行うブロックデコー
ダ５４０と、読み出し／書き込み／リフレッシュに必要
なタイミング信号を発生するリフレッシュＲ／Ｗコント
ロール５４１とで構成される。
【０００３】各メモリセルアレイ内の１対のデジット線
ＤＬＰに接続されているセンスアンプ５０３、カラムデ
コーダ５０４の回路、及び各主要接点の信号波形を図１
４，図１５に示す。デジット線対ＤＬＰ（Ｄ，ＣＤ）
は、アクセス以前は、同一レベルとなっており、アクセ
ス開始後（時刻ｔ１）センスアンプが活性化されてＳＡ
Ｐが電源レベルに、ＳＡＮがＧＮＤレベルとなり、ワー
ド線Ｗ０上のセルデータに従ってデジット線Ｄ，ＣＤが
駆動される。その後、ＹＳＷが電源レベルとなると（時
刻ｔ２）、デジット線Ｄ，ＣＤのデータがデータバスＩ
／Ｏ，Ｉ／Ｏに転送される。アクセス終了後はＳＡＰ，
ＳＡＮ，Ｄ，Ｄは同一レベルとなり、非活性化される。
【０００４】リフレッシュ時の動作も上述の読み出し動
作と略同様であり、デジット線対ＤＬＰ上に読み出され
たデータはセンスアンプ５０４で増幅され、再び同じメ
モリセルに書き込まれる。
【０００５】
【発明が解決しようとする課題】従来のＤＲＡＭは、ペ
ージモード、スタティックカラムモードのような高速ア
クセスモードを有するが、その高速アクセスは、ワード
線が立ち上がり、このワード線に接続された全てのメモ
リセルアレイのデータが読み出されても、センスアンプ
で活性化したときに該活性化されたセンスアンプにある
データに対してのみ有効である。一度アクセスが終了す
るとセンスアンプのデータは保持されず、次にアクセス
するときは、再度ワード線の選択から始める必要があ
る。しかも、ＤＲＡＭの容量の増大と共に、一度に全て
のセンスアンプが活性化されるわけではなく、４メガビ
ットＤＲＡＭの場合は、全体の１／４のセンスアンプし
か活性化されない。したがってページモード、スタティ
ックカラムモードのような高速アクセスモードでアクセ
スできるのは、その１／４のセンスアンプが保持してい
るデータに限られる。図１３の例で説明すると、センス
アンプ５０２が活性化されているときは残りのセンスア
ンプ５１２，５２２，５３２は非活性状態であり、デー
タは保持していない。また、ブロックアドレスはロウア
ドレス信号の一部として入力されるため、カラムアドレ
スデコーダ５０３でメモリセルアレイ５００〜５３０の
選択を行うことはできない。したがって、センスアンプ
５０２，５１２，５２２，５３２が仮にデータを保持し
ていても、高速アクセスはできない。
【０００６】以上説明してきたように、従来例では高速
アクセスは複数のメモリセルアレイ５００〜５３０の内
のいずれか１つに限られており、ＤＲＡＭに保持されて
いるデータへの高速アクセスには制限があるという欠点
を有していた。
【０００７】
【課題を解決するための手段】 本願発明の要旨は、行
列状に配置されたメモリセルで構成された複数のメモリ
セルアレイと、上記メモリセルから読み出されたデ−タ
を伝達するデジット線対と、上記デジット線対のデ−タ
をそれぞれ増幅するセンスアンプとを備えたダイナミッ
クランダムアクセスメモリ装置において、１つのメモリ
セルアレイから他のメモリセルアレイにアクセスが移っ
た後も、新たな行アドレスの指定があるまでは上記セン
スアンプを活性化状態に維持し、上記新たな行アドレス
の指定後、上記センスアンプを非活性状態とするセンス
アンプ活性化線と、前記各メモリセルアレイにおけるリ
フレッシュ開始前の行アドレスを退避する複数のレジス
タとを有し、リフレッシュ終了後、前記レジスタの行ア
ドレスで指定されるメモリセルのデ−タをセンスアンプ
に復帰することである。
【０００８】
【発明の作用】データのアクセス時に、メモリセルから
読み出されたデータはセンスアンプで差動増幅後、列ア
ドレスに基づきデータバスに転送される。各センスアン
プは新たな行アドレスの指定までデータを保持し、列ア
ドレスの変更のみでデータにアクセスできる。
【０００９】
【実施例】図１は１メガビットのメモリセルアレイ４つ
を含むＤＲＡＭのブロック図である。図１に示すよう
に、本実施例に係るＤＲＡＭは、４Ｋビット×２５６行
のメモリセルアレイ１００，１１０，１２０，１３０
と、各メモリセルアレイ１００〜１３０のロウデコーダ
１０２，１１２，１２２，１３２と、各メモリセルアレ
イ１００〜１３０から読み出されたデータの差動増幅
（リフレッシュ）を行うセンスアンプ１０３，１１３，
１２３，１３３と、各メモリセルアレイ１００〜１３０
のカラムデコーダセレクタ１０４，１１４，１２４，１
３４と、メモリセルアレイ１００〜１３０の選択を行う
ブロックデコーダ１４０と、各メモリセルアレイ１００
〜１３０のセンスアンプ１０３〜１３３が保持している
データのロウアドレスを保持するレジスタ１０１，１１
１，１２１，１３１と、読み出し／書き込み／リフレッ
シュに必要なタイミング信号を発生するリフレッシュ／
Ｒ／Ｗコントロール１４１とで構成される。
【００１０】メモリセルアレイ１０５、センスアンプ１
０３、カラムデコーダ／セレクタ１０４に含まれる１対
のデジット線Ｄ，ＣＤの回路構成と、各主要接点の信号
波形を図２，図３に示す。図３に示すように、センスア
ンプ活性化線ＳＡＰ，ＳＡＮとデジット線対Ｄ，ＣＤ
は、アクセス以前から活性化状態となっており、センス
アンプ１０３，１１３，１２３，１３３には各メモリセ
ルにおいて前回アクセスされたワード線上のデータが保
持されている。アクセスが開始されるとプリチャージ信
号ＰＲＣによりＤ，ＣＤはプリチャージされ（時刻ｔ１
１）、次にワード線Ｗ０が立ち上がり（時刻ｔ１２）、
センスアンプ１０３が活性化されて（時刻ｔ１３）、ワ
ード線Ｗ０上のデータがデジット線対Ｄ，ＣＤに現れ
る。コラム選択信号ＹＳＷが電源レベルとなると（時刻
ｔ１４）、デジット線Ｄ，ＣＤ上のデータが、データバ
スＩ／Ｏに現れる。アクセス終了後も、センスアンプ活
性化線ＳＡＰ，ＳＡＮとデジット線Ｄ，ＣＤは活性化状
態のままデータを保持しているので、カラムアクセスが
あったときには、センスアンプ１０３がデータを保持し
ているため、他のコラム選択信号ＹＳＷが電源レベルと
なるだけで、他のデジット線のデータがデータバスＩ／
Ｏに現れる。
【００１１】高速アクセスにおいても、メモリセルアレ
イ１００〜１３０の選択ができるようにブロックデコー
ダ１４０に外部よりＢ０，１信号を与えて、ロウアドレ
ス信号ＡＲＣ０−７，ＡＣ０，１以外でも、センスアン
プ１０３，１１３，１２３，１３３の保持するデータ全
てに対してアクセス可能となっている。
【００１２】リフレッシュ時は図４に示すように、デジ
ット線対Ｄ，ＣＤのデータをレジスタ１０１，１１１，
１２１，１３１の保持するロウアドレスで指定されたワ
ード線上のデータとして再書き込みし、次に、リフレッ
シュするワード線上のデータをリフレッシュし、最後に
レジスタ１０１，１１１，１２１，１３１の保持するロ
ウアドレスで指定されたワード線上のデータを再び読み
出して、デジット線対Ｄ，ＣＤのデータをリフレッシュ
以前の状態に戻す。
【００１３】なお、例えば、メモリセルアレイ１００が
リフレッシュ中でも、センスアンプ１１３，１２３，１
３３はデータを保持しており、それらデータに対してア
クセス可能である。図５は本発明の第２実施例を示すブ
ロック図であり、第２実施例は図６に詳示されているよ
うに各センスアンプ２０３が複数のデジット線対Ｄ，Ｃ
Ｄ，Ｄ”，ＣＤ”上のデータをセンスする。例えば、分
割型センス方式の場合、複数のデジット線対Ｄ，ＣＤ，
Ｄ”，ＣＤ”上のデータは異なるため、一つのセンスア
ンプで複数のデジット線対を活性化し保持し続けること
はできない。そこで、本実施例では、メモリセルアレイ
２００，２１０，２２０，２３０とセンスアンプ２０
３，２１３，２２３，２３３との間に分轄回路２０５，
２１５，２２５，２３５を介在させている。
【００１４】図７は第２実施例の動作を説明する信号波
形図である。図７に示すように、センスアンプ活性化線
ＳＡＰ，ＳＡＮとデジット線対Ｄ，ＣＤはアクセス以前
から、活性化状態となっており、センスアンプ２０３，
２１３，２２３，２３３には各メモリセルアレイ２００
〜２３０において前回アクセスされたワード線上のデー
タが保持されている。ただし、制御線ＧＡＴＥ１，ＧＡ
ＴＥ２はロウレベル、プリチャージ線ＰＲＣ１，３はハ
イレベルとなっており、デジット線対Ｄ，ＣＤ，Ｄ”，
ＣＤ”はプリチャージされて同一レベルとなっている。
次に、アクセスが開始されるとプリチャージ線ＰＲＣ２
により、Ｄ’，ＣＤ’はプリチャージされ（時刻ｔ２
１）、次にワード線Ｗ０、制御線ＧＡＴＥ１が立ち上が
り、センスアンプ２０３が活性化されて（時刻ｔ２
３）、ワード線Ｗ０上のデータがデジット線対Ｄ’，Ｃ
Ｄ’に現れ、コラム選択線ＹＳＷが電源レベルとなると
（時刻ｔ２４）、デジット線Ｄ’，ＣＤ’上のデータが
データバスＩ／Ｏに現れる。デジット線対Ｄ”，ＣＤ”
は、プリチャージ状態を維持している。
【００１５】アクセス終了後、ワード線Ｗ０，ＧＡＴＥ
１が立ち下がり、デジット線対Ｄ，ＣＤはプリチャージ
されて同一レベルとなるが、センスアンプ活性化線ＳＡ
Ｐ，ＳＡＮとデジット線Ｄ，ＣＤ’は活性化状態のまま
データを保持している。したがって、カラムアクセスが
あったときには、センスアンプ２０３がデータを保持し
ており、コラム選択線ＹＳＷが電源レベルとなるだけ
で、デジット線Ｄ，ＣＤ’上のデータがデータバスＩ／
Ｏに現れる。
【００１６】図８は、第２実施例の変形例を示してお
り、制御信号ＧＡＴＥ１はプリチャージ信号ＰＲＣ２が
ハイレベルとなってプリチャージが始まるときに、ハイ
レベルとなってデジット線対Ｄ’，ＣＤ’とデジット線
対Ｄ，ＣＤのプリチャージレベルが同一となるようにし
ている。
【００１７】図９は本発明の第３実施例を示すブロック
図である。上述の第１，第２実施例では、センスアンプ
の保持しているデータを消さずにリフレッシュするため
に、図４に示されているような制御を必要とした。これ
は、１対のデジット線または接続可能なデジット線群は
１台のセンスアンプに連続しているので、データの保持
とリフレッシュを同時に行えないためである。そこで、
第３実施例は図１０に示すように、接続可能なデジット
線群に２台のセンスアンプ３０３，３０６を設け、分離
回路３０５，３１５，３２５，３３５とメモリセルアレ
イ３００，３１０，３２０，３３０の間のセンスアンプ
３０６〜３３６はリフレッシュ用のセンスアンプとして
いる。
【００１８】図１１は本実施例の動作を示す信号波形図
である。各信号の制御方式は第２実施例とほとんど同じ
であるが、図８に示された第２実施例の制御と比較する
と、制御信号ＧＡＴＥを電源レベル以上に上昇させる必
要はない。これは、センスアンプ３０６，３１６，３２
６，３３６によって、デジット線対Ｄ’，ＣＤ’の一方
は電源レベル、もう一方は接地レベルまで活性化される
ためである。
【００１９】図１２は本発明の第４実施例を示すブロッ
ク図である。第１，第２実施例の場合、あるメモリセル
アレイがリフレッシュされている間そのメモリセルアレ
イをリフレッシュしているセンスアンプ上のデータへの
アクセスはできない、さらに、リフレッシュするアドレ
スが内部カウンタで設定される場合、リフレッシュして
いるメモリセルアレイのセンスアンプと外部よりアクセ
スするセンスアンプが一致したことを外部より知ること
はできない。そこで、第４実施例は図１２に示すよう
に、リフレッシュしているメモリセルアレイのセンスア
ンプと外部よりアクセスするセンスアンプが一致したこ
とを検出する一致検出回路４０５，４１５，４２５，４
３５を設け、リフレッシュしているメモリセルアレイの
センスアンプと外部よりアクセスするセンスアンプが一
致したことを外部に示すことができる。
【００２０】
【発明の効果】以上説明したように、本発明のＤＲＡＭ
はアクセス終了後もセンスアンプにデータを保持してい
るので、従来のドラムのようにセンスアンプのデータを
アクセスするときもメモリセルアレイの活性化から始め
る必要はなくなった。その結果、センスアンプに保持し
ている全てのデータに対して高速でアクセスすることが
でき、従来のＤＲＡＭに比べ、高速アクセスできるデー
タの範囲が拡大されるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１実施例のブロック図である。
【図２】本発明の第１実施例の回路例である。
【図３】本発明の第１実施例の回路例の信号波形図であ
る。
【図４】本発明の第１実施例の回路例のリフレッシュの
信号波形図である。
【図５】本発明の第２実施例のブロック図である。
【図６】本発明の第２実施例の回路例である。
【図７】本発明の第２実施例の回路例の第１の信号波形
図である。
【図８】本発明の第２実施例の回路例の変形例の信号波
形図である。
【図９】本発明の第３実施例のブロック図である。
【図１０】本発明の第３実施例の回路例である。
【図１１】本発明の第３実施例の回路例の信号波形図で
ある。
【図１２】本発明の第４実施例のブロック図である。
【図１３】従来例のブロック図である。
【図１４】従来例の回路例である。
【図１５】従来例の回路例の信号波形図である。
【符号の説明】
１００〜１３０，２００〜２３０，３００〜３３０，４
００〜４３０ メモリセルアレイ １０２〜１３２，２０２〜２３２，３０２〜３３２，４
０２〜４３２ ロウデコーダ １０３〜１３３，２０３〜２３３，３０３〜３３３，４
０３〜４３３ センスアンプ １０４〜１３４，２０４〜２３４，３０４〜３３４，４
０４〜４３４ カラムデコーダ １０１〜１３１，２０１〜２３１，３０１〜３３１，４
０１〜４３１ レジスタ １４０，２４０，３４０，４４０ ブロックデコーダ １４１，２４１，３４１，４４１ リフレッシュ／Ｒ／
Ｗコントロール

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】行列状に配置されたメモリセルで構成され
    た複数のメモリセルアレイと、上記メモリセルから読み
    出されたデ−タを伝達するデジット線対と、上記デジッ
    ト線対のデ−タをそれぞれ増幅するセンスアンプとを備
    えたダイナミックランダムアクセスメモリ装置におい
    て、１つのメモリセルアレイから他のメモリセルアレイ
    にアクセスが移った後も、新たな行アドレスの指定があ
    るまでは上記センスアンプを活性化状態に維持し、上記
    新たな行アドレスの指定後、上記センスアンプを非活性
    状態とするセンスアンプ活性化線と、前記各メモリセル
    アレイにおけるリフレッシュ開始前の行アドレスを退避
    する複数のレジスタとを有し、リフレッシュ終了後、前
    記レジスタの行アドレスで指定されるメモリセルのデ−
    タをセンスアンプに復帰することを特徴とするダイナミ
    ックランダムアクセスメモリ装置。
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