JPH07105140B2 - 半導体メモリ - Google Patents

半導体メモリ

Info

Publication number
JPH07105140B2
JPH07105140B2 JP63317827A JP31782788A JPH07105140B2 JP H07105140 B2 JPH07105140 B2 JP H07105140B2 JP 63317827 A JP63317827 A JP 63317827A JP 31782788 A JP31782788 A JP 31782788A JP H07105140 B2 JPH07105140 B2 JP H07105140B2
Authority
JP
Japan
Prior art keywords
bit line
potential
transfer gate
signal
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63317827A
Other languages
English (en)
Other versions
JPH02162594A (ja
Inventor
威男 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63317827A priority Critical patent/JPH07105140B2/ja
Priority to DE68921440T priority patent/DE68921440T2/de
Priority to EP89123262A priority patent/EP0373672B1/en
Publication of JPH02162594A publication Critical patent/JPH02162594A/ja
Priority to US07/644,865 priority patent/US5148400A/en
Publication of JPH07105140B2 publication Critical patent/JPH07105140B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ、特に１トランジスタ１キャパ
シタよりなるダイナミック型RAMに関するものである。
〔従来の技術〕
従来、この種の半導体メモリの主要部は第３図に示すよ
うな構成をとるものが一般的であった。MC11〜MCnNは１
個のMIS型トランジスタと１個のキャパシタからなる１
トランジスタ型メモリセルを示し、マトリクス状に配列
されている。WL1〜WLnは、ワード線、WD1〜WDnはワード
線WL1〜WLnを駆動する回路、SA1〜SAnはビット線D1，▲
▼〜DN，▲▼に読み出された微小信号を増幅す
るCMOS型のセンスアンプ,SEP,SENはそれぞれセンスアン
プの活性化信号，YSW1〜YSWNは与えられたアドレス信号
に従いビット線対を選択し、共通データ線対,I/O,▲
▼に接続する制御信号,11は出力回路,Doutは、出力
端子,12は▲▼系回路，QR1〜QRnは、ワード線WL1
〜WLnのリセット用トランジスタ,GNDは接地端子を示
す。第３図の構成の半導体メモリの代表的な動作波形図
を第５図に示す。動作開始前にビット線D1，▲▼〜
DN，▲▼は、たとえば電源電位Vccと接地電位Vssと
の中間電位（1/2Vcc）に保たれている。行アドレススト
ローブ信号▲▼が降下すると外部から与えられた
アドレス信号（表記せず）によりワード線駆動回路WD1
〜WDnの中から１台のたとえばWDiが選択され、▲
▼から生成された内部信号であるワード駆動信号RAが上
昇するとワード線WLiが上昇し、メモリセルMCi1〜MCiN
のＮ型MOSトランジスタがONし、それぞれのメモリセル
キャパシタ内にたくわえられた電荷に従ってビット線D1
〜DNの電位は100mV〜200mV程度変化する。一方ビット線
▲▼〜▲▼の電位は初期の値すなわち、1/2Vcc
の電位のままであり、この差信号がセンスアンプSA1〜S
ANの入力信号となる。次にセンスアンプ活性化信号SEN
が上昇し、SEPが下降するとセンスアンプSA1〜SANが活
性化され、センスアンプに入力された微小差信号は、増
幅され、たとえばビット線D1は接地電位へ下降し、ビッ
ト線▲▼は電源電位Vccへ上昇する。（メモリセルM
Ci1にはＬの情報が記憶されていた場合。）実際は、ワ
ード線WLiが上昇し、ビット線D1に情報を読み出した際
にメモリセルMCi1のキャパシタ内の情報は、ビット線D1
との電荷のやりとりで破壊されているため、上述のセン
スアンプの動作は、ビット線D1，▲▼上の微小信号
の増幅のみならず、ビット線に読み出すことにより破壊
されたメモリセルの情報をメモリセルに対して再書き込
み（リフレッシュと言う）をするという機能をも有して
いる。その後列アドレスストローブ▲▼の下降に
より外部アドレス端子に与えられた列アドレス信号（表
記せず）に従い列アドレスストローブ▲▼より生
成された内部信号列スイッチ活性化信号YSWが上昇する
のに伴い、たとえばYSW1が選択され上昇することにより
ビット線対D1，▲▼のデータが共通データ線対I/O,
▲▼へ転送される。転送されたデータは、出力回
路11にて増幅され出力端子Dounから外部へ出力される。
上述の従来技術においては、記憶容量が増大してくるに
従い１本のビット線に接続されたメモリセルの個数が増
加するためビット線の浮遊容量C31が増大し、さまざま
な問題を生じていた。第１には、上述のようにセンスア
ンプを活性化した際には、ビット線D1〜DN▲▼〜▲
▼をそれぞれ電源電圧Vccあるいは設置電位Vssまで
充放電する必要があるが、ビット線の浮遊容量C31の増
大は、充放電に要する時間が増大するという問題であ
る。ビット線対D1，▲▼〜DN，▲▼の増幅が充
分なされていないとすなわち充放電が充分行なわれてい
ないとYSWを活性化させ共通データ線I/O,▲▼に
ビット線を接続することができない。なぜならばビット
線に共通データ線を接続した際には、共通データ線の電
荷がビット線に流入し、情報を破壊する可能性があるた
めである。この結果出力端子Doutからデータ出力の時刻
が遅くなるため性能が悪くなる。第２にビット線浮遊容
量C31の増大は、充放電電流の増大を招き、たとえば接
地電位の浮きや電源電位の下降、ビット線間ノイズの発
生などの問題を生ずる。これに対し、第１図に示すよう
な構成が考えられた。第３図との相違点は、ビット線
D1，▲▼〜DN，▲▼とセンスアンプSA1〜SANと
の間にスイッチ手段としてＮ型MOSトランジスタによる
トランスファゲートQT1，▲Ｑ▼〜QTN，▲Ｑ▼
が設けられている点である。このトランスファゲートQ
T1〜▲Ｑ▼の目的は、ビット線の浮遊容量C11とセ
ンス節点D1′〜▲▼の浮遊容量C11′とをセンス
アンプ活性化の際に分離し、センスアンプの動作スピー
ドをはやくすることにある。第１図の構成に対する従来
の動作波形図を第６図に示す。トランスファーゲートQ
T1〜▲Ｑ▼の制御信号TGは、リセット期間は高電位
であり、トランスファーゲートQT1〜▲Ｑ▼はONの
状態となっている。第３図の動作説明と全く同一な動作
でワード線WLiが選択され電位が上昇し、メモリセルMCi
1の情報がビット線D1に読み出され、この時TGは高電位
であるためトランスファーゲートQT1はON状態であるた
めこの読み出し情報はそのままセンス節点D1′へ伝送さ
れる。その後トランスファーゲート制御信号TGは下降
し、トランスファーゲートQT1はOFF状態となり、ビット
線D1とセンス節点D1′とは分離される。この状態でセン
スアンプ活性化信号SEN,SEPをそれぞれ上昇，下降させ
ることによって第３図の従来例同様センス節点D1′，▲
▼の微小信号は、増幅されそれぞれ一方は電源電
位Vccへ、他方は接地電位へと充放電が行なわれる。こ
の時センス節点D1′，▲▼の浮遊容量C11′は、
ビット線D1′，▲▼の浮遊容量C11の30％以下と
小さいため増幅スピードがはやい。センス節点D1′，▲
▼の増幅が完了した後、トランスファゲート制御
信号TGの電位を上昇させ、トランスファゲートQT1〜▲
Ｑ▼をON状態にさせビット線D1〜▲▼の充放電
を開始する。この段階で前述のメモリセルへの再書き込
み動作が行なわれる。ビット線D1〜▲▼の充放電が
完了した後は、第３図従来例と全く同様に、たとえばセ
ンス接点D1′▲▼が選択されると列スイッチを形
成しているMOSトランジスタQY1，▲Ｑ▼が制御信号
YSW1によってON状態となりデータは共通データ線対I/O,
▲▼へ転送され、出力回路11を経て出力端子Dout
からデータが出力される。
〔発明が解決しようとする課題〕
上述した従来の半導体メモリは、第５図，第６図の動作
波形図に示されるように、どちらの例においても行アド
レスストローブ信号▲▼が低電位であり半導体メ
モリが活性化されている期間中にビット線D1，あるいは
▲▼の一方が接地電位まで放電されているので、こ
の状態の期間内に列アドレスストローブ信号▲▼
や外部アドレス信号の変化により内部接地配線にノズル
が生ずると非選択のワード線たとえばWLi＋１の電位が
接地電位からメモリセルのMOSトランジスタのしきい値
電圧付近まで浮き上がり、一方ビット線D1がチップ内接
地線のレイアウトから接地電位のままである場合が生
じ、メモリセルMCi＋11にＨの情報がたくわえられてい
る場合に、メモリセルMCi＋11のMOSトランジスタのサブ
スレッシュホルド電流によりメモリセルMCi＋11のキャ
パシタから電荷がビット線D1へ流出し、記憶情報の破壊
が生じるという問題点がある。この現象は、メモリセル
のMOSトランジスタのサブスレッシュホルド電流により
生じているので目合せずれ，ゲート電極のゲート長のば
らつきなどによる製造ばらつきによって不良が多発する
ことがあり、また、最悪のケースは、行アドレスストロ
ーブ信号▲▼が低電位の状態を長く維持し、か
つ、この期間中に列アドレスストローブ信号▲▼
および外部アドレス信号の変化の頻度を高くした場合で
あり、検査に多大の時間を要するという大きな問題点を
有している。
〔課題を解決するための手段〕
本発明の半導体メモリは、複数のメモリセルが接続され
た複数のビット線対と、複数のセンスアンプよりなる半
導体メモリにおいて、該半導体メモリが外部信号により
制御されたアクティブサイクル期間中は、前記複数のビ
ット線対の中で少なくとも前記アクティブサイクルにて
選択されたメモリセルが接続されたビット線対の電位を
電源電位，接地電位とは異なるおおむね中間の電位に維
持されたことを特徴として有している。
〔実施例〕
次に、本発明について図面を参照して説明する。
回路構成は、第１図と同一であるが、動作波形図は第４
図に示してある。まず行アドレスストローブ信号▲
▼が下降するとその際に外部アドレスピンに入力され
たアドレス信号を取り込み次にこのアドレス信号に基づ
きワード線駆動回路WD1〜WDnの中から１個のワード線駆
動回路たとえばWDiを選択する。その後▲▼によ
って生成された内部信号RAが上昇することにより選択さ
れたワード線WLiの電位が上昇し、ワード線WLiに接続さ
れたメモリセルMCi1〜MCiN内の記憶情報は、それぞれビ
ット線対D1，▲▼〜DN，▲▼に微小信号として
現われる。この時トランスファゲート制御信号TGは高電
位状態であるためこのビット線対D1，▲▼〜DN，▲
▼上の信号は、センス節点D1′，▲▼〜
DN′，▲▼にも転送される。次に制御信号TGを下
降させトランスファゲートQT1〜▲Ｑ▼をOFF状態に
し、ビット線D1〜▲▼とセンス節点D1′〜▲
▼とを分離した後、センスアンプ活性化信号SEN,SEPを
それぞれ上昇，下降させ、センスアンプSA1〜SANを活性
化させる。センス節点D1′〜▲▼は、前述のよう
に浮遊容量C11′が比較的小さいため高速で増幅され、
たとえば一方のセンス節点D1′は電源電位Vccへ他方の
センス節点▲▼は接地電位へ達する。その後列ア
ドレスストローブ信号▲▼の下降の際に外部から
与えられたアドレス情報に基づいて選択された列スイッ
チトランジスタたとえばQY1，▲Ｑ▼が▲▼
より生成された内部信号YSWの上昇により駆動され、ON
状態となり、センス節点D1′，▲▼のデータが共
通データ線対I/O,▲▼に転送され、出力回路11を
介して出力端子Doutからデータが出力される。この時点
でトランスファゲート制御信号TGは低電位のままであ
り、ビット線D1〜▲▼は充放電されず、中間電位付
近のまま維持されている。その後、たとえば▲
▼，▲▼が上昇し、半導体メモリがリセットされ
るとまず内部信号YSWを下降させ、列スイッチトランジ
スタQY1，▲Ｑ▼をOFF状態にさせることによりセン
ス節点D1′，▲▼と共通データ線対I/O,▲
▼とを切りはなした後、トランスファゲート制御信号TG
を上昇させ、既に活性化されたままのセンスアンプSA1
〜SANによってビット線D1〜▲▼の充放電を開始す
る。これによりビット線対D1，▲▼〜DN，▲▼
の一方は電源電位Vccへ、他方は接地電位へ達する。そ
の後に、ワード線駆動信号RAを下降させワード線WLiを
下降させる。この時点でメモリセルMCi1〜MCiNのリフレ
ッシュが完了する。その後センスアンプ活性化信号SEN,
SEPをリセットすると共に、ビット線センス節点をリセ
ットすることによって動作を完了する。
以上はＮ型MOSトランジスタをスイッチング素子として
用い、センスアンプとしてCMOS型を用いた場合について
述べた。しかし、これらの部品の選択，ビット線の初期
電位や最終到達電位など設計の都合上の変更は問題では
なく、本願の主旨とするところは、アクティブ期間中メ
モリセルの情報をセンス節点へ伝達した後センス節点と
ビット線とは分離したままにしておくことによりビット
線の充放電を行なわない点にある。
第２図は、本発明の第２の実施例の構成図である。第１
図と異なる点は、ビット線がD1〜▲▼と の２つに分割され第２のトランスファゲートQT1′〜▲
Ｑ▼によって分離されている点である。
動作に関しては、前述の第１の実施例とほぼ同一である
が、アクティブ時には、第１の実施例においてトランス
ファゲート制御信号TGを下降させる時刻に第２の実施例
では第1,第２のトランスファゲート制御信号TG,TG2同
時、あるいはTG,TG2の順に下降させ、その後アクティブ
期間中は共に低電位を維持し、ビット線D1〜▲▼，
および を中間電位付近の電位に保ち、リセット時には、第１の
実施例において制御信号TGを上昇させる時刻に第２の実
施例においても制御信号TGを上昇させ、少々時刻を遅ら
せて制御信号TG2を上昇させるものである。すなわち、
ビット線を分割してリフレッシュ時に時分割的に充放電
させる点に特徴を有し、ノイズ発生を低減できる。
〔発明の効果〕
以上説明したように本発明は、アクティブ期間に、メモ
リセルの情報をセンス節点に伝達した後センス節点とビ
ット線とを分離し、ビット線の電位を電源電圧と接地電
位との中間電位付近に維持することにより、アクティブ
期間に同一チップ上の他の回路ブロック、たとえば▲
▼系回路ブロックおよび列アドレスバッファ，列ア
ドレスデコーダ回路などの動作に伴うチップ内の接地電
位線ノイズによる非選択ワード線の浮きあるいはしずみ
による非選択メモリセルの記憶情報の破壊を防止するこ
とができるという効果を有する。
さらに、メモリセルのMOSトランジスタのサブスレッシ
ュホルド電流に対する余裕度が大きくなるため、製造バ
ラツキに対して余裕を有するため歩留りの向上が期待で
きると共にメモリセルのMOSトランジスタのショートチ
ャネル化やしきい値電圧を下げることが可能となり、メ
モリセルの小型化、すなわちチップの小型化や高速動作
による高性能化が可能となる効果を有する。
【図面の簡単な説明】
第１図は、本発明の一実施例の動作を説明するための回
路構成図、第２図は、本発明の第２の実施例を説明する
ための回路構成図、第３図は、現在一般に用いられてい
る回路構成図を示す従来例、第４図は、本発明の一実施
例の動作を説明する動作波形図、第５図は第３図の動作
波形図、第６図は、第１図の回路構成を用いた際の従来
の動作波形図を示す。 WD1〜WDnはワード線駆動回路、WL1〜WLnはワード線、D1
〜▲▼はビット線、 は分割されたビット線、D1′〜▲▼はセンス節
点、MC11〜MCnNは１トランジスタ型メモリセルQT1〜▲
Ｑ▼は第１のトランスファゲートQT1′〜▲Ｑ
▼は第２のトランスファゲート、QY1〜▲Ｑ▼は
列スイッチトランジスタ、QR1〜QRnはワード線リセット
トランジスタ、SA1〜SANはセンスアンプ、SEN,SEPはセ
ンスアンプ活性化信号、I/O,▲▼は、共通データ
線対、11は出力回路、12は▲▼系回路、Doutは出
力端子、GNDは接地電位端子をそれぞれ示す。 ▲▼は行アドレスストローブ、▲▼は列ア
ドレスストローブ、RAはワード線駆動信号、YSWは列ス
イッチ駆動信号を示す。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】複数のビット線対と、第１及び第２のワー
    ド線を含む複数のワード線と、それぞれが前記複数のビ
    ット線対のひとつ及び前記複数のワード線のひとつに接
    続された複数のメモリセルと、それぞれが前記複数のビ
    ット線対のひとつに接続された複数のセンスアンプと、
    前記複数のビット線対のそれぞれに接続され、それぞれ
    前記複数のメモリセルと前記複数のセンスアンプとの間
    に設けられた第１のトランスファーゲートと、前記複数
    のビット線対のそれぞれに接続され、それぞれ第１のワ
    ード線に対応するメモリセルと第２のワード線に対応す
    るメモリセルとの間に設けられた第２のトランスファー
    ゲートとを有し、ストローブ信号の活性化に応答して前
    記複数のワード線のひとつが選択される半導体メモリに
    おいて、前記第１のトランスファーゲートは、前記複数
    のセンスアンプが活性化される前に非導通状態となる一
    方、前記ストローブ信号の非活性化に応答して導通状態
    となり、前記第２のトランスファーゲートは前記複数の
    センスアンプが活性化される前に非導通状態となる一
    方、前記第１のトランスファーゲートが導通状態となっ
    てから所定時間経過後に導通状態となることを特徴とす
    る半導体メモリ。
JP63317827A 1988-12-16 1988-12-16 半導体メモリ Expired - Lifetime JPH07105140B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP63317827A JPH07105140B2 (ja) 1988-12-16 1988-12-16 半導体メモリ
DE68921440T DE68921440T2 (de) 1988-12-16 1989-12-15 Halbleiterspeicherschaltung mit einer verbesserten Wiederherstellungssteuerschaltung.
EP89123262A EP0373672B1 (en) 1988-12-16 1989-12-15 Semiconductor memory circuit having an improved restoring control circuit
US07/644,865 US5148400A (en) 1988-12-16 1991-01-23 Semiconductor memory circuit having an improved restoring control circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63317827A JPH07105140B2 (ja) 1988-12-16 1988-12-16 半導体メモリ

Publications (2)

Publication Number Publication Date
JPH02162594A JPH02162594A (ja) 1990-06-22
JPH07105140B2 true JPH07105140B2 (ja) 1995-11-13

Family

ID=18092496

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63317827A Expired - Lifetime JPH07105140B2 (ja) 1988-12-16 1988-12-16 半導体メモリ

Country Status (4)

Country Link
US (1) US5148400A (ja)
EP (1) EP0373672B1 (ja)
JP (1) JPH07105140B2 (ja)
DE (1) DE68921440T2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04114395A (ja) * 1990-09-05 1992-04-15 Nec Corp 半導体記憶回路
JP2704041B2 (ja) * 1990-11-09 1998-01-26 日本電気アイシーマイコンシステム株式会社 半導体メモリ装置
JP2630059B2 (ja) * 1990-11-09 1997-07-16 日本電気株式会社 半導体メモリ装置
US5241503A (en) * 1991-02-25 1993-08-31 Motorola, Inc. Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers
US5311477A (en) * 1991-07-17 1994-05-10 Sgs-Thomson Microelectronics, Inc. Integrated circuit memory device having flash clear
JP2973668B2 (ja) * 1991-12-27 1999-11-08 日本電気株式会社 高速ダイナミックランダムアクセスメモリ装置
KR960000619B1 (ko) * 1991-12-27 1996-01-10 후지쓰 가부시끼가이샤 일괄소거형의 불휘발성 반도체 기억장치 및 그의 구동제어회로
US6414878B2 (en) 1992-03-17 2002-07-02 Hitachi, Ltd. Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein
US7057937B1 (en) 1992-03-17 2006-06-06 Renesas Technology Corp. Data processing apparatus having a flash memory built-in which is rewritable by use of external device
US5687345A (en) * 1992-03-17 1997-11-11 Hitachi, Ltd. Microcomputer having CPU and built-in flash memory that is rewritable under control of the CPU analyzing a command supplied from an external device
TW231343B (ja) * 1992-03-17 1994-10-01 Hitachi Seisakusyo Kk
CA2117967A1 (en) * 1993-10-27 1995-04-28 Thomas W. Sander Tissue repair device and apparatus and method for fabricating same
DE102004052218B3 (de) 2004-10-27 2006-04-27 Infineon Technologies Ag Speicheranordnung mit geringem Stromverbrauch

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3737879A (en) * 1972-01-05 1973-06-05 Mos Technology Inc Self-refreshing memory
US3810124A (en) * 1972-06-30 1974-05-07 Ibm Memory accessing system
JPS6012718B2 (ja) * 1980-03-28 1985-04-03 富士通株式会社 半導体ダイナミックメモリ
US4730280A (en) * 1984-11-20 1988-03-08 Fujitsu Limited Semiconductor memory device having sense amplifiers with different driving abilities
US4679172A (en) * 1985-05-28 1987-07-07 American Telephone And Telegraph Company, At&T Bell Laboratories Dynamic memory with increased data retention time
JPS62202397A (ja) * 1986-02-28 1987-09-07 Fujitsu Ltd 半導体記憶装置
JPH07105137B2 (ja) * 1987-11-17 1995-11-13 日本電気株式会社 半導体メモリ

Also Published As

Publication number Publication date
DE68921440D1 (de) 1995-04-06
JPH02162594A (ja) 1990-06-22
DE68921440T2 (de) 1995-11-09
EP0373672A3 (en) 1991-04-17
US5148400A (en) 1992-09-15
EP0373672B1 (en) 1995-03-01
EP0373672A2 (en) 1990-06-20

Similar Documents

Publication Publication Date Title
US4601017A (en) Semiconductor memory device having active pull-up circuits
US4397000A (en) Output circuit
JPH07105137B2 (ja) 半導体メモリ
US4397003A (en) Dynamic random access memory
JPH07105140B2 (ja) 半導体メモリ
US6295241B1 (en) Dynamic random access memory device
JPS63183680A (ja) 半導体記憶装置
US6154404A (en) Integrated circuit memory devices having sense amplifier driver circuits therein that improve writing efficiency
EP0398244A2 (en) Dynamic type random-acces memory
US4477886A (en) Sense/restore circuit for dynamic random access memory
JPH07111830B2 (ja) 半導体記憶装置
JPH0411954B2 (ja)
EP0062547A2 (en) Memory circuit
EP0318927A2 (en) Semiconductor memory circuit with sensing arrangement free from malfunction
US5539701A (en) Sense circuit for semiconductor memory devices
US5757707A (en) Semiconductor memory device
US4485461A (en) Memory circuit
US5177708A (en) Dynamic random access memory and method for equalizing sense amplifier drive signal lines
US6822917B2 (en) Data write circuit in memory system and data write method
EP0460619B1 (en) Semiconductor memory device
US6246604B1 (en) Memory array architecture, method of operating a dynamic random access memory, and method of manufacturing a dynamic random access memory
JP2555322B2 (ja) ダイナミツク型ｒａｍ
JPH0414435B2 (ja)
EP0210454A2 (en) Memory circuit with improved word line noise preventing circuits
JPS6299975A (ja) 半導体記憶回路