JPS60234295A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60234295A JPS60234295A JP59088331A JP8833184A JPS60234295A JP S60234295 A JPS60234295 A JP S60234295A JP 59088331 A JP59088331 A JP 59088331A JP 8833184 A JP8833184 A JP 8833184A JP S60234295 A JPS60234295 A JP S60234295A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/93—Variable capacitance diodes, e.g. varactors
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-
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体配憶装置に係り、特に、ピッＩ・線を複
数ブロックに分割してメモリセルの谷址とビット線容量
との容叶比を改善した１トランジスタ・ｌキャノ千シタ
・グイナミソク・ランダム・アクセス・メモリ（以下Ｄ
ＲＡＭと称する）において、ビット線の充放電を行わせ
るブロック数を最小限にして最大消費′重力の低減を図
った半導体記憶装置に関する。
数ブロックに分割してメモリセルの谷址とビット線容量
との容叶比を改善した１トランジスタ・ｌキャノ千シタ
・グイナミソク・ランダム・アクセス・メモリ（以下Ｄ
ＲＡＭと称する）において、ビット線の充放電を行わせ
るブロック数を最小限にして最大消費′重力の低減を図
った半導体記憶装置に関する。
技術の背景
一般に、１個の容量と１個のトランジスタによって構成
されるメモリセルを用いるＤＲＡＭにおいては、メモリ
セルの容量に対するビット線の容量の比率が小さいほど
データ読取セ時におけるビット線電位の変化量が大きく
なり、記憶情報の読取シが確実に行なわれ記憶装置の信
頼性が向上する。
されるメモリセルを用いるＤＲＡＭにおいては、メモリ
セルの容量に対するビット線の容量の比率が小さいほど
データ読取セ時におけるビット線電位の変化量が大きく
なり、記憶情報の読取シが確実に行なわれ記憶装置の信
頼性が向上する。
ところが、最近、半導体記憶装置がますます大容量化さ
れ、各メモリセルのサイズが小さくなることによってメ
モリセルの容量が小さくなり、一方各ビット線に接続さ
れるメモリセルの数が増大し各ビット線の長さが長くな
ることに、ｌビット線容量がます１す増加する傾向にあ
る。そのため、メモリ容量が大きくなるに応じてメモリ
セルの容量とビット線容量との比率関係が悪化し信頼性
が低下する恐れがある。
れ、各メモリセルのサイズが小さくなることによってメ
モリセルの容量が小さくなり、一方各ビット線に接続さ
れるメモリセルの数が増大し各ビット線の長さが長くな
ることに、ｌビット線容量がます１す増加する傾向にあ
る。そのため、メモリ容量が大きくなるに応じてメモリ
セルの容量とビット線容量との比率関係が悪化し信頼性
が低下する恐れがある。
このような不都合を防止するために本出願人は先に、特
願昭５７−２０８６２５において、ビット線を複数のブ
ロックに分割し、各ブロック毎にビット線を順次駆動す
ることにより読出し時におけるビット線容量の低減化を
図シ、それにより記憶情報の読取りを確実化したＤＲＡ
Ｍ を提案した。
願昭５７−２０８６２５において、ビット線を複数のブ
ロックに分割し、各ブロック毎にビット線を順次駆動す
ることにより読出し時におけるビット線容量の低減化を
図シ、それにより記憶情報の読取りを確実化したＤＲＡ
Ｍ を提案した。
一方、ＤＲＡＭ実装時の放熱特性から構成される装密度
の向上及び電源回路の小容量化の見地から、ＤＲＡＭの
最大消費電力はできるだけ小さいことが望ましい。
の向上及び電源回路の小容量化の見地から、ＤＲＡＭの
最大消費電力はできるだけ小さいことが望ましい。
従来技術と問題点
第１図は従来のＤＲＡＭを示すブロック回路図である。
同図において、コラムデコーダＣＤの左右にそれぞれ、
２つのメモリセルアレイブロックＣＬＡＯ，ＣＬＡＩ及
びＣＬＡ２ 、ＣＬＡ３が配置されている。ＷＤＯ−Ｗ
Ｏ２はワードデコーダであり、入力アドレス信号ＡＯ−
Ａ８によって左側のメモリセルアレイブロックＣＬＡＯ
及びＣＬ Ａ、 ｌの中のワード線ＷＴ、Ｏ，・・・及
びＷＬＩ。
２つのメモリセルアレイブロックＣＬＡＯ，ＣＬＡＩ及
びＣＬＡ２ 、ＣＬＡ３が配置されている。ＷＤＯ−Ｗ
Ｏ２はワードデコーダであり、入力アドレス信号ＡＯ−
Ａ８によって左側のメモリセルアレイブロックＣＬＡＯ
及びＣＬ Ａ、 ｌの中のワード線ＷＴ、Ｏ，・・・及
びＷＬＩ。
・・・０１つを選択すると同時に、右側のメモリセルア
レイブロックＣＬＡ２及びＣＬＡ３の中のワード線ＷＬ
２．・・・及びＷＬ３．・・・の１つを選択する。
レイブロックＣＬＡ２及びＣＬＡ３の中のワード線ＷＬ
２．・・・及びＷＬ３．・・・の１つを選択する。
（３）
ＳＡＯ−８Ａ３はセンスアンプ列であシ、それぞれ、メ
モリセルアレイブロックＣＬＡＯ，ＣＬＡｌ。
モリセルアレイブロックＣＬＡＯ，ＣＬＡｌ。
ＣＬＡ２．及びＣＬＡ３の中の対応するビット線電位差
を検知し増幅する。ビット線対（ＢＬＯ。
を検知し増幅する。ビット線対（ＢＬＯ。
φＩによって閉じるトランスファーゲートトランジスタ
Ｑ１及びＱ２によって分割されている。同様に、ビット
線対（ＢＬ２．ＢＬ２）と（ＢＬ３゜ＢＬ３）はクロッ
ク信号φ１によって閉じるトランスファーダートトラン
ジスタＱ３及びＱ４によって分割されている。ＳＯはセ
ンスアンプ動作順序回路であり、クロック信号φＯ２φ
２及びローλカアドレス信号の最上位ビットよシ２番目
のＡ７に基づいて、センスアンプイネーブル信号ＳＥＯ
及びＳＥＩの中の１つと、ＳＦ３及びＳＦ３の中の１つ
を選択する。
Ｑ１及びＱ２によって分割されている。同様に、ビット
線対（ＢＬ２．ＢＬ２）と（ＢＬ３゜ＢＬ３）はクロッ
ク信号φ１によって閉じるトランスファーダートトラン
ジスタＱ３及びＱ４によって分割されている。ＳＯはセ
ンスアンプ動作順序回路であり、クロック信号φＯ２φ
２及びローλカアドレス信号の最上位ビットよシ２番目
のＡ７に基づいて、センスアンプイネーブル信号ＳＥＯ
及びＳＥＩの中の１つと、ＳＦ３及びＳＦ３の中の１つ
を選択する。
例えば、ロー入力アドレス信号ＡＯ−Ａ７によってワー
ドデコーダＷＤＯとＷＯ２が駆動され、（４） それによシメモリセルアレイプロックＣＬＡＯ及びＣＬ
Ａ３内のワード線ＷＬＯ及びＷＬ３が選択されたとする
。するとメモリ動作によりビット線にそれぞれ電位差が
生ずる。センスアンプ動作順序回路ＳＯは、クロック信
号φ０の立上シと入力アドレス信号Ａ７に応じて、セン
スアンプイネ−ゾル信号ＳＥＯ及び８１３を立ち上げ、
それＫよりセンスアンプＳＡＯ及びＳＡ３が動作してビ
ット線（ＢＬＯ、ＢＬＯ）及び（ＢＬ３．ＢＬ３）間の
電位差が増幅される。次いで、クロック信号φ１の立上
りに応じて、トランスファーｆ−）トランジスタＱ１〜
Ｑ４が導通し、増幅された上記ビット線間の電位差がビ
ット線対（ＢＬＩ 。
ドデコーダＷＤＯとＷＯ２が駆動され、（４） それによシメモリセルアレイプロックＣＬＡＯ及びＣＬ
Ａ３内のワード線ＷＬＯ及びＷＬ３が選択されたとする
。するとメモリ動作によりビット線にそれぞれ電位差が
生ずる。センスアンプ動作順序回路ＳＯは、クロック信
号φ０の立上シと入力アドレス信号Ａ７に応じて、セン
スアンプイネ−ゾル信号ＳＥＯ及び８１３を立ち上げ、
それＫよりセンスアンプＳＡＯ及びＳＡ３が動作してビ
ット線（ＢＬＯ、ＢＬＯ）及び（ＢＬ３．ＢＬ３）間の
電位差が増幅される。次いで、クロック信号φ１の立上
りに応じて、トランスファーｆ−）トランジスタＱ１〜
Ｑ４が導通し、増幅された上記ビット線間の電位差がビ
ット線対（ＢＬＩ 。
ＢＬＩ ）及び（ＢＬ２．ＢＬ２）にそれぞれ転送され
る。次にクロック信号φ２の立上りに応じて、 ゛セン
スアンプイネーブル信号ＳＥＩ及びｌ１ｌｌＥ２が立上
シ、それによシセンスアンデＳＡＩ及びＳＡ２が動作し
てビット線ＢＬＩ、ＢＬＩ間及びビット線ＢＬ２ 、Ｂ
ＬＺ間の電位差を増幅してコラムデコーダＣＤＫ引渡す
。
る。次にクロック信号φ２の立上りに応じて、 ゛セン
スアンプイネーブル信号ＳＥＩ及びｌ１ｌｌＥ２が立上
シ、それによシセンスアンデＳＡＩ及びＳＡ２が動作し
てビット線ＢＬＩ、ＢＬＩ間及びビット線ＢＬ２ 、Ｂ
ＬＺ間の電位差を増幅してコラムデコーダＣＤＫ引渡す
。
コラムデコーダＣＤは、まず、ロー人力アドレス信号の
最上位ビット信号Ａ８によシビット線対ＢＬＩ 、ＢＬ
ＩまたはＢＬ２ 、ＢＬ２のうちの１方を選択する。即
ち最上位ビット信号Ａ８．Ａ８によシコラムデコーダＣ
Ｄの左右いづれかのビ。
最上位ビット信号Ａ８によシビット線対ＢＬＩ 、ＢＬ
ＩまたはＢＬ２ 、ＢＬ２のうちの１方を選択する。即
ち最上位ビット信号Ａ８．Ａ８によシコラムデコーダＣ
Ｄの左右いづれかのビ。
ト線対を選択する。更にコラムアドレス信号（通常ロー
人力アドレス信号（Ａ Ｏ、Ａ ０−Ａ８．Ａ８）と同
数である。）によシ、これら複数のビット線対のうちの
１対または数対を選択し、コラムに沿って配線されたデ
ータバス（図示せず）へその電位差を選出するようにＩ
１０ゲートを制御する。
人力アドレス信号（Ａ Ｏ、Ａ ０−Ａ８．Ａ８）と同
数である。）によシ、これら複数のビット線対のうちの
１対または数対を選択し、コラムに沿って配線されたデ
ータバス（図示せず）へその電位差を選出するようにＩ
１０ゲートを制御する。
ここで、コラムデコーダＣＤにおいて、ただ単にセルの
情報を読すだめだけならロー人力アドレス信号の最上位
ビット信号Ａ８で選択されない側のセルアレイＣＬＡＯ
、ＣＬＡＩまたはＣＬＡ２゜ＣＬＡ３の１方は動作させ
る必要はない。しかし、ダイナミックＲＡＭはセル情報
のリフレッシュが必要である。このリフレッシュはセル
情報をビット線に読み出し、それをセンスアンプで増巾
する事により、この増ｄ〕されたビット線の電位が再び
セルに書き込まれる事によって行われる。
情報を読すだめだけならロー人力アドレス信号の最上位
ビット信号Ａ８で選択されない側のセルアレイＣＬＡＯ
、ＣＬＡＩまたはＣＬＡ２゜ＣＬＡ３の１方は動作させ
る必要はない。しかし、ダイナミックＲＡＭはセル情報
のリフレッシュが必要である。このリフレッシュはセル
情報をビット線に読み出し、それをセンスアンプで増巾
する事により、この増ｄ〕されたビット線の電位が再び
セルに書き込まれる事によって行われる。
コラムデコーダＣＤの両側のセルアレイを双方とも動作
する事により、１回にリフレッシュされるセルの数は２
倍となり、ダイナミックＲＡＭのビジィ率（ある一定時
間中でメモリがリフレッシュ動作をするためメモリにア
クセスできない期間の割合）が１／２となるためである
。このため双方のセルアレイを動作させる必要がある。
する事により、１回にリフレッシュされるセルの数は２
倍となり、ダイナミックＲＡＭのビジィ率（ある一定時
間中でメモリがリフレッシュ動作をするためメモリにア
クセスできない期間の割合）が１／２となるためである
。このため双方のセルアレイを動作させる必要がある。
このように、メモリセルアレイブロックＣＬＡＯとＣＬ
Ａ３を選択した場合でも、メモリセルアレイブロックＣ
ＬＡＩとＣＬＡ２内のビット線をも駆動しなければなら
ず、不必要に電力を消費していることになる。
Ａ３を選択した場合でも、メモリセルアレイブロックＣ
ＬＡＩとＣＬＡ２内のビット線をも駆動しなければなら
ず、不必要に電力を消費していることになる。
メモリセルアレイブロックＣＬＡＩとＣＬＡ３が選択さ
れた場合には、メモリセルアレイブロックＣＬＡＯとＣ
Ｉ、 Ａ ２が選択された場合とは異なシ、非選択のメ
モリセルアレイブロックＣＬＡＯ内のビット線ＢＬＯ、
ＢＬＱの充放電を行なう必要はない。そこで、この場合
にトランスフアダー（７） トトランジスタＱｌ、・・・を閉じたままに保てば消費
電力を節約できる。しかしこの方法ではコラムデコーダ
からみて対称位置のブロックを選択している従来構成と
する限シ、最大消費電力の節約はできない。記憶装置の
性能としては最大消費電力の低減が重要である。
れた場合には、メモリセルアレイブロックＣＬＡＯとＣ
Ｉ、 Ａ ２が選択された場合とは異なシ、非選択のメ
モリセルアレイブロックＣＬＡＯ内のビット線ＢＬＯ、
ＢＬＱの充放電を行なう必要はない。そこで、この場合
にトランスフアダー（７） トトランジスタＱｌ、・・・を閉じたままに保てば消費
電力を節約できる。しかしこの方法ではコラムデコーダ
からみて対称位置のブロックを選択している従来構成と
する限シ、最大消費電力の節約はできない。記憶装置の
性能としては最大消費電力の低減が重要である。
結論的にいえば、第１図の従来回路によれば、いずれの
場合にもメモリセルアレイブロックのすべてにおいてビ
ット線の充放電が行われるため、電源回路や放熱能力と
しては必要以上に大容量のものが要求されるという問題
がある。例えば２５６キロビツトの記憶容量を持つＤＲ
ＡＭにおいて、各メモリセルアレイブロックにおける一
本のビット線の漂遊容量が約０．５ ｐＦであシ、サイ
クルタイムが２００ｎｓである場合、すべてのメモリセ
ルアレイブロックでのビット線の充放電に要する電流は
約１３ｍＡにも達し、ＤＲＡＭ全体の消費電流約５０ｍ
Ａに占めるビット線の充放電用電流は大きく、その最大
消費電流を低減することはＤＲＡＭ全体の最大消費電流
低減に大きな効果がある。
場合にもメモリセルアレイブロックのすべてにおいてビ
ット線の充放電が行われるため、電源回路や放熱能力と
しては必要以上に大容量のものが要求されるという問題
がある。例えば２５６キロビツトの記憶容量を持つＤＲ
ＡＭにおいて、各メモリセルアレイブロックにおける一
本のビット線の漂遊容量が約０．５ ｐＦであシ、サイ
クルタイムが２００ｎｓである場合、すべてのメモリセ
ルアレイブロックでのビット線の充放電に要する電流は
約１３ｍＡにも達し、ＤＲＡＭ全体の消費電流約５０ｍ
Ａに占めるビット線の充放電用電流は大きく、その最大
消費電流を低減することはＤＲＡＭ全体の最大消費電流
低減に大きな効果がある。
（８）
発明の目的
本発明の目的は、上述の従来技術における問題にかんが
み、ビット線を複数ブロックに分割してメモリセルの容
量とビット線容量との容−比を改善した半導体記憶装置
において、ビット線の充放電を行わせるブロックの数を
アドレスに係わらず平均化することにより最大消費電力
を低減することにある。
み、ビット線を複数ブロックに分割してメモリセルの容
量とビット線容量との容−比を改善した半導体記憶装置
において、ビット線の充放電を行わせるブロックの数を
アドレスに係わらず平均化することにより最大消費電力
を低減することにある。
発明の構成
上記の目的を達成するために、本発明によって提供され
るものは、各々が複数のメモリセルアレイブロックから
なる２つの群、メモリセルアレイブロックの各々に含ま
れる複数のビット線対、複数のワード線、及びビット線
対を構成する各ビット線のいずれかと各ワード線のいず
れかとに接続された複数のメモリセル、２つの群の間に
設けられ、２つの群のいずれか一方に含まれるビット線
対を選択するコラムデコーダ、複数のメモリセルアレイ
ブロックの隣接する２つに含まれるビット線対の間に接
続されたスイッチング回路、一方の群の１つのメモリセ
ルアレイブロック内のワード線ト他方の群の１つのメモ
リセルアレイブロック内のワード線を同時に選択し、且
つ、一方の群の選択されたワード線を含むメモリセルア
レイブロックが該コラムデコーダからみて、他方の群の
選択されたワード線を含むメモリセルアレイブロックと
非対称位置のものと異なるように、ワード線を選択する
ワードデコーダ、及び選択されたワード線を含むメモリ
セルアレイブロックに含まれるビット線対、及び選択さ
れたワード線を含むメモリセルアレイブロックとコラム
デコーダとの間のビット線対のみを駆動するようにスイ
ッチング回路を制御するスイッチング制御回路を具備す
ることを特徴とする半導体記憶装置である。
るものは、各々が複数のメモリセルアレイブロックから
なる２つの群、メモリセルアレイブロックの各々に含ま
れる複数のビット線対、複数のワード線、及びビット線
対を構成する各ビット線のいずれかと各ワード線のいず
れかとに接続された複数のメモリセル、２つの群の間に
設けられ、２つの群のいずれか一方に含まれるビット線
対を選択するコラムデコーダ、複数のメモリセルアレイ
ブロックの隣接する２つに含まれるビット線対の間に接
続されたスイッチング回路、一方の群の１つのメモリセ
ルアレイブロック内のワード線ト他方の群の１つのメモ
リセルアレイブロック内のワード線を同時に選択し、且
つ、一方の群の選択されたワード線を含むメモリセルア
レイブロックが該コラムデコーダからみて、他方の群の
選択されたワード線を含むメモリセルアレイブロックと
非対称位置のものと異なるように、ワード線を選択する
ワードデコーダ、及び選択されたワード線を含むメモリ
セルアレイブロックに含まれるビット線対、及び選択さ
れたワード線を含むメモリセルアレイブロックとコラム
デコーダとの間のビット線対のみを駆動するようにスイ
ッチング回路を制御するスイッチング制御回路を具備す
ることを特徴とする半導体記憶装置である。
発明の実施例
第２図は本発明の一実施例によるＤＲＡＭを示すブロッ
ク回路図である。同図において、ＣＬＡＯ〜ＣＬＡＩＩ
’メモリセルアレイブロック、ＣＤはコラムデコーダ、
ＷＤＯ−ＷＤ３はワードデコーダ、ＳＡＯ〜ＳＡ３はセ
ンスアンプ、Ｑ１〜Ｑ４はｌ・ランスファーダートトラ
ンジスタであり、これらは第１図の従来例と同一である
。第１図と異なるところは、第２図においては、コラム
デコーダＣＤに関して左側のワードデコーダＷＤＯと右
側のワードデコーダＷＤ２が常に同時に選択され、左側
のワードデコーダＷＤＩと右側のワードデコーダＷＤ３
が常に同時に選択されること、すなわち、コラムデコー
ダＣＤからみてその左側で選択されるメモリセルアレイ
ブロックとその右側で選択されるメモリセルアレイブロ
ックとが非対称位置となるようにしたこと、及び第１図
のセンスアンプ動作順序回路ＳＯに替えて３／４選択及
び動作順序回路Ｓ１を設けて必要なセンスアンプのみ駆
動するようにしたこと、更に、選択回路Ｓ２を設けてコ
ラムデコーダＣＤの左右のトランスファダートを各々独
立に開閉制御可能とし、必要なトランスファーゲートト
ランジスタのみ導通させるようにしたことである。
ク回路図である。同図において、ＣＬＡＯ〜ＣＬＡＩＩ
’メモリセルアレイブロック、ＣＤはコラムデコーダ、
ＷＤＯ−ＷＤ３はワードデコーダ、ＳＡＯ〜ＳＡ３はセ
ンスアンプ、Ｑ１〜Ｑ４はｌ・ランスファーダートトラ
ンジスタであり、これらは第１図の従来例と同一である
。第１図と異なるところは、第２図においては、コラム
デコーダＣＤに関して左側のワードデコーダＷＤＯと右
側のワードデコーダＷＤ２が常に同時に選択され、左側
のワードデコーダＷＤＩと右側のワードデコーダＷＤ３
が常に同時に選択されること、すなわち、コラムデコー
ダＣＤからみてその左側で選択されるメモリセルアレイ
ブロックとその右側で選択されるメモリセルアレイブロ
ックとが非対称位置となるようにしたこと、及び第１図
のセンスアンプ動作順序回路ＳＯに替えて３／４選択及
び動作順序回路Ｓ１を設けて必要なセンスアンプのみ駆
動するようにしたこと、更に、選択回路Ｓ２を設けてコ
ラムデコーダＣＤの左右のトランスファダートを各々独
立に開閉制御可能とし、必要なトランスファーゲートト
ランジスタのみ導通させるようにしたことである。
例えばメモリセルアレイブロックＣＬＡＯとＣＬＡ２が
選択されたとする。このとき、入力ア（１１） ドレス信号の最上位ピッ）Ａ７は″０１である。
選択されたとする。このとき、入力ア（１１） ドレス信号の最上位ピッ）Ａ７は″０１である。
コラムデコーダＣＤの図示左側では、メモリ動作によシ
ビｙ ）線ＢＬＯ、ＢＬＯ間に電位差が生じ、３／４選
択及び動作順序回路Ｓ１は上記最上位ピッ）Ａ７の″０
”及びクロック信号φＯに応答してセンスアンプイネー
ブル信号ＳＥＯを選択する。
ビｙ ）線ＢＬＯ、ＢＬＯ間に電位差が生じ、３／４選
択及び動作順序回路Ｓ１は上記最上位ピッ）Ａ７の″０
”及びクロック信号φＯに応答してセンスアンプイネー
ブル信号ＳＥＯを選択する。
これによシセンスアンプＳＡＯが動作してビット線ＢＬ
Ｏ、ＢＬＯ間の電位差を増幅する。次いで選択回路Ｓ２
は、上記最上位ピッ）Ａ７の″０”とクロック信号φ１
に応答してクロック信号φＩＬをハイレベル（Ｈ）にし
、それによシトランスファーゲートトランジスタＱｌ
、Ｑ２が閉じてビット線ＢＬＯ，ＢＬＯの電位がビット
線ＢＬＩ 。
Ｏ、ＢＬＯ間の電位差を増幅する。次いで選択回路Ｓ２
は、上記最上位ピッ）Ａ７の″０”とクロック信号φ１
に応答してクロック信号φＩＬをハイレベル（Ｈ）にし
、それによシトランスファーゲートトランジスタＱｌ
、Ｑ２が閉じてビット線ＢＬＯ，ＢＬＯの電位がビット
線ＢＬＩ 。
ＢＬｌに転送される。コラムデコーダＣＤはこの転送さ
れた電位をその中のＩ１０ダートに転送し、こうして読
出しが行われる。
れた電位をその中のＩ１０ダートに転送し、こうして読
出しが行われる。
一方、コラムデコーダの図示右側では、ビット線ＢＬ２
．ＢＬＺ間の電位差をセンスアンプＳＡ２によって増幅
し、この増幅された電位差がコラムデコーダＣＤ内のＩ
１０ダートによシ読取られる。
．ＢＬＺ間の電位差をセンスアンプＳＡ２によって増幅
し、この増幅された電位差がコラムデコーダＣＤ内のＩ
１０ダートによシ読取られる。
（１２）
センスアン７’ＳＡ２はセンスアンプイネーブル信号Ｓ
Ｅ２により活性化されるが、この信号ＳＫ２は、３／４
選択及び動作順序回路Ｓ１に入力されるクロック信号φ
Ｏと上記最上位ピッ）Ａ７の”０＃に応答してＨレベル
となる。Ａ７が″０”のときはＶ４選択及び動作順序回
路Ｓ１はセンスアンプイネーブル信号ＳＥ３をローレベ
ル（Ｌ）に固定し。従ってセンスアンプＳＡ３は動作し
ないだめビット線ＢＬ３及びＢＬ３の充放電は行われな
い。
Ｅ２により活性化されるが、この信号ＳＫ２は、３／４
選択及び動作順序回路Ｓ１に入力されるクロック信号φ
Ｏと上記最上位ピッ）Ａ７の”０＃に応答してＨレベル
となる。Ａ７が″０”のときはＶ４選択及び動作順序回
路Ｓ１はセンスアンプイネーブル信号ＳＥ３をローレベ
ル（Ｌ）に固定し。従ってセンスアンプＳＡ３は動作し
ないだめビット線ＢＬ３及びＢＬ３の充放電は行われな
い。
また、選択回路Ｓ２は、Ａ７が１０＃のときはり四ツク
信号φＩＲをローレベルに固定し、従ってトランスファ
ーゲートトランジスタＱ３及びＱ４がオンとなることは
なく、ビット線ＢＬ２とＢＬ３゜及びＢＬ２とＢＬ３は
切断されたｔまである。
信号φＩＲをローレベルに固定し、従ってトランスファ
ーゲートトランジスタＱ３及びＱ４がオンとなることは
なく、ビット線ＢＬ２とＢＬ３゜及びＢＬ２とＢＬ３は
切断されたｔまである。
このようにメモリセルアレイブロックＣＬＡＯとＣＬＡ
２が選択された場合は、ビット線ＢＬＯ。
２が選択された場合は、ビット線ＢＬＯ。
ＢＬＩ 、ＢＬ２ 、ＢＬＯ、ＢＬＩ 、及びＢＬ２だ
けが充放電され、ビット線ＢＬ３ 、ＢＬ３が充放電さ
れｋいので、ビット線の充放電のための消費電力は従来
の最大消費電力のＶ４で済む。
けが充放電され、ビット線ＢＬ３ 、ＢＬ３が充放電さ
れｋいので、ビット線の充放電のための消費電力は従来
の最大消費電力のＶ４で済む。
メモリセルアレイブロックＣＬＡ１．！：ＣＬＡ３が選
択される場合は、上記最上位ピッ）Ａ７は″１′、クロ
ック信号φＩＬ及びセンスアンプイネーブル信号ＳＥＯ
がＬレベルに固定されるので、上述と同様にビット線の
充放電のための消費電力は従来の最大消費電力の３／４
である。
択される場合は、上記最上位ピッ）Ａ７は″１′、クロ
ック信号φＩＬ及びセンスアンプイネーブル信号ＳＥＯ
がＬレベルに固定されるので、上述と同様にビット線の
充放電のための消費電力は従来の最大消費電力の３／４
である。
第３図は第２図の回路の構成の一部を示す回路図である
。同図（、）において、第２図のコラムデコーダＣＤの
図示左側の部分が示されている。すなわち、ビット線Ｂ
ＬＯとＢＥ、ｌおよびコラムデコーダＣＤで折返された
ビット線ＢＬＯとＢＬＩとをそれぞれトランジスタＱ１
およびＱ２で接続している。分割ビット線ＢＬＯおよび
ＢＥ０間にはセンスアンプＳＡＯが接続され、他の分割
ビット線ＢＬ１およびＢＬｌ間にはセンスアンプＳＡＩ
がそれぞれ接続されている。分割ビット線ＢＬＯおよび
ＢＬＯとワード線ＷＬＯ等との間にはメモリセルＭＣ１
等が接続されてメモリセルアレイＣＬＡＯを構成してい
る。また、分割ビット線ＢＬ１およびＢＬｌおよびワー
ド線ＷＬ１等の間にはメモリセルＭＣ１等が接続されメ
モリセルアレイＣＬＡＩを構成している。
。同図（、）において、第２図のコラムデコーダＣＤの
図示左側の部分が示されている。すなわち、ビット線Ｂ
ＬＯとＢＥ、ｌおよびコラムデコーダＣＤで折返された
ビット線ＢＬＯとＢＬＩとをそれぞれトランジスタＱ１
およびＱ２で接続している。分割ビット線ＢＬＯおよび
ＢＥ０間にはセンスアンプＳＡＯが接続され、他の分割
ビット線ＢＬ１およびＢＬｌ間にはセンスアンプＳＡＩ
がそれぞれ接続されている。分割ビット線ＢＬＯおよび
ＢＬＯとワード線ＷＬＯ等との間にはメモリセルＭＣ１
等が接続されてメモリセルアレイＣＬＡＯを構成してい
る。また、分割ビット線ＢＬ１およびＢＬｌおよびワー
ド線ＷＬ１等の間にはメモリセルＭＣ１等が接続されメ
モリセルアレイＣＬＡＩを構成している。
第２図のコラムデコーダＣＤの図示右側の部分の構成も
第３図（ｂ）に示されるように、第３図（＆）と同様で
ある。
第３図（ｂ）に示されるように、第３図（＆）と同様で
ある。
第４図（ａ）及び（ｂ）を参照して第２図及び第３図の
回路の動作を説明する。
回路の動作を説明する。
例えば、コラムデコーダＣＤの図示左側において、メモ
リセルアレイブロックＣＬＡＩのメモリセルＭＣＩが選
択されたものとすると、第４図（＆）に示すように、時
刻ｔ、においてワード線ＷＬＩの電位が立上がり、メモ
リセルＭＣＩのトランジスタＱｌｌがオンとなる。この
時例えばメモリセルＭＣ１に情報”０”が書込まれてい
るとすると、ビット線ＢＬＩの電位は（ｖｃｃ−■８８
）／２の中間レベルのま捷であシ、一方ビッ［＠ＢＬＩ
の電位は分割ビット線ＢＬ］の容量とメモリセル容量Ｃ
８１１の容Ｉ：比によって決定される電位差＃ＢＬ１だ
け低下する。そして時刻ｔ、において、センスアンプイ
ネーブル信号ＳＡＩが立上がることによ（１５） シセンスアンゾＳＡＩが活性化され分割ビット線ＢＬｌ
およびＢＬＩの電位差が拡大される。クロック信号φＩ
Ｌは立上らないのでトランスファーゲートトランジスタ
Ｑ１及びＱ２はオフのままでア）、また、センスアンプ
イネーブル信号ＳＥＯも立上ら々いのでセンスアンプＳ
ＡＯは活性化されない。従ってコラムデコーダＣＤの図
示左側ではビット線ＢＬＱ及びＢＬＯの充放電は行われ
ない。
リセルアレイブロックＣＬＡＩのメモリセルＭＣＩが選
択されたものとすると、第４図（＆）に示すように、時
刻ｔ、においてワード線ＷＬＩの電位が立上がり、メモ
リセルＭＣＩのトランジスタＱｌｌがオンとなる。この
時例えばメモリセルＭＣ１に情報”０”が書込まれてい
るとすると、ビット線ＢＬＩの電位は（ｖｃｃ−■８８
）／２の中間レベルのま捷であシ、一方ビッ［＠ＢＬＩ
の電位は分割ビット線ＢＬ］の容量とメモリセル容量Ｃ
８１１の容Ｉ：比によって決定される電位差＃ＢＬ１だ
け低下する。そして時刻ｔ、において、センスアンプイ
ネーブル信号ＳＡＩが立上がることによ（１５） シセンスアンゾＳＡＩが活性化され分割ビット線ＢＬｌ
およびＢＬＩの電位差が拡大される。クロック信号φＩ
Ｌは立上らないのでトランスファーゲートトランジスタ
Ｑ１及びＱ２はオフのままでア）、また、センスアンプ
イネーブル信号ＳＥＯも立上ら々いのでセンスアンプＳ
ＡＯは活性化されない。従ってコラムデコーダＣＤの図
示左側ではビット線ＢＬＱ及びＢＬＯの充放電は行われ
ない。
一方、メモリセルアレイブロックＣＬＡＩが選択された
ときは、コラムデコーダＣＤの図示右側ではメモリセル
アレイブロックＣＬＡ３が選択される。コラムデコーダ
ＣＤの図示右側ではこの場合、第４図（ｂ）に示すよう
に、時刻ｔ、においてワード線ＷＬ３の電位が立上がシ
、メモリセルＭＣ３のトランジスタＱ１３がオンとなる
。この時例えばメモリセルＭＣ３に情報”０”が書込ま
れているとすると、ビット線ＢＬ３の電位は（■ｏｃ−
ｖ８Ｉｌ）／２の中間レベルのままであシ、一方ビッを
勝Ｂｌ、３の１１Ｌ便に分割ビット源ＢＬ３の容量と（
１６） メモリセル容量Ｃ８１３の容量比によって決定される電
位差ΔｖｌＬ３だけ低下する。そして時刻ｔ、において
、センスアングイネーブル信号Ｅ３が立上がることによ
りセンスアンプＳＡ３が活性化され分割ビット線ＢＬ３
およびＢＥ３の電位差が拡大される。その後、時刻ｔ、
においてクロック信号φＩＲが立上げられ、トランスフ
ァｙ−ト１構成するトランジスタＱ３およびＱ４がオン
となる。
ときは、コラムデコーダＣＤの図示右側ではメモリセル
アレイブロックＣＬＡ３が選択される。コラムデコーダ
ＣＤの図示右側ではこの場合、第４図（ｂ）に示すよう
に、時刻ｔ、においてワード線ＷＬ３の電位が立上がシ
、メモリセルＭＣ３のトランジスタＱ１３がオンとなる
。この時例えばメモリセルＭＣ３に情報”０”が書込ま
れているとすると、ビット線ＢＬ３の電位は（■ｏｃ−
ｖ８Ｉｌ）／２の中間レベルのままであシ、一方ビッを
勝Ｂｌ、３の１１Ｌ便に分割ビット源ＢＬ３の容量と（
１６） メモリセル容量Ｃ８１３の容量比によって決定される電
位差ΔｖｌＬ３だけ低下する。そして時刻ｔ、において
、センスアングイネーブル信号Ｅ３が立上がることによ
りセンスアンプＳＡ３が活性化され分割ビット線ＢＬ３
およびＢＥ３の電位差が拡大される。その後、時刻ｔ、
においてクロック信号φＩＲが立上げられ、トランスフ
ァｙ−ト１構成するトランジスタＱ３およびＱ４がオン
となる。
これにより、分割ビット線ＢＬ３およびＢＥ３からの電
位が他の分割ビット線ＢＬ２およびＢＥ２に転送され、
時刻ｔ３においてセンスアンプイネーブル信号ＳＥ２が
立上げられてセンスアンプ ＳＡ２が活性化される。こ
れにより、分割ビット線ＢＬ２およびＢＥ２の電位差が
さらに拡大され、分割ビット線ＢＬ２の電位はほぼ中間
レベルに、そして分割ビット線ＢＬ２の電位はほぼ低電
圧電源ｖｓ８になる。その後、時刻ｔ４において図示し
ないアクティブプル”ｒ、プ回路が動作し分割ビット線
ＢＬ２したがって分割ビット線ＢＬ３の電位が高電圧電
源ｖｃｃまで引き上げられる。
位が他の分割ビット線ＢＬ２およびＢＥ２に転送され、
時刻ｔ３においてセンスアンプイネーブル信号ＳＥ２が
立上げられてセンスアンプ ＳＡ２が活性化される。こ
れにより、分割ビット線ＢＬ２およびＢＥ２の電位差が
さらに拡大され、分割ビット線ＢＬ２の電位はほぼ中間
レベルに、そして分割ビット線ＢＬ２の電位はほぼ低電
圧電源ｖｓ８になる。その後、時刻ｔ４において図示し
ないアクティブプル”ｒ、プ回路が動作し分割ビット線
ＢＬ２したがって分割ビット線ＢＬ３の電位が高電圧電
源ｖｃｃまで引き上げられる。
コラムデコーダＣＤはビット線対ＢＬ１．ＢＬ１とビッ
ト線対ＢＬ２ 、ＢＬ２のいずれか一方を選択してその
中のＩ１０ケ９−トに引渡す。
ト線対ＢＬ２ 、ＢＬ２のいずれか一方を選択してその
中のＩ１０ケ９−トに引渡す。
第５図は第２図の回路における選択回路Ｓ２の１例を示
す回路図である。同図の中でＡ７はＡ７の反転信号であ
シ、実際のメモリ回路においては、アドレス信号はこの
ように正相、逆相の信号で伝達される。同図において、
φ□、ばＤＲＡＭのリセット期間に１＃となるリセット
信号で、リセット期間中にトランジスタＱ５４．Ｑ５９
のｒ−）をプリチャージする。入力アドレス信号の最上
位ビットＡ７が′０＃のとき、すなわち、メモリセルア
レイブロックＣＬＡＯとＣＬＡ２が選択されるときは、
トランジスタＱ５２がオフ、Ｑ５１゜Ｑ５３．Ｑ５４が
オンであり、クロック信号φ１はＱ５４を通ってφＩＬ
として得られる。一方、トランジスタＱ５７はオンなの
で、Ｑ５９はオフ々なり、クロック信号φＩＲは得られ
ない。逆にＡ７が′１″でＡ７が１０”のときは、φＩ
Ｌは得られず、φＩＲが得られる。
す回路図である。同図の中でＡ７はＡ７の反転信号であ
シ、実際のメモリ回路においては、アドレス信号はこの
ように正相、逆相の信号で伝達される。同図において、
φ□、ばＤＲＡＭのリセット期間に１＃となるリセット
信号で、リセット期間中にトランジスタＱ５４．Ｑ５９
のｒ−）をプリチャージする。入力アドレス信号の最上
位ビットＡ７が′０＃のとき、すなわち、メモリセルア
レイブロックＣＬＡＯとＣＬＡ２が選択されるときは、
トランジスタＱ５２がオフ、Ｑ５１゜Ｑ５３．Ｑ５４が
オンであり、クロック信号φ１はＱ５４を通ってφＩＬ
として得られる。一方、トランジスタＱ５７はオンなの
で、Ｑ５９はオフ々なり、クロック信号φＩＲは得られ
ない。逆にＡ７が′１″でＡ７が１０”のときは、φＩ
Ｌは得られず、φＩＲが得られる。
第６図は第２図の回路における３／４選択及び動作順序
回路Ｓ１の１例を示す回路図であり、（ａ）。
回路Ｓ１の１例を示す回路図であり、（ａ）。
（ｂ） 、 （ｅ） 、及び（ｄ）はそれぞれ、センス
アンプイネーブル信号ＳＥＯ、ＳＥＩ 、ＳＦ３．及び
ＳＦ３を発生する回路を示している。
アンプイネーブル信号ＳＥＯ、ＳＥＩ 、ＳＦ３．及び
ＳＦ３を発生する回路を示している。
第６図（＆）において、Ａ７が１０＃のときはＱ６２０
がオフであり、リセット信号φＲ１ＩＴによってトラン
ジスタＱ６１０がオンになり、電源電圧ｖｃｃがトラン
ジスタＱ６１０及びＱ６３０を介してトランジスタＱ６
４０のｒ−トに印加され、Ｑ６４０はオンとなって、ク
ロック信号φＯはＱ６４０を通ってセンスアンプ第６図
（ｂ） 、 （ｃ） 、 （ｄ）においてもリセット信
号φ８５．の作用は同様である。イネーブル信号ＳＥＱ
として得られる。リセット信号φＲ８ＴはＤＲＡＭのリ
セット期間に１＃となってトランジスタＱ６４０のダー
トをシリチャージするためにＱ６１０のデートに印加さ
れている。
がオフであり、リセット信号φＲ１ＩＴによってトラン
ジスタＱ６１０がオンになり、電源電圧ｖｃｃがトラン
ジスタＱ６１０及びＱ６３０を介してトランジスタＱ６
４０のｒ−トに印加され、Ｑ６４０はオンとなって、ク
ロック信号φＯはＱ６４０を通ってセンスアンプ第６図
（ｂ） 、 （ｃ） 、 （ｄ）においてもリセット信
号φ８５．の作用は同様である。イネーブル信号ＳＥＱ
として得られる。リセット信号φＲ８ＴはＤＲＡＭのリ
セット期間に１＃となってトランジスタＱ６４０のダー
トをシリチャージするためにＱ６１０のデートに印加さ
れている。
第６図（ｂ）において、Ａ７が”０″のときはトランジ
スタＱ６７１．Ｑ６６１を介してトランジス（１９） りＱ６５１がオンとなり、クロック信号φ２がＱ６５１
を通してセンスアンプイネーブル信号ＳＥＩとして得ら
れ、Ａ７が″０＃のときはＱ６１１．Ｑ６３１を介して
Ｑ６４１がオンとなシ、クロック信号φＯがセンスアン
プイネーブル信号ＳＥＩとして得られる。
スタＱ６７１．Ｑ６６１を介してトランジス（１９） りＱ６５１がオンとなり、クロック信号φ２がＱ６５１
を通してセンスアンプイネーブル信号ＳＥＩとして得ら
れ、Ａ７が″０＃のときはＱ６１１．Ｑ６３１を介して
Ｑ６４１がオンとなシ、クロック信号φＯがセンスアン
プイネーブル信号ＳＥＩとして得られる。
第６図（ｃ）は第６図（ｂ）と同様であシ、Ａ７が１０
”のときはφＯがＱ６４２を通ってＳＦ３となり、Ａ７
が１０”のときはφ２がＱ６５２を通ってＳＦ３となる
。
”のときはφＯがＱ６４２を通ってＳＦ３となり、Ａ７
が１０”のときはφ２がＱ６５２を通ってＳＦ３となる
。
第６図（ｄ）は第６図（ａ）と類似しており、ｌ’−７
が＠０”のときにφＯがＱ６４３を通ってＳＦ３となる
。
が＠０”のときにφＯがＱ６４３を通ってＳＦ３となる
。
第７図は本発明の他の実施例によるＤＲＡＭを示すブロ
ック回路図である。同図において、第２図と異なるとこ
ろは、メモリセルアレイブロックＣＬＡＯとＣＬＡＩの
間には２つのセンスアンプＳＡＯ及びＳＡＩに替えて単
一のセンスアンプ５Ａ８１が設けられ、ＣＬＡ２とＣＬ
Ａ３の間にも２つのセンスアン７’ＳＡ２及びＳＡ３に
替えて（２０） 単一のセンスアンプ５Ａ８２が設けられていること、Ｃ
ＬＡＯとセンスアンプ５Ａ８１の間にトランスファーｒ
−）トランジスタＱ８１及びＱ８２が設けられ、５Ａ８
１とＣＩ、 Ａ １の間にＱ８３及びＱ８４が設けられ
、ＣＬＡ２と５Ａ８２の間にＱ８５及びＱ８６が設けら
れ、ＣＬＡ３と５Ａ８２の間にＱ８７及びＱ８８が設け
られていること、センスアンプ５Ａ８１及び５Ａ８２は
単一のクロ、り信号φ１によって活性化されること、及
びトランスファーデートトランジスタＱ８１〜Ｑ８８は
ｒ−）イネーブル信号ＧＯ−Ｇ３によってオンとなるこ
とである。ゲートイネーブル信号ＧＯ〜Ｇ３はＶ４選択
及び動作順序回路Ｓ３によって発生される。すなわち、
Ａ７がＯ″のときはクロック信号φ０によってゲートイ
ネーブル信号ＧＯと０２が発生し、トランジスタＱ８１
、Ｑ８２及びＱ８５ 、Ｑ８６が導通する。次いで、
クロック信号φ１によってセンスアンプ５Ａ８１及びＳ
Ａ８２が動作し、クロック信号φ２によってゲートイネ
ーブル信号Ｇ１が発生する。この場合、ダートイネーブ
ル信号Ｇ３は発生せず、従ってビート線ＢＬ３及びＢＬ
３の充放電は行われ々い。
ック回路図である。同図において、第２図と異なるとこ
ろは、メモリセルアレイブロックＣＬＡＯとＣＬＡＩの
間には２つのセンスアンプＳＡＯ及びＳＡＩに替えて単
一のセンスアンプ５Ａ８１が設けられ、ＣＬＡ２とＣＬ
Ａ３の間にも２つのセンスアン７’ＳＡ２及びＳＡ３に
替えて（２０） 単一のセンスアンプ５Ａ８２が設けられていること、Ｃ
ＬＡＯとセンスアンプ５Ａ８１の間にトランスファーｒ
−）トランジスタＱ８１及びＱ８２が設けられ、５Ａ８
１とＣＩ、 Ａ １の間にＱ８３及びＱ８４が設けられ
、ＣＬＡ２と５Ａ８２の間にＱ８５及びＱ８６が設けら
れ、ＣＬＡ３と５Ａ８２の間にＱ８７及びＱ８８が設け
られていること、センスアンプ５Ａ８１及び５Ａ８２は
単一のクロ、り信号φ１によって活性化されること、及
びトランスファーデートトランジスタＱ８１〜Ｑ８８は
ｒ−）イネーブル信号ＧＯ−Ｇ３によってオンとなるこ
とである。ゲートイネーブル信号ＧＯ〜Ｇ３はＶ４選択
及び動作順序回路Ｓ３によって発生される。すなわち、
Ａ７がＯ″のときはクロック信号φ０によってゲートイ
ネーブル信号ＧＯと０２が発生し、トランジスタＱ８１
、Ｑ８２及びＱ８５ 、Ｑ８６が導通する。次いで、
クロック信号φ１によってセンスアンプ５Ａ８１及びＳ
Ａ８２が動作し、クロック信号φ２によってゲートイネ
ーブル信号Ｇ１が発生する。この場合、ダートイネーブ
ル信号Ｇ３は発生せず、従ってビート線ＢＬ３及びＢＬ
３の充放電は行われ々い。
最上位ピッ）Ａ７が“０＃の場合はＢＬＯ。
ＢＬＯの充放電が行われない。
以上に述べた実施例では４つのメモリセルアレイブロッ
クを有するＤＲＡＭについて説明したが、本発明はこれ
に限るものではなく、より多数のメモリセルアレイブロ
ックを有する半導体記憶装置に適用可能である。
クを有するＤＲＡＭについて説明したが、本発明はこれ
に限るものではなく、より多数のメモリセルアレイブロ
ックを有する半導体記憶装置に適用可能である。
発明の効果
以上の説明から明らかなように、本発明によれば、ビッ
ト線を複数ブロックに分割してメモリセルの容量とビッ
ト線容量との容量比を改善した半導体記憶装置において
、ビット線の充放電を行わせるブロックの数を最小限に
したことにより、最大消費電力は従来より大幅に低減化
し、従って小容量の電源で済むという効果が得られる。
ト線を複数ブロックに分割してメモリセルの容量とビッ
ト線容量との容量比を改善した半導体記憶装置において
、ビット線の充放電を行わせるブロックの数を最小限に
したことにより、最大消費電力は従来より大幅に低減化
し、従って小容量の電源で済むという効果が得られる。
第１図は従来のダイナミック・ランダム◆アクセス・メ
モリを示すブロック回路図、第２図は本発明の一実施例
によるダイナミック・ランダム・アクセス・メモリを示
すブロック回路図、第３図は第２図の回路の構成の一部
を示す回路図、第４図は第２図及び第３図の回路の動作
を説明するだめの波形図、第５図は第２図の回路におけ
る選択回路の１例を示す回路図、第６図は第２図の回路
における３／４選択及び動作順序回路の１例を示す回路
図、そして第７図は本発明の他の実施例によるダイナミ
ック−ランダム・アクセスメモリを示す回路図である。 ＣＬＡＯ〜ＣＬＡ３・・・メモリセルアレイプロット線
対、ＷＬＯ〜ＷＬ３・・・ワード線、ＭＣＯ〜ＭＣ３・
・・メモリセル、ＣＤ・・・コラムデコーダ、Ｑ１〜Ｑ
４ 、Ｑ８１〜Ｑ８８・・・トランスファーダートトラ
ンジスタ、ＳＡＯ〜ＳＡ３．５Ａ８１ 。 ５Ａ８２・・・センスアンプ、ＷＤＯ−ＷＤ３・・・ワ
ードデコーダ、８１．８３・・・３／４選択及び動作順
序回路。 ０ 斗 つ 〉 ＡｎＱ− 一 工 餓 □ 手続補正書 昭和６０年タ月コ３日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年特許願第０８８３３１号 ２、発明の名称 半導体記憶装置 ３６ 補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１ｏ号５、
補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」の欄６、補正の内容 （１）％許錆求の範囲を別紙の通シ補正する。 （２）不 明細書第１０頁第１６行から第１７行の「の
間に設けられ、２つの群のいずれか一方」を削除する。 臥 明細書第１０頁第２０行の「スイッチング回路」ヲ
「スイッチ手段」に補正する。 ハ、明細書第１１頁第７行の「非対称位置のものと異な
るように」ヲ「異なる位置のものとなるように」に補正
する。 ７、添付書類の目録 補正特許請求の範囲 】通 ２、特許請求の範囲 １．各々が複数のメモリセルアレイブロックからなる２
つの群、 該メモリセルアレイブロックの各々に含まれる複数のビ
ット線対、複数のワード線、及び該ビット線対を構成す
る各ビット線のいずれかと各ワード線のいずれかとに接
続された複数のメモリセル、該２つの群に含まれるビッ
ト線対を選択するコラムデコーダ、 該複数のメモリセルアレイブロックの隣接する２つに含
まれるビット線対の間に接続されたスイッチ手段、 一方の群の１つのメモリセルアレイブロック内のワード
線と他方の群の１つのメモリセルアレイブロック内のワ
ード＃！ヲ同時に選択し、且つ、一方の群の該選択され
たワードＳｔ−含むメモリセルアレイブロックが該コラ
ムデコーダからみて、他方の群の該選択されたワードＭ
’ｌ含むメモリセルアレイブロックと異なる位置のもの
となるように、該ワード線を選択するワードデコーダ、
及び該選択されたワードａｔ含むメモリセルアレイブロ
ックに含まれるビット線対、及び該選択されたワード線
を含むメモリセルアレイブロックト該コラムデコーダと
の間のビット線対のみを駆動するように該スイッチング
回路音制御するスイッチング制御回路 を具備することを特徴とする半導体記憶装置。
モリを示すブロック回路図、第２図は本発明の一実施例
によるダイナミック・ランダム・アクセス・メモリを示
すブロック回路図、第３図は第２図の回路の構成の一部
を示す回路図、第４図は第２図及び第３図の回路の動作
を説明するだめの波形図、第５図は第２図の回路におけ
る選択回路の１例を示す回路図、第６図は第２図の回路
における３／４選択及び動作順序回路の１例を示す回路
図、そして第７図は本発明の他の実施例によるダイナミ
ック−ランダム・アクセスメモリを示す回路図である。 ＣＬＡＯ〜ＣＬＡ３・・・メモリセルアレイプロット線
対、ＷＬＯ〜ＷＬ３・・・ワード線、ＭＣＯ〜ＭＣ３・
・・メモリセル、ＣＤ・・・コラムデコーダ、Ｑ１〜Ｑ
４ 、Ｑ８１〜Ｑ８８・・・トランスファーダートトラ
ンジスタ、ＳＡＯ〜ＳＡ３．５Ａ８１ 。 ５Ａ８２・・・センスアンプ、ＷＤＯ−ＷＤ３・・・ワ
ードデコーダ、８１．８３・・・３／４選択及び動作順
序回路。 ０ 斗 つ 〉 ＡｎＱ− 一 工 餓 □ 手続補正書 昭和６０年タ月コ３日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年特許願第０８８３３１号 ２、発明の名称 半導体記憶装置 ３６ 補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１ｏ号５、
補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」の欄６、補正の内容 （１）％許錆求の範囲を別紙の通シ補正する。 （２）不 明細書第１０頁第１６行から第１７行の「の
間に設けられ、２つの群のいずれか一方」を削除する。 臥 明細書第１０頁第２０行の「スイッチング回路」ヲ
「スイッチ手段」に補正する。 ハ、明細書第１１頁第７行の「非対称位置のものと異な
るように」ヲ「異なる位置のものとなるように」に補正
する。 ７、添付書類の目録 補正特許請求の範囲 】通 ２、特許請求の範囲 １．各々が複数のメモリセルアレイブロックからなる２
つの群、 該メモリセルアレイブロックの各々に含まれる複数のビ
ット線対、複数のワード線、及び該ビット線対を構成す
る各ビット線のいずれかと各ワード線のいずれかとに接
続された複数のメモリセル、該２つの群に含まれるビッ
ト線対を選択するコラムデコーダ、 該複数のメモリセルアレイブロックの隣接する２つに含
まれるビット線対の間に接続されたスイッチ手段、 一方の群の１つのメモリセルアレイブロック内のワード
線と他方の群の１つのメモリセルアレイブロック内のワ
ード＃！ヲ同時に選択し、且つ、一方の群の該選択され
たワードＳｔ−含むメモリセルアレイブロックが該コラ
ムデコーダからみて、他方の群の該選択されたワードＭ
’ｌ含むメモリセルアレイブロックと異なる位置のもの
となるように、該ワード線を選択するワードデコーダ、
及び該選択されたワードａｔ含むメモリセルアレイブロ
ックに含まれるビット線対、及び該選択されたワード線
を含むメモリセルアレイブロックト該コラムデコーダと
の間のビット線対のみを駆動するように該スイッチング
回路音制御するスイッチング制御回路 を具備することを特徴とする半導体記憶装置。
Claims (1)
- 【特許請求の範囲】 １、各々が複数のメモリセルアレイブロックからなる２
つの群、 該メモリセルアレイブロックの各々に含まれる複数のビ
ット線対、複数のワード線、及び該ビット線対を構成す
る各ビット線のいずれがと各ワード線のいずれかとに接
続された複数のメモリセル、該２つの群の間に設けられ
、該２つの群のいずれか一方に含まれるビット線対を選
択するコラムデコーダ、 該複数のメモリセルアレイブロックの隣接する２つに含
オれるビット線対の間に接続されたスイッチング回路、 一方の群の１つのメモリセルアレイブロック内のワード
線と他方の群の１つのメモリセルアレイブロック内のワ
ード線を同時に選択し、且つ、一方の群の該選択された
ワード線を含むメモリセルアレイブロックが該コラムデ
コーダからみて、他方の群の該選択されたワード線を含
むメモリセルアレイブロックと非対称位置のものとなる
ように、該ワード線を選択するワードデコーダ、及び該
選択されたワード線を含むメモリセルアレイブロックに
含まれるビット線対、及び該選択されたワード線を含む
メモリセルアレイブロックト該コラムデコーダとの間の
ビット線対のみを駆動するように該スイッチング回路を
制御するスイッチング制御回路 を具備することを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59088331A JPS60234295A (ja) | 1984-05-04 | 1984-05-04 | 半導体記憶装置 |
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| DE8585400865T DE3584189D1 (de) | 1984-05-04 | 1985-05-03 | Halbleiterspeichergeraet. |
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Applications Claiming Priority (1)
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| JP59088331A JPS60234295A (ja) | 1984-05-04 | 1984-05-04 | 半導体記憶装置 |
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|---|---|---|---|
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