JPH0520839B2 - - Google Patents
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- JPH0520839B2 JPH0520839B2 JP60257086A JP25708685A JPH0520839B2 JP H0520839 B2 JPH0520839 B2 JP H0520839B2 JP 60257086 A JP60257086 A JP 60257086A JP 25708685 A JP25708685 A JP 25708685A JP H0520839 B2 JPH0520839 B2 JP H0520839B2
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Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置に関し、特にアク
テイブプルアツプ回路を有するダイナミツク型
RAMのような半導体記憶装置の改良に関する。
テイブプルアツプ回路を有するダイナミツク型
RAMのような半導体記憶装置の改良に関する。
［従来の技術］
ダイナミツク型MOS・RAMでは、メモリセル
の蓄積データに応じたビツト線電位のセンス後
に、アクテイブプルアツプ回路が動作し、“Ｈ”
レベル側のビツト線電位をVcc（電源電圧）にプ
ルアツプすることが行なわれている。
の蓄積データに応じたビツト線電位のセンス後
に、アクテイブプルアツプ回路が動作し、“Ｈ”
レベル側のビツト線電位をVcc（電源電圧）にプ
ルアツプすることが行なわれている。
第３図は従来のダイナミツクRAMにおけるセ
ンス系の周辺を示す回路図である。図において、
１対のビツト線BL0，0は、それぞれトランジ
スタQ00，Q01を介してデータバスＩ／Ｏ，
Ｏに継続される。これらトランジスタQ00，Q01
のオン・オフは、コラムデコーダ１の出力によつ
て制御され、選択時にオンとされる。各ビツト線
には、１トランジスタ・１キヤパシタ型のメモリ
セルMCが交互に継続される。各メモリセルMC
には、ワードラインWL0，WL1，……が接続さ
れる。また、ビツト線BL0，0には、それぞれ
１個ずつダミーメモリセルDMCが接続される。
これらダミーメモリセルDMCには、ダミーワー
ド線WLDM0，WLDM1が接続される。また、ビ
ツト線BL0，0には、それぞれ、トランジスタ
QPR0，QPR1を介してプリチヤージ電源VPRが継続
される。これらトランジスタQPR0，QPR1のオン・
オフはプリヤージクロツクφPによつて制御され
る。
ンス系の周辺を示す回路図である。図において、
１対のビツト線BL0，0は、それぞれトランジ
スタQ00，Q01を介してデータバスＩ／Ｏ，
Ｏに継続される。これらトランジスタQ00，Q01
のオン・オフは、コラムデコーダ１の出力によつ
て制御され、選択時にオンとされる。各ビツト線
には、１トランジスタ・１キヤパシタ型のメモリ
セルMCが交互に継続される。各メモリセルMC
には、ワードラインWL0，WL1，……が接続さ
れる。また、ビツト線BL0，0には、それぞれ
１個ずつダミーメモリセルDMCが接続される。
これらダミーメモリセルDMCには、ダミーワー
ド線WLDM0，WLDM1が接続される。また、ビ
ツト線BL0，0には、それぞれ、トランジスタ
QPR0，QPR1を介してプリチヤージ電源VPRが継続
される。これらトランジスタQPR0，QPR1のオン・
オフはプリヤージクロツクφPによつて制御され
る。
さらに、ビツト線BL0，0には、センスアン
プSA0と、アクテイブプルアツプ回路AP0とが接
続される。センスアンプSA0は、ビツトライン
BL0，0の電位を検知するためのもので、セン
スアンプ駆動信号φSによつてその動作が制御され
る。アクテイブプルアツプ回路AP0は、センスア
ンプSA0の動作後に高電位側のビツトラインの電
位をプルアツプするためのもので、クロツクφR
によつてその動作が制御される。
プSA0と、アクテイブプルアツプ回路AP0とが接
続される。センスアンプSA0は、ビツトライン
BL0，0の電位を検知するためのもので、セン
スアンプ駆動信号φSによつてその動作が制御され
る。アクテイブプルアツプ回路AP0は、センスア
ンプSA0の動作後に高電位側のビツトラインの電
位をプルアツプするためのもので、クロツクφR
によつてその動作が制御される。
一方、各ワードラインWL0，WL1，……には、
接地との間にそれぞれトランジスタQ20，Q21，
……が接続される。これらトランジスタQ20，
Q21，……は、ワードラインの選択時およびアク
テイブプルアツプ動作時に各ワードラインが受け
る正方向のノイズを接地へ放出させるためのもの
で、各トランジスタの導通度は信号RQによつて
制御される。
接地との間にそれぞれトランジスタQ20，Q21，
……が接続される。これらトランジスタQ20，
Q21，……は、ワードラインの選択時およびアク
テイブプルアツプ動作時に各ワードラインが受け
る正方向のノイズを接地へ放出させるためのもの
で、各トランジスタの導通度は信号RQによつて
制御される。
なお、実際の半導体メモリでは、メモリセル
MCおよびダミーメモリセルDMCはマトリクス
状に配置されており、ビツト線対は複数対（BL0
と0，BL1と1，……）設けられている。
MCおよびダミーメモリセルDMCはマトリクス
状に配置されており、ビツト線対は複数対（BL0
と0，BL1と1，……）設けられている。
第４図は第３図に示される回路の動作タイミン
グを示すタイミングチヤートである。この第４図
において、φS，φR，φP，RQはそれぞれ第３図に
示される各信号に対応するものであり、BL，
はビツト線対の電位変化を表わしたものであり、
WL0，WL1はワード線WL0，WL1の電位変化を
表わしたものである。なお、はローアドレ
スストローブ信号を表わしたものである。このロ
ーアドレスストローブ信号はノンアクテイ
ブ期間とアクテイブ期間とを規定するための信号
である。以下、この第４図を参照して第３図の回
路の動作を説明する。
グを示すタイミングチヤートである。この第４図
において、φS，φR，φP，RQはそれぞれ第３図に
示される各信号に対応するものであり、BL，
はビツト線対の電位変化を表わしたものであり、
WL0，WL1はワード線WL0，WL1の電位変化を
表わしたものである。なお、はローアドレ
スストローブ信号を表わしたものである。このロ
ーアドレスストローブ信号はノンアクテイ
ブ期間とアクテイブ期間とを規定するための信号
である。以下、この第４図を参照して第３図の回
路の動作を説明する。
まず、ノンアクテイブ期間すなわちローアドレ
スストローブ信号が“Ｈ”期間には、クロ
ツクφPが“Ｈ”となつているので、トランジス
タQPR0，QPR1はいずれもオンしており、各ビツト
線BL0，0はプリチヤージ電源VPRによつてVPR
なる電位にプリチヤージされている。
スストローブ信号が“Ｈ”期間には、クロ
ツクφPが“Ｈ”となつているので、トランジス
タQPR0，QPR1はいずれもオンしており、各ビツト
線BL0，0はプリチヤージ電源VPRによつてVPR
なる電位にプリチヤージされている。
その後、ローアドレスストローブ信号が
立下がり、アクテイブ期間が開始する。このアク
テイブ期間では、ワード線の１本およびダミーワ
ード線の１本が選択され、それぞれの電位が立上
がる。なお、ここでは、ワード線WL0およびダ
ミーワード線WLDM0が選択されたものとする。
この選択の後に、クロツクφSが立上がり、センス
アンプSA0，……が活性化される。これにより、
“Ｌ”レベル側のビツト線0，……（代表して
BLと記述する）は接地レベルとなる。この後、
クロツクφRが立上がつてアクテイブプルアツプ
回路AP0，……が能動化され、ビツト線のアクテ
イブプルアツプ動作が開始される。これによつ
て、“Ｈ”レベル側のビツト線BL0，……（代表
してBLと記述する）は、電源電圧VCCにプルア
ツプされる。
立下がり、アクテイブ期間が開始する。このアク
テイブ期間では、ワード線の１本およびダミーワ
ード線の１本が選択され、それぞれの電位が立上
がる。なお、ここでは、ワード線WL0およびダ
ミーワード線WLDM0が選択されたものとする。
この選択の後に、クロツクφSが立上がり、センス
アンプSA0，……が活性化される。これにより、
“Ｌ”レベル側のビツト線0，……（代表して
BLと記述する）は接地レベルとなる。この後、
クロツクφRが立上がつてアクテイブプルアツプ
回路AP0，……が能動化され、ビツト線のアクテ
イブプルアツプ動作が開始される。これによつ
て、“Ｈ”レベル側のビツト線BL0，……（代表
してBLと記述する）は、電源電圧VCCにプルア
ツプされる。
ここで、ビツト線BL，BLのプリチヤージ電位
が、たとえば（1/2）VCCの場合、半導体記憶装
置中のビツト線総数のうち半数のビツト線が（1/
２）VCCからVCCへプルアツプされることになる。
したがつてこのとき、第５図に示すように、半導
体記憶装置の消費電流ICCの値はピークとなる。
このとき、非選択ワード線（たとえばWL1）に
ついて見れば、このワード線と交差する多数（通
常数百本）のビツト線が（1/2）VCCからVCCへプ
ルアツプされることになる。そのため、ビツト線
−ワード線間のカツプリング容量を介して、非選
択ワード線が正方向に大きなノイズを受け、その
電位が上昇する。非選択ワード線の電位上昇が、
メモリセルMCのトランスフアゲートのしきい値
電圧VT以上になると（第５図参照）、非選択ワー
ド線が選択状態となり、それにつながるメモリセ
ルの蓄積データが破壊されることになる。
が、たとえば（1/2）VCCの場合、半導体記憶装
置中のビツト線総数のうち半数のビツト線が（1/
２）VCCからVCCへプルアツプされることになる。
したがつてこのとき、第５図に示すように、半導
体記憶装置の消費電流ICCの値はピークとなる。
このとき、非選択ワード線（たとえばWL1）に
ついて見れば、このワード線と交差する多数（通
常数百本）のビツト線が（1/2）VCCからVCCへプ
ルアツプされることになる。そのため、ビツト線
−ワード線間のカツプリング容量を介して、非選
択ワード線が正方向に大きなノイズを受け、その
電位が上昇する。非選択ワード線の電位上昇が、
メモリセルMCのトランスフアゲートのしきい値
電圧VT以上になると（第５図参照）、非選択ワー
ド線が選択状態となり、それにつながるメモリセ
ルの蓄積データが破壊されることになる。
ところで、各ワード線には、信号RQをゲート
に受けるトランジスタQ20，Q21，……が接続さ
れている。この信号RQは、アクテイブ期間中、
VT＋α（αは0.1〜0.2Vの小さな電位）なる電位
に保たれているので、トランジスタQ20，Q21，
……は高抵抗状態となつている。そのため、トラ
ンジスタQ20，Q21，……により弱いリークパス
（漏れ電流経路）が形成され、ワード線選択時お
よびアクテイブプルアツプ動作時における非選択
ワード線の立上がりを防止するようになつてい
る。しかし、このリークパスにおけるリーク電流
をあまり大きくすると、プルアツプされた選択ワ
ード線の電位が低下するという問題が生ずるの
で、リーク電流をあまり大きくすることはでき
ず、上記リークパスによつて前述の正方向のカツ
プリングノイズを有効に打ち消すことは困難であ
つた。
に受けるトランジスタQ20，Q21，……が接続さ
れている。この信号RQは、アクテイブ期間中、
VT＋α（αは0.1〜0.2Vの小さな電位）なる電位
に保たれているので、トランジスタQ20，Q21，
……は高抵抗状態となつている。そのため、トラ
ンジスタQ20，Q21，……により弱いリークパス
（漏れ電流経路）が形成され、ワード線選択時お
よびアクテイブプルアツプ動作時における非選択
ワード線の立上がりを防止するようになつてい
る。しかし、このリークパスにおけるリーク電流
をあまり大きくすると、プルアツプされた選択ワ
ード線の電位が低下するという問題が生ずるの
で、リーク電流をあまり大きくすることはでき
ず、上記リークパスによつて前述の正方向のカツ
プリングノイズを有効に打ち消すことは困難であ
つた。
［発明が解決しようとする問題点］
従来の半導体記憶装置は以上のように構成され
ているので、アクテイブプルアツプ時にビツト線
−ワード線間のカツプリング容量を介して、非選
択ワード線のレベルが浮き上がり、不所望に選択
状態になるという問題点があつた。
ているので、アクテイブプルアツプ時にビツト線
−ワード線間のカツプリング容量を介して、非選
択ワード線のレベルが浮き上がり、不所望に選択
状態になるという問題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、非選択ワード線の誤選択を防
止することができるとともに、アクテイブプルア
ツプ時の消費電流のピーク値を低減することがで
きるような半導体記憶装置を提供することを目的
とする。
になされたもので、非選択ワード線の誤選択を防
止することができるとともに、アクテイブプルア
ツプ時の消費電流のピーク値を低減することがで
きるような半導体記憶装置を提供することを目的
とする。
［問題点を解決するための手段］
この発明に係る半導体記憶装置は、同一ワード
線と交差する複数のビツト線対を複数のブロツク
に分割し、これら各ブロツクのビツト線のアクテ
イブプルアツプ動作を同時に行なわず時間差を有
して順次的に行なうようにしたものである。
線と交差する複数のビツト線対を複数のブロツク
に分割し、これら各ブロツクのビツト線のアクテ
イブプルアツプ動作を同時に行なわず時間差を有
して順次的に行なうようにしたものである。
［作用］
この発明における複数のビツト線対は複数のブ
ロツクに分割され、各ビツト線対に接続されたア
クテイブプルアツプ回路が各ブロツクごとに時間
差を有してアクテイブプルアツプ動作を行なうこ
とにより、ワード線が受ける正方向のノイズを小
さくするとともに、消費電流のピーク値を低減す
る。
ロツクに分割され、各ビツト線対に接続されたア
クテイブプルアツプ回路が各ブロツクごとに時間
差を有してアクテイブプルアツプ動作を行なうこ
とにより、ワード線が受ける正方向のノイズを小
さくするとともに、消費電流のピーク値を低減す
る。
［実施例］
第１図はこの発明の一実施例におけるアクテイ
ブプルアツプ回路系の周辺を、その平面レイアウ
トに基づき示した模式図である。図において、高
集積化したダイナミツクRAMでは、ビツト線間
のピツチが非常に小さくなつており、アクテイブ
プルアツプ回路AR0，AR1，……は図の縦（上
下）方向に１列にレイアウトすることが困難であ
り、図示のごとく交互配置により２列に配置する
ことが多い。，ビツト線対BL0と0，BL1と
１，……に対して、アクテイブプルアツプ回路
AR0，AR1，……が接続されている。従来は、こ
れらアクテイブプルアツプ回路AR0，AR1，……
は１つのクロツクφ2によつて同時に能動化する
ように制御されていた。しかし、この実施例で
は、上下方向に２列に配置されたアクテイブプル
アツプ回路のうち右列のアクテイブプルアツプ回
路すなわち偶数番号のアクテイブプルアツプ回路
AR0，AR2，……はクロツクφR0によつて駆動さ
れ、左列のアクテイブプルアツプ回路すなわち奇
数番号のアクテイブプルアツプ回路AR1，AR3，
……はクロツクφR1によつて駆動される。また、
各ビツト線と交差して、ワード線WL0，WL1，
……が配置され、このワード線とビツト線の交点
にメモリセルが配置されている（図中ではこれを
○印で示す）。なお、上記のようなレイアウトで
は、元々アクテイブプルアツプ回路の駆動信号の
配線は、、２本になることが多く、右列のアクテ
イブプルアツプ回路と左列のアクテイブプルアツ
プ回路に別々のクロツクφR0，φR1を入力すること
は、レイアウト上の負担にはならない。
ブプルアツプ回路系の周辺を、その平面レイアウ
トに基づき示した模式図である。図において、高
集積化したダイナミツクRAMでは、ビツト線間
のピツチが非常に小さくなつており、アクテイブ
プルアツプ回路AR0，AR1，……は図の縦（上
下）方向に１列にレイアウトすることが困難であ
り、図示のごとく交互配置により２列に配置する
ことが多い。，ビツト線対BL0と0，BL1と
１，……に対して、アクテイブプルアツプ回路
AR0，AR1，……が接続されている。従来は、こ
れらアクテイブプルアツプ回路AR0，AR1，……
は１つのクロツクφ2によつて同時に能動化する
ように制御されていた。しかし、この実施例で
は、上下方向に２列に配置されたアクテイブプル
アツプ回路のうち右列のアクテイブプルアツプ回
路すなわち偶数番号のアクテイブプルアツプ回路
AR0，AR2，……はクロツクφR0によつて駆動さ
れ、左列のアクテイブプルアツプ回路すなわち奇
数番号のアクテイブプルアツプ回路AR1，AR3，
……はクロツクφR1によつて駆動される。また、
各ビツト線と交差して、ワード線WL0，WL1，
……が配置され、このワード線とビツト線の交点
にメモリセルが配置されている（図中ではこれを
○印で示す）。なお、上記のようなレイアウトで
は、元々アクテイブプルアツプ回路の駆動信号の
配線は、、２本になることが多く、右列のアクテ
イブプルアツプ回路と左列のアクテイブプルアツ
プ回路に別々のクロツクφR0，φR1を入力すること
は、レイアウト上の負担にはならない。
第２図は上記クロツクφR0，φR1の立上がり時の
タイミングと、アクテイブプルアツプ動作時にお
ける非選択ワード線WLの電位変化と、アクテイ
ブプルアツプ動作時におけるシステム電源の電流
ICCの変化との関係を示す図である。図示のごと
くクロツクφR0とφR1は時間差tdをもつて立上が
る。このようにすると、図中に示すように、非選
択ワード線WLが受ける正方向のカツプリングノ
イズは、波高が小さくなる。そのため、リークパ
スを形成するトランジスタQ20，Q21，……（第
３図参照）の導通度をあまり大きくすることな
く、非選択ワード線の電位がメモリセルMCのト
ランスフアゲートのVTを越えないようにするこ
とができる。したがつて、選択ワード線の電位が
リークパスによつて低下するという従来装置の問
題を解消することができる。また、この場合、ビ
ツト線が半数ずつ（全ビツト線総数の1/4ずつ）
時間差をもつてプルアツプされるので、リーク電
流は小さくてよく、この点においても従来例に比
べて有利である。さらに、この実施例では、アク
テイブプルアツプ時に生じる大きな消費電流ICC
のピーク値を低減できる（第２図参照）ことにな
り、メモリシステムの電源に対する余裕が増すと
いう利点も有する。
タイミングと、アクテイブプルアツプ動作時にお
ける非選択ワード線WLの電位変化と、アクテイ
ブプルアツプ動作時におけるシステム電源の電流
ICCの変化との関係を示す図である。図示のごと
くクロツクφR0とφR1は時間差tdをもつて立上が
る。このようにすると、図中に示すように、非選
択ワード線WLが受ける正方向のカツプリングノ
イズは、波高が小さくなる。そのため、リークパ
スを形成するトランジスタQ20，Q21，……（第
３図参照）の導通度をあまり大きくすることな
く、非選択ワード線の電位がメモリセルMCのト
ランスフアゲートのVTを越えないようにするこ
とができる。したがつて、選択ワード線の電位が
リークパスによつて低下するという従来装置の問
題を解消することができる。また、この場合、ビ
ツト線が半数ずつ（全ビツト線総数の1/4ずつ）
時間差をもつてプルアツプされるので、リーク電
流は小さくてよく、この点においても従来例に比
べて有利である。さらに、この実施例では、アク
テイブプルアツプ時に生じる大きな消費電流ICC
のピーク値を低減できる（第２図参照）ことにな
り、メモリシステムの電源に対する余裕が増すと
いう利点も有する。
なお、上記実施例では、各ビツト線対に接続さ
れるアクテイブプルアツプ回路を１個ごとに２系
統い振り分けて各系統を時差駆動する方式を示し
たが、２系統に振り分ける場合必ずしも１個ごと
に振り分ける必要はなく、どのような方式で振り
分けても上記実施例と同様の効果が得られる。ま
た、アクテイブプルアツプ回路は複数系統に振り
分けて時差駆動すればよく、この発明は上記実施
例のように２系統に振り分けるものだけには限定
されない。
れるアクテイブプルアツプ回路を１個ごとに２系
統い振り分けて各系統を時差駆動する方式を示し
たが、２系統に振り分ける場合必ずしも１個ごと
に振り分ける必要はなく、どのような方式で振り
分けても上記実施例と同様の効果が得られる。ま
た、アクテイブプルアツプ回路は複数系統に振り
分けて時差駆動すればよく、この発明は上記実施
例のように２系統に振り分けるものだけには限定
されない。
さらに、アクテイブプルアツプ動作は、
NMOS回路系に限らず、CMOS回路系でNMOS
センスアンプ、PMOSプルアツプ回路とみなす
ことができる場合等にも同様に適用できる。
NMOS回路系に限らず、CMOS回路系でNMOS
センスアンプ、PMOSプルアツプ回路とみなす
ことができる場合等にも同様に適用できる。
［発明の効果］
以上のように、この発明によれば、アクテイブ
プルアツプ動作時に非選択ワード線の誤選択を防
止でき、かつ消費電流のピーク値を低減できるの
で、信頼性が高くかつ電源系にピーク負荷を軽減
できる半導体装置を得ることができる。
プルアツプ動作時に非選択ワード線の誤選択を防
止でき、かつ消費電流のピーク値を低減できるの
で、信頼性が高くかつ電源系にピーク負荷を軽減
できる半導体装置を得ることができる。
第１図はこの発明の一実施例をその平面レイア
ウトに基づき示した模式図である。第２図は第１
図の回路で用いるクロツクφR0，φR1の立上がりタ
イミングと、非選択ワード線WLの電位変化と、
電源の消費電流ICCとを示す波形図である。第３
図は従来の半導体記憶装置の一例を示す回路図で
ある。第４図は第３図に示す回路の動作タイミン
グを示すタイミングチヤートである。第５図は第
３図に示す回路で用いるクロツクφRの立上がり
タイミングと非選択ワード線WLの電位変化と電
源の消費電流ICCとの関係を示す波形図である。 図において、BL0，0，……はビツト線、
WL0，WL1，……はワードライン、AR0，AR1，
……はアクテイブプルアツプ回路、φR0，φR1はア
クテイブプルアツプ回路の駆動クロツクを示す。
ウトに基づき示した模式図である。第２図は第１
図の回路で用いるクロツクφR0，φR1の立上がりタ
イミングと、非選択ワード線WLの電位変化と、
電源の消費電流ICCとを示す波形図である。第３
図は従来の半導体記憶装置の一例を示す回路図で
ある。第４図は第３図に示す回路の動作タイミン
グを示すタイミングチヤートである。第５図は第
３図に示す回路で用いるクロツクφRの立上がり
タイミングと非選択ワード線WLの電位変化と電
源の消費電流ICCとの関係を示す波形図である。 図において、BL0，0，……はビツト線、
WL0，WL1，……はワードライン、AR0，AR1，
……はアクテイブプルアツプ回路、φR0，φR1はア
クテイブプルアツプ回路の駆動クロツクを示す。
Claims (1)
- 【特許請求の範囲】 １ 行および列からなるマトリクス状に配列され
る複数のメモリセルを有するメモリセルアレイ
と、 前記メモリセルアレイの各行に対応して配置さ
れ、各々に対応の行のメモリセルが接続される複
数のワード線と、 前記メモリセルアレイの各列に対応して配置さ
れ、各々に対応の列のメモリセルが接続される複
数のビツト線対とを備え、同一のワード線と交差
するように配置されたビツト線対群は、少なくと
も第１のビツト線対からなる第１のグループと、
第２のビツト線対からなる第２のグループに分割
され、 各前記ビツト線対に設けられ、対応のビツト線
対の高電位側のビツト線の電位を所定の電位へプ
ルアツプするためのアクテイブプルアツプ回路手
段、および プルアツプ動作開始指示信号に応答して、前記
第１のグループの各前記第１のビツト線対に設け
られたアクテイブプルアツプ回路手段と前記第２
のグループの各前記第２のビツト線対に設けられ
たアクテイブプルアツプ回路手段とを時間差を有
して順次活性化する制御手段を備える、半導体記
憶装置。 ２ 前記複数のビツト線対の各々のビツト線の電
位を前記半導体記憶装置の動作電源電位と接地電
位の1/2にプリチヤージする手段をさらに備える、
特許請求の範囲第１項記載の半導体記憶装置。 ３ 前記第１のビツト線対と前記第２のビツト線
対とは交互に配置される、特許請求の範囲第１項
または第２項に記載の半導体記憶装置。 ４ 前記第１のビツト線対に設けられたアクテイ
ブプルアツプ回路手段と前記第２のビツト線対に
設けられたアクテイブプルアツプ回路手段は互い
に位置をずらして配置される、特許請求の範囲第
１項ないし第３項のいずれかに記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257086A JPS62114194A (ja) | 1985-11-13 | 1985-11-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257086A JPS62114194A (ja) | 1985-11-13 | 1985-11-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62114194A JPS62114194A (ja) | 1987-05-25 |
| JPH0520839B2 true JPH0520839B2 (ja) | 1993-03-22 |
Family
ID=17301547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257086A Granted JPS62114194A (ja) | 1985-11-13 | 1985-11-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62114194A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100260358B1 (ko) * | 1996-12-30 | 2000-07-01 | 김영환 | 반도체 메모리소자의 출력버퍼회로 |
| KR20110088947A (ko) * | 2010-01-29 | 2011-08-04 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 출력 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
| GB2154821A (en) * | 1984-02-22 | 1985-09-11 | Intel Corp | Cmos dynamic random-access memory with active cycle one half power supply potential bit line precharge |
-
1985
- 1985-11-13 JP JP60257086A patent/JPS62114194A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
| GB2154821A (en) * | 1984-02-22 | 1985-09-11 | Intel Corp | Cmos dynamic random-access memory with active cycle one half power supply potential bit line precharge |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62114194A (ja) | 1987-05-25 |
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Legal Events
| Date | Code | Title | Description |
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