JPS63206995A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS63206995A JPS63206995A JP62039603A JP3960387A JPS63206995A JP S63206995 A JPS63206995 A JP S63206995A JP 62039603 A JP62039603 A JP 62039603A JP 3960387 A JP3960387 A JP 3960387A JP S63206995 A JPS63206995 A JP S63206995A
- Authority
- JP
- Japan
- Prior art keywords
- clear
- memory cell
- signal
- cell array
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000003491 array Methods 0.000 claims abstract description 13
- 238000001514 detection method Methods 0.000 claims description 14
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野〕
本発明は多ビット構成の半導体メモリに係り、特に記憶
データの全部または一部をクリアするための制御回路に
関する。
データの全部または一部をクリアするための制御回路に
関する。
（従来の技術）
近年、半導体メ七りの記憶容量の大谷普化に伴い、画像
処理用等に本応用範囲が広がってきた。
処理用等に本応用範囲が広がってきた。
特に、画像処理分野においては、いくつかの新しい機能
がｌｌ１ｉ像処理メモリに求められており、そのうちの
１つとして画像処理記憶データの瞬間クリア機能がある
。この瞬間クリア機能とは、今まで蓄えられていたメモ
リ内の記憶データの全部、あるいは一部のデータを全て
クリアし、代わシに″０＃または＠ｌ”の同一データを
上記クリアしたメモリセルに対して書き込む動作のこと
である。
がｌｌ１ｉ像処理メモリに求められており、そのうちの
１つとして画像処理記憶データの瞬間クリア機能がある
。この瞬間クリア機能とは、今まで蓄えられていたメモ
リ内の記憶データの全部、あるいは一部のデータを全て
クリアし、代わシに″０＃または＠ｌ”の同一データを
上記クリアしたメモリセルに対して書き込む動作のこと
である。
従来の半導体メモリ、たとえばダイナミック・ランダム
アクセスメモリ（ＤＲＡＭ ）にあっては、高速アクセ
スを実現するため種々の高速モード（ニブルモード、フ
ァーストペーソモード、スタティックカラムモードなど
）を採用しているが、画像処理のために前記したような
瞬間クリア機能を実現しようとすると、上記高速モード
を使用しても現在のＩＭビットＤＲＡＭで全メモリのク
リア動作に〜ｍ８程度の長い時間を要するという問題が
ある。
アクセスメモリ（ＤＲＡＭ ）にあっては、高速アクセ
スを実現するため種々の高速モード（ニブルモード、フ
ァーストペーソモード、スタティックカラムモードなど
）を採用しているが、画像処理のために前記したような
瞬間クリア機能を実現しようとすると、上記高速モード
を使用しても現在のＩＭビットＤＲＡＭで全メモリのク
リア動作に〜ｍ８程度の長い時間を要するという問題が
ある。
この問題を解決するために、本件出願人は既に特願昭６
１年２９７９９７号出願により高速クリアが可能な半導
体メモリを提案した。しかし、ワード単位の入出力を行
う多ビツト構成の半導体メモリにあっては、単に高速ク
リアが可能であるだけでなく、多ビット構成に通したク
リア処理上行い得ることが望ましい。
１年２９７９９７号出願により高速クリアが可能な半導
体メモリを提案した。しかし、ワード単位の入出力を行
う多ビツト構成の半導体メモリにあっては、単に高速ク
リアが可能であるだけでなく、多ビット構成に通したク
リア処理上行い得ることが望ましい。
（発明が解決しようとする問題点）
本発明は、上記したように高速クリアが可能であると共
に多ビツト構成に適したクリア処理が可能であることが
望ましいという点に鑑みてなされたもので、それを実現
し得る半導体メモリヲ提供することを目的とする。
に多ビツト構成に適したクリア処理が可能であることが
望ましいという点に鑑みてなされたもので、それを実現
し得る半導体メモリヲ提供することを目的とする。
［発明の構成コ
（問題点を解決するための手段）
本発明の半導体メモリは、クリア動作を指令する入力信
号をクリア入力横斜回路で横細し、この横細回路の横細
出力が発生したときにメモリセルアレイの行アドレスを
順次指定するための行アドレス信号をアドレスカウンタ
から出力させ、クリア動作時にワードの各ビットに対応
する複数のメモリセルアレイ毎のクリア動作の可否を指
令するクリア指令入力を受けて各メモリセルアレイに対
応するクリア制御信号を発生するクリア制御回路を設け
、各メモリセルアレイにおいて各対応するクリア制御信
号が与えられたときにピッ）Ｍ対に所定の電位差を発生
させるためのクリア動作回路を設けてなることを特徴と
する。
号をクリア入力横斜回路で横細し、この横細回路の横細
出力が発生したときにメモリセルアレイの行アドレスを
順次指定するための行アドレス信号をアドレスカウンタ
から出力させ、クリア動作時にワードの各ビットに対応
する複数のメモリセルアレイ毎のクリア動作の可否を指
令するクリア指令入力を受けて各メモリセルアレイに対
応するクリア制御信号を発生するクリア制御回路を設け
、各メモリセルアレイにおいて各対応するクリア制御信
号が与えられたときにピッ）Ｍ対に所定の電位差を発生
させるためのクリア動作回路を設けてなることを特徴と
する。
（作用）
各メモリセルアレイ毎のクリア指令入力が全て動作可の
状態であれば、各メモリセルアレイにおいてｌカラムを
最小単位として全てまたは一部のカラムに対して同時に
クリア動作が可能であり、高速クリアが行われる。また
、一部のメモリセルアレイのみクリア動作を５Ｊとし、
残シのメモリセルアレイのクリア動作を不可とするクリ
ア指令入力が与えられた場合には、上記一部のメモリセ
ルアレイでは高速のクリアが行われ、残シのメモリセル
アレイではリフレッシュ動作が行われる。従って、ワー
ド単位の入出力を行う多ビット構成の半導体メモリとし
て、単に高速クリアが可能であるだけではなく、多ビツ
ト構成に通したクリア処理を行うことが可能になる。
状態であれば、各メモリセルアレイにおいてｌカラムを
最小単位として全てまたは一部のカラムに対して同時に
クリア動作が可能であり、高速クリアが行われる。また
、一部のメモリセルアレイのみクリア動作を５Ｊとし、
残シのメモリセルアレイのクリア動作を不可とするクリ
ア指令入力が与えられた場合には、上記一部のメモリセ
ルアレイでは高速のクリアが行われ、残シのメモリセル
アレイではリフレッシュ動作が行われる。従って、ワー
ド単位の入出力を行う多ビット構成の半導体メモリとし
て、単に高速クリアが可能であるだけではなく、多ビツ
ト構成に通したクリア処理を行うことが可能になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はｎビット構成のＤＲＡＭの一部を示しておシ、
１１および１２はワード（ｎビット）の各ビットを対応
して格納するために区分されたメモリセルアレイ１．〜
１ｎのうちの２個を代表的に示している。ＢＬおよびＢ
Ｌは上記メモリセルアレイ１、〜１ｎにおけ名一対のビ
ット線を代表的に示しており、このビット線ＢＬ、ＢＬ
には、それぞれ複数のメモリセルＭＣ・・・が接続され
ると共に必要に応じてパリアトランノスタを介してセン
スアング回路ＳＡが接続されている。また、上記ビット
線ＢＬ、ＢＬには、それぞれ図示しないがダミーメモリ
セルやビットＭＡｆリチャーソ・イコライズ回路などが
接続されている。上記メモリセルＭＣ・・・にはワード
線Ｗ Ｌ 用７５ｊ接続され、ダミーメモリセルにはダ
ミーワード線が接続され、これらのワード線は行デコー
ダＲＤによシ選択駆動される。
１１および１２はワード（ｎビット）の各ビットを対応
して格納するために区分されたメモリセルアレイ１．〜
１ｎのうちの２個を代表的に示している。ＢＬおよびＢ
Ｌは上記メモリセルアレイ１、〜１ｎにおけ名一対のビ
ット線を代表的に示しており、このビット線ＢＬ、ＢＬ
には、それぞれ複数のメモリセルＭＣ・・・が接続され
ると共に必要に応じてパリアトランノスタを介してセン
スアング回路ＳＡが接続されている。また、上記ビット
線ＢＬ、ＢＬには、それぞれ図示しないがダミーメモリ
セルやビットＭＡｆリチャーソ・イコライズ回路などが
接続されている。上記メモリセルＭＣ・・・にはワード
線Ｗ Ｌ 用７５ｊ接続され、ダミーメモリセルにはダ
ミーワード線が接続され、これらのワード線は行デコー
ダＲＤによシ選択駆動される。
この行デコーダＲＤは、行アドレス信号入力とアドレス
カウンタＡＣの出力とがマルチプレクサＭＦ’によ）切
換選択されて入力するようになっており、マルチプレク
サＭＰは、後述するクリア入力検知回路ＣＤからアドレ
スカウンタ選択信号が与えられると、アドレスカウンタ
ＡＣの出力を選択導出するものでおる。このアドレスカ
ウンタＡＣＵ、クリア入力検知回路ＣＤからカウント開
始信号が与えられると、カウント動作を開始するもので
ある。上記クリア入力検知回路ＣＤは、メモリチップに
外部から入力するクリアイネーブル信号ＯＬＥがアクテ
ィブになると、前記アドレスカウンタ選択信号、カウン
ト開始信号および相補的なりリア検知信号ＣＬＲ、ＣＬ
Ｒを出力する。ＣＣはクリア制御回路であり、前記クリ
アイネーブル信号コまたは上記クリア検知信号ＣＬＲ、
ＣＬＩｔおよびチップ外部から与えられるメモリセルア
レイ毎のクリア指令信号１０．〜■Ｏｎが入力し、メモ
リセルアレイ毎のクリア制御信号ＣＬＲＣＬＲｌ（１＝
１．・・・ｎ）を発生する。この場合、上記クリア指令
信号ＣＬＲ，。
カウンタＡＣの出力とがマルチプレクサＭＦ’によ）切
換選択されて入力するようになっており、マルチプレク
サＭＰは、後述するクリア入力検知回路ＣＤからアドレ
スカウンタ選択信号が与えられると、アドレスカウンタ
ＡＣの出力を選択導出するものでおる。このアドレスカ
ウンタＡＣＵ、クリア入力検知回路ＣＤからカウント開
始信号が与えられると、カウント動作を開始するもので
ある。上記クリア入力検知回路ＣＤは、メモリチップに
外部から入力するクリアイネーブル信号ＯＬＥがアクテ
ィブになると、前記アドレスカウンタ選択信号、カウン
ト開始信号および相補的なりリア検知信号ＣＬＲ、ＣＬ
Ｒを出力する。ＣＣはクリア制御回路であり、前記クリ
アイネーブル信号コまたは上記クリア検知信号ＣＬＲ、
ＣＬＩｔおよびチップ外部から与えられるメモリセルア
レイ毎のクリア指令信号１０．〜■Ｏｎが入力し、メモ
リセルアレイ毎のクリア制御信号ＣＬＲＣＬＲｌ（１＝
１．・・・ｎ）を発生する。この場合、上記クリア指令
信号ＣＬＲ，。
ＣＬＲ，のハイレベル、ロウレベルが対応してメモリセ
ルアレイ毎のクリア動作の町、不可を指定するものとす
る。
ルアレイ毎のクリア動作の町、不可を指定するものとす
る。
一方、前記ビット線ＢＬ、ＢＬ、にはクリア動作回路が
接続されている。このクリア動作回路は、ビット線ＢＩ
、、ＢＬと低電位側電源電位Ｖおとの間にたとえばＮチ
ャネル型のＭＯＳ （絶縁ｒ−１−型）トランジスタＴ
ｉ ｅ Ｔｌ （１＝１ 、・・・ｎ）からなるクリア
用トランジスタが！！続されてなる。そして、各メモリ
セルアレイ１１〜１ｎにおける上記トランジスタＴｉ、
Ｔｉのｒ−）には対応して前記した相補的なりリア制御
信号（ＣＬＲ，、ｃｔ、Ｒ，）〜（ＣＬ、Ｒｎ。
接続されている。このクリア動作回路は、ビット線ＢＩ
、、ＢＬと低電位側電源電位Ｖおとの間にたとえばＮチ
ャネル型のＭＯＳ （絶縁ｒ−１−型）トランジスタＴ
ｉ ｅ Ｔｌ （１＝１ 、・・・ｎ）からなるクリア
用トランジスタが！！続されてなる。そして、各メモリ
セルアレイ１１〜１ｎにおける上記トランジスタＴｉ、
Ｔｉのｒ−）には対応して前記した相補的なりリア制御
信号（ＣＬＲ，、ｃｔ、Ｒ，）〜（ＣＬ、Ｒｎ。
ＣＬＲｎンが与えられる。
なお、前記クリア入力検知回路ＣＤは、たとえば第２図
に示すように２個のＭＯＳインバータ２１゜２２が直列
接続されてなる。また、前記クリア制御回路ＣＣは、た
とえば第３図に示すようにＣＬＲ信号およびＩＯｔ （
１＝ｌ−ｎ ）信号が入力する二入力の０個のアンドゲ
ート３１と、このアンドダート３１の出力を反転するｎ
個のインバータ３２と、 ＣＬＲ信号およびＩＯ，信号
が入力する二入力のｎ個のアンドｒ−ト３３と、このア
ンドゲート３３の出力を反転するｎ個のインバータ３４
とからなる。
に示すように２個のＭＯＳインバータ２１゜２２が直列
接続されてなる。また、前記クリア制御回路ＣＣは、た
とえば第３図に示すようにＣＬＲ信号およびＩＯｔ （
１＝ｌ−ｎ ）信号が入力する二入力の０個のアンドゲ
ート３１と、このアンドダート３１の出力を反転するｎ
個のインバータ３２と、 ＣＬＲ信号およびＩＯ，信号
が入力する二入力のｎ個のアンドｒ−ト３３と、このア
ンドゲート３３の出力を反転するｎ個のインバータ３４
とからなる。
次に、上記メモリの動作を第４図を８照して説明する。
通常の読み出し、書き込み動作時には。
ＯＬＥ信号が非アクテイブ状態であシ、クリア制御信号
ＣＬＲ，、ＣＬＲ，は全て１０”レベルであり、クリア
用トランクスタＴ、、Ｔ、ａ全てオフ状態である。従っ
て、マルチプレク？ＭＰは行アドレス人り 力を選択して行デコーダＲ−ｇ−に供給し、クリア用ト
ランジスタＴｉ ＊ Ｔｉはそれぞれオフ状態であるの
で、通常通シの読み出し、書き込み動作が可能である。
ＣＬＲ，、ＣＬＲ，は全て１０”レベルであり、クリア
用トランクスタＴ、、Ｔ、ａ全てオフ状態である。従っ
て、マルチプレク？ＭＰは行アドレス人り 力を選択して行デコーダＲ−ｇ−に供給し、クリア用ト
ランジスタＴｉ ＊ Ｔｉはそれぞれオフ状態であるの
で、通常通シの読み出し、書き込み動作が可能である。
クリア動作時には、 ＣＬＥ信号入力がアクティブ状態
になり、クリア入力検知回路ＣＤが検知出力ＣＬＲ、Ｃ
ＬＲを発生する。従って、アドレスカウンタＡＣのカウ
ント動作が開始し、このカウント出力はマルチプレクサ
ＭＰを経て行デコーダＲＤに供給され、ワード線ＷＬ・
・・が順次選択駆動される。
になり、クリア入力検知回路ＣＤが検知出力ＣＬＲ、Ｃ
ＬＲを発生する。従って、アドレスカウンタＡＣのカウ
ント動作が開始し、このカウント出力はマルチプレクサ
ＭＰを経て行デコーダＲＤに供給され、ワード線ＷＬ・
・・が順次選択駆動される。
このとき、ＩＯ，信号のうちハイレベルの信号に対応す
るクリア制御信号ＣＬＲ，、ＣＬＲｉ信号が発生しくア
クティブ状態）、ＩＯ，信号のうちにロウレベルの信号
があればそれに対応するクリア制御信号ＣＬＲ，、ＣＬ
Ｒ，は共にロウレベルである。従って、アクティブ状態
のＣＬＲ，信号、 ＣＬＲ，信号が各対応して１１”、
“０”であるとすれば、これによシ制御されるクリア用
トランジスタＴｉ 、 Ｔｉのうちの一方（本例ではＴ
ｉ）がオン状態になｐ、このＴｉが接続されているピッ
）ｉＢＬの電位が引き下げられる。これによりて、ビン
）ＩｆＭＢＬ、ＢＬ間に生じる微小な電位差がセンスア
ンプ回路ＳＡ（センスアンプイネーブル信号を必要とす
る場合には所定のタイミングで与える必要がある）によ
ってセンス増幅され、ピッ）ＩＩ！ＡＢＬ、ＢＬ間に所
要の電位差が発生する。これによって、ビット線８Ｌに
接続されているメモリセルＭＣ・・・にワード線ＷＬ・
・・の順次選択に伴って順次＠Ｏ”データが書き込まれ
ると共に、ビット線ＢＬに接続されているメモリセルＭ
Ｃ・・・に順次＠ｌ”データが書き込まれ、メモリ外部
から見た場合にＩＯ，信号によシ選択されたメモリセル
アレイ１１においてカラム単位でデータ１０”の状態セ
フリアされることになる。これに対して、前記したよう
な共に＠０”レベルのクリア制御信号ＣＬＲ、ＣＬＲｉ
が与えられるメモリセルアレイ１１においては、クリア
用トランジスタＴｉ ｅ Ｔｉは共にオフ状態になり、
ワード線ＷＬ・・・の順次選択に伴ってビットＭＢＬ、
ＢＬ間に読み出されたメモリセルＭＣ・・・の記憶デー
タに対応した微小電位差がセンスアンプ回路ＳＡによシ
センス増幅された後で再びメモリセルＭＣ・・・に曹き
込まれる、つまシリフレッシュ動作が行われることにな
る。
るクリア制御信号ＣＬＲ，、ＣＬＲｉ信号が発生しくア
クティブ状態）、ＩＯ，信号のうちにロウレベルの信号
があればそれに対応するクリア制御信号ＣＬＲ，、ＣＬ
Ｒ，は共にロウレベルである。従って、アクティブ状態
のＣＬＲ，信号、 ＣＬＲ，信号が各対応して１１”、
“０”であるとすれば、これによシ制御されるクリア用
トランジスタＴｉ 、 Ｔｉのうちの一方（本例ではＴ
ｉ）がオン状態になｐ、このＴｉが接続されているピッ
）ｉＢＬの電位が引き下げられる。これによりて、ビン
）ＩｆＭＢＬ、ＢＬ間に生じる微小な電位差がセンスア
ンプ回路ＳＡ（センスアンプイネーブル信号を必要とす
る場合には所定のタイミングで与える必要がある）によ
ってセンス増幅され、ピッ）ＩＩ！ＡＢＬ、ＢＬ間に所
要の電位差が発生する。これによって、ビット線８Ｌに
接続されているメモリセルＭＣ・・・にワード線ＷＬ・
・・の順次選択に伴って順次＠Ｏ”データが書き込まれ
ると共に、ビット線ＢＬに接続されているメモリセルＭ
Ｃ・・・に順次＠ｌ”データが書き込まれ、メモリ外部
から見た場合にＩＯ，信号によシ選択されたメモリセル
アレイ１１においてカラム単位でデータ１０”の状態セ
フリアされることになる。これに対して、前記したよう
な共に＠０”レベルのクリア制御信号ＣＬＲ、ＣＬＲｉ
が与えられるメモリセルアレイ１１においては、クリア
用トランジスタＴｉ ｅ Ｔｉは共にオフ状態になり、
ワード線ＷＬ・・・の順次選択に伴ってビットＭＢＬ、
ＢＬ間に読み出されたメモリセルＭＣ・・・の記憶デー
タに対応した微小電位差がセンスアンプ回路ＳＡによシ
センス増幅された後で再びメモリセルＭＣ・・・に曹き
込まれる、つまシリフレッシュ動作が行われることにな
る。
即ち、クリア動作時にＩＯｉ信号によりクリア動作の許
可指定が行われるメモリセルアレイではクリア動作が行
われ、 ＩＯｉ信号によりクリア動作の禁止指定が行わ
れるメモリセルアレイ部ではリフレッシュ動作が行われ
る。この場合、上記クリア動作は、カラム単位を最小単
位として行われるものであり、各カラムにクリア用トラ
ンジスタを接続しておくことＫよって、ＩＯ，信号によ
って許可指定されたメモリセルアレイにおけるカラムの
全部または一部、換宣すれば上記メモリセルアレイ内の
記憶データの全部または一部を高速にクリアすることが
可能である。勿論、全てのメモリセルアレイのクリア動
作が許可指定された場合には、メモリ内部の記憶データ
の全部を高速にクリアすることが可能である。たとえば
１０２４行Ｘ１０２４列（カラム〕のメモリセルアレイ
（たとえば２５６にワード×４ビット構成）に対してメ
モリセル１個づつを順次クリアする場合に比べて、上記
したような高速クリアの場合は平方根、即ち Ｆ鱈ｔの
時間でクリア動作を完了することができ、クリア動作所
要時間として従来は〜ｆｉ１ｍ程度であったとすれば、
上記例では〜μＳ程度で済むようになる。
可指定が行われるメモリセルアレイではクリア動作が行
われ、 ＩＯｉ信号によりクリア動作の禁止指定が行わ
れるメモリセルアレイ部ではリフレッシュ動作が行われ
る。この場合、上記クリア動作は、カラム単位を最小単
位として行われるものであり、各カラムにクリア用トラ
ンジスタを接続しておくことＫよって、ＩＯ，信号によ
って許可指定されたメモリセルアレイにおけるカラムの
全部または一部、換宣すれば上記メモリセルアレイ内の
記憶データの全部または一部を高速にクリアすることが
可能である。勿論、全てのメモリセルアレイのクリア動
作が許可指定された場合には、メモリ内部の記憶データ
の全部を高速にクリアすることが可能である。たとえば
１０２４行Ｘ１０２４列（カラム〕のメモリセルアレイ
（たとえば２５６にワード×４ビット構成）に対してメ
モリセル１個づつを順次クリアする場合に比べて、上記
したような高速クリアの場合は平方根、即ち Ｆ鱈ｔの
時間でクリア動作を完了することができ、クリア動作所
要時間として従来は〜ｆｉ１ｍ程度であったとすれば、
上記例では〜μＳ程度で済むようになる。
なお、上記実施例におけるクリア制御信号ＣＬＲｉ＊Ｃ
ＬＲ，とクリア用トランジスタＴｉ 、 Ｔｌの各ゲー
トとの接続関係（対応関係）を逆にすれば、上記動作と
は逆のデータ″″ｌ“の状態にクリアすることかり能に
なる。
ＬＲ，とクリア用トランジスタＴｉ 、 Ｔｌの各ゲー
トとの接続関係（対応関係）を逆にすれば、上記動作と
は逆のデータ″″ｌ“の状態にクリアすることかり能に
なる。
また、上記実施例は、クリア用トランジスタとしてビッ
ト線ＢＬ 、ＢＬとＶ８．電源ノードとの間にＮチャネ
ルトランジスタを接続したが、これに代えて、ビット線
ＢＬ 、ＢＬと高電位側電源”ＤＤノードとの間にＰチ
ャネルトランソスタをそれぞし接続し、 ＩＯ，信号
のロウレベル、ハイレベルで各対応してクリア動作の町
、不可を指定するようにしてもよい。
ト線ＢＬ 、ＢＬとＶ８．電源ノードとの間にＮチャネ
ルトランジスタを接続したが、これに代えて、ビット線
ＢＬ 、ＢＬと高電位側電源”ＤＤノードとの間にＰチ
ャネルトランソスタをそれぞし接続し、 ＩＯ，信号
のロウレベル、ハイレベルで各対応してクリア動作の町
、不可を指定するようにしてもよい。
［発明の効果コ
上述したように本発明の半導体メモリによれば、ワード
を構成する各ビットを対応して格納するために区分され
た複数のメモリセルアレイの全ての記憶データを高速に
クリアすることができ、または任意の一部のメモリセル
アレイの記憶データを高速にクリアすると同時に残シの
メモリセルアレイの記憶データをリフレッシュすること
ができるので、特に高速性が求められる画像処理の応用
分野などに用いて極めて好適である。
を構成する各ビットを対応して格納するために区分され
た複数のメモリセルアレイの全ての記憶データを高速に
クリアすることができ、または任意の一部のメモリセル
アレイの記憶データを高速にクリアすると同時に残シの
メモリセルアレイの記憶データをリフレッシュすること
ができるので、特に高速性が求められる画像処理の応用
分野などに用いて極めて好適である。
第１図は本発明の半導体メモリの一実施例の要部を示す
構成説明図、第２図は第五図中のクリア入力検知回路の
一具体例を示す回路図、第３図は第１図中のクリア制御
回路の一具体例を示す回路図、第４図は第１図の半導体
メモリの一動作例を示すタイミング図である。 １、〜１ｎ ・・・メモリセルアレイ、ＣＤ・・・クリ
ア入力検知回路、ＡＣ・・・アドレスカウンタ、ＣＣ・
・・クリア制御回路、ＳＡ・・・センスアンプ回路、Ｔ
、 、 Ｔｉ・・・クリア用÷ランジスタ、ＢＬ、ＢＬ
・・ビット線、ＷＬ・・・ワード線。
構成説明図、第２図は第五図中のクリア入力検知回路の
一具体例を示す回路図、第３図は第１図中のクリア制御
回路の一具体例を示す回路図、第４図は第１図の半導体
メモリの一動作例を示すタイミング図である。 １、〜１ｎ ・・・メモリセルアレイ、ＣＤ・・・クリ
ア入力検知回路、ＡＣ・・・アドレスカウンタ、ＣＣ・
・・クリア制御回路、ＳＡ・・・センスアンプ回路、Ｔ
、 、 Ｔｉ・・・クリア用÷ランジスタ、ＢＬ、ＢＬ
・・ビット線、ＷＬ・・・ワード線。
Claims (3)
- （１）ワードを構成する各ビットを対応して格納するた
めに区分された複数のメモリセルアレイを有する多ビッ
ト構成の半導体メモリにおいて、クリア動作を指令する
入力信号を検知するクリア入力検知回路と、このクリア
入力検知回路の検知出力を受けて前記各メモリセルアレ
イの行アドレスを順次指定するための行アドレス信号を
出力するアドレスカウンタと、前記クリア動作を指令す
る入力信号または前記クリア入力検知回路の検知出力お
よび前記各メモリセルアレイ毎のクリア指令信号入力を
受け、クリア動作時にクリア指令を行うべきメモリセル
アレイに対応するクリア制御信号を出力するクリア制御
回路と、前記各メモリセルアレイ毎に設けられ、上記ク
リア制御回路から各対応してクリア制御信号が与えられ
たときに各対応するメモリセルアレイにおけるビット線
対に所定の電位差を発生させるクリア動作回路と、上記
ビット線対に生じた電位差をセンス増幅するセンスアン
プ回路とを具備することを特徴とする半導体メモリ。 - （２）前記クリア動作回路は、ビット線対と所定の電位
ノードとの間にそれぞれ接続され、前記クリア制御信号
により一方がオン状態、他方がオフ状態になるようにゲ
ート制御され、上記クリア制御信号が与えられないとき
は両方共オフ状態になるように制御されるＭＯＳトラン
ジスタとからなることを特徴とする前記特許請求の範囲
第１項記載の半導体メモリ。 - （３）前記ＭＯＳトランジスタは、ビット線対と低電位
側電源ノードとの間にそれぞれ接続されたＮチャネルト
ランジスタまたはビット線対と高電位側電源ノードとの
間にそれぞれ接続されたＰチャネルトランジスタであり
、それぞれのゲートに与えられる前記クリア制御信号は
相補信号であることを特徴とする前記特許請求の範囲第
２項記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039603A JPH0612611B2 (ja) | 1987-02-23 | 1987-02-23 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039603A JPH0612611B2 (ja) | 1987-02-23 | 1987-02-23 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63206995A true JPS63206995A (ja) | 1988-08-26 |
| JPH0612611B2 JPH0612611B2 (ja) | 1994-02-16 |
Family
ID=12557690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62039603A Expired - Lifetime JPH0612611B2 (ja) | 1987-02-23 | 1987-02-23 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612611B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63214998A (ja) * | 1987-03-03 | 1988-09-07 | Nec Corp | 半導体メモリ |
| JPH02141990A (ja) * | 1988-11-22 | 1990-05-31 | Sony Corp | 半導体メモリ |
-
1987
- 1987-02-23 JP JP62039603A patent/JPH0612611B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63214998A (ja) * | 1987-03-03 | 1988-09-07 | Nec Corp | 半導体メモリ |
| JPH02141990A (ja) * | 1988-11-22 | 1990-05-31 | Sony Corp | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612611B2 (ja) | 1994-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |