JPH06162764A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ビット線昇圧のための電源回路の負担を軽く
し、かつ分割ゲートの信頼性向上をはかり得る半導体記
憶装置を提供すること。 【構成】 メモリセルをマトリックス配置してなるセル
アレイ１０と、メモリセルとの間でデータの授受を行う
センスアンプ２０と、メモリセルにつながるビット線Ｂ
Ｌとセンスアンプ２０との間に配置された第１のトラン
ジスタＱ1 とを備え、待機状態においてビット線ＢＬが
電源電圧Ｖccよりも低い電圧にプリチャージされる半導
体記憶装置において、ドレインが第１のトランジスタＱ
1 のゲートに接続され、ゲートが電源電圧Ｖccに保持さ
れ、ソースに電源電圧Ｖccと接地電位Ｖssの間で振幅す
る制御信号θi が入力される第２のトランジスタＱ2 を
設けたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にビット線分割ゲートやレジスタワード線の昇圧
動作の改良をはかった半導体記憶装置に関する。

【０００２】

【従来の技術】ダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）において、シェアドセンスアンプ方式などで、トラ
ンジスタを用いてビット線をセンスアンプ部とセルアレ
イ部に分割する場合、そのゲート電位にはしきい値落ち
を防ぐために、一般に昇圧電位Ｖppが用いられる。昇圧
電位Ｖppの条件としては、電源電圧をＶcc、ビット線を
分割するトランジスタのしきい値をＶthと表わすと、Ｖ
pp＞Ｖcc＋Ｖthが要求される。

【０００３】図９はこのような従来の技術の例で、セン
スアンプ部２とメモリセルアレイ部１，１′のビット線
ＢＬを分割するトランジスタＴｒのゲート信号φi は、
Ｖss（０Ｖ）からＶpp（昇圧電位）までの電位振幅をす
る。この場合、制御信号φiに接続された全てのビット
線ＢＬの分割トランジスタＴｒのゲートが充放電される
ので、昇圧電位Ｖppを発生する電源回路の負担は大きく
なる。

【０００４】また、ビット線ＢＬの電位に拘らず常にゲ
ートに昇圧電位Ｖppが印加されるので、ビット線ＢＬを
分割するトランジスタＴｒのゲートとソース或いはドレ
インとの間に高電圧がかかり、トランジスタＴｒの信頼
性が劣化してしまう。

【０００５】一方、複数のメモリセルのストレトージノ
ードを直列に接続したＮＡＮＤ構成のセルアレイを有す
るＤＲＡＭでは、データを一時的に記憶しておくための
レジスタが必要となる。図１０はこのようなＤＲＡＭの
構成例である。この場合、レジスタセル６のワード線Ｒ
ＷＬは、レジスタセル６に通常のセルと同様の電荷量を
確保するためには、ワード線ＷＬと同様に電源電圧より
少なくともセルトランジスタのしきい値より高い電位ま
で昇圧する必要がある。従って、セルのアクセス毎に、
ワード線ＷＬに加えてレジスタワード線ＲＷＬも昇圧電
源を用いて充放電しなければならず、昇圧電源系の負荷
が大きくなってしまう。

【０００６】

【発明が解決しようとする課題】このように従来、シェ
アドセンスアンプ方式等では、ビット線を分割するトラ
ンジスタのゲートのしきい値落ちを防ぐためにゲート電
位の昇圧が必要となり、このために特別な電源が必要
で、電源回路の負担が大きくなる問題があった。さら
に、ビット線を分割するトランジスタのゲートとソース
或いはドレインとの間に高電圧がかかり、分割トランジ
スタの信頼性が劣化する問題があった。また、ＮＡＮＤ
構成のセルアレイを用いた場合も、レジスタセルのワー
ド線を昇圧する必要があり、上記と同様な問題があっ
た。

【０００７】本発明は上記事情を考慮してなされたもの
で、その目的とするところは、ビット線昇圧のための電
源回路の負担を軽くし、かつ分割ゲートの信頼性向上を
はかり得る半導体記憶装置を提供することにある。

【０００８】また、本発明の他の目的は、レジスタセル
のワード線昇圧のための電源回路の負担を軽くし、かつ
セルトランジスタの信頼性向上をはかり得る半導体記憶
装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明の骨子は、センス
アンプで増幅されて電位がＶccとなるビット線の分割ゲ
ートのみを選択的に、かつ特別な電源を用いないで昇圧
し、その他の場合には分割ゲートの電位をほぼＶccとす
ることにある。また、本発明のもう一つの骨子は、書込
み電位がＶccとなるレジスタセルのセルトランジスタゲ
ートのみを選択的に、かつ特別な電源を用いないで昇圧
することにある。

【００１０】即ち本発明（請求項１）は、メモリセルを
マトリックス配置してなるセルアレイと、メモリセルと
の間でデータの授受を行うセンスアンプと、メモリセル
につながるビット線とセンスアンプの間に配置された第
１のトランジスタとを備え、待機状態においてビット線
が電源電圧よりも低い電圧にプリチャージされる半導体
記憶装置において、ドレインが第１のトランジスタのゲ
ートに接続され、ゲートが電源電圧に保持され、ソース
に電源電圧と接地電位の間で振幅する制御信号が入力さ
れる第２のトランジスタを設けたものである。

【００１１】また本発明（請求項２）は、１ビットのデ
ータを記憶するメモリセルを複数個配列してなるセルア
レイを備えた半導体記憶装置において、セルアレイの各
々のメモリセルは、ドレインがビット線に接続された第
１のトランジスタと、第１のトランジスタのソースに接
続されたキャパシタと、ドレインが第１のトランジスタ
のゲートに接続され、ゲートが電源に接続され、ソース
が列選択信号に接続された第２のトランジスタと、から
なることを特徴とする。

【００１２】

【作用】前述した問題点に対して、個々のビット線に注
目すると、昇圧電位Ｖppが必要となるのはビット線の電
位がＶccである場合のみで、ビット線の電位が０Ｖ（Ｖ
ss）の場合や、ビット線がＶcc／２にプリチャージされ
ている場合などにはゲート電圧としてＶppまで昇圧する
必要はなく、ゲート電位としては電源電圧Ｖccで十分で
ある。

【００１３】そこで、請求項１の発明における半導体記
憶装置では、メモリセルから信号電位を読み出す際に、
予めビット線を電源電圧Ｖccよりも低い電位、例えばＶ
cc／２にプリチャージする。ビット線を分割する第１の
トランジスタのゲートに、第２のトランジスタのドレイ
ンを接続する。第１のトランジスタのゲートとソースは
ゲートと拡散層の重なりなどの形状で、或いは外部にコ
ンデンサを接続して容量結合する。第２のトランジスタ
のゲートはＶccに固定し、ソースをゲートの選択信号線
に接続する。そして、ゲートの選択信号線は選択時にＶ
cc、非選択時にＶssとする。

【００１４】このように本発明によれば、ビット線のプ
リチャージ電位がＶcc／２である場合、ビット線を分割
する第１のトランジスタのゲート電位は、選択信号が活
性（Ｖcc）の場合には、ビット線の電位がセンスアンプ
によって約Ｖcc／２からＶccに上昇した場合に昇圧さ
れ、またその他の場合にはゲートの電位は約Ｖccとな
る。従って、第１のトランジスタのソースとドレインに
それぞれ接続されたビット線の電位を、昇圧電源回路を
用いることなくＤＲＡＭのサイクル内で常に等しくする
ことができる。選択信号が非活性（Ｖss）の場合には、
第１のトランジスタのゲートの電位は零に保たれるの
で、第１のトランジスタのソースとドレインにそれぞれ
接続されたビット線を互いに電気的に絶縁することがで
きる。

【００１５】また、第１のトランジスタのゲートとソー
ス或いはドレインの間にかかる電圧は、ビット線の電位
がＶccとなる場合のみゲート電圧が昇圧されることによ
り、常に昇圧電位を印加する従来の技術に比べて減少
し、トランジスタの信頼性が向上する。

【００１６】一方、前述した問題点に対して、個々のレ
ジスタセルに注目すると、昇圧電位Ｖppが必要となるの
はレジスタセルに対する書込み電位がＶccである場合の
みで、書込み電位が０Ｖの場合や、Ｖcc／２にプリチャ
ージされているビット線に電荷を放出する場合（読出し
時）にはレジスタワード線の電位としてＶppまで昇圧す
る必要はなく、電源電圧Ｖccで十分である。

【００１７】そこで、請求項２の発明における半導体記
憶装置では、メモリセルから信号電位を読出す際に、予
めビット線を電源電圧Ｖccよりも低い電位、例えばＶcc
／２にプリチャージする。ビット線にデータ記憶用のキ
ャパシタを第１のトランジスタを介して接続し、第１の
トランジスタのゲートに第２のトランジスタのドレイン
を接続する。第１のトランジスタのゲートとソースはゲ
ートと拡散層の重なりなどの形状で、或いは外部にコン
デンサを接続して容量結合する。第２のトランジスタの
ゲートはＶccに固定し、ソースをレジスタワード線に接
続する。そして、選択信号線は選択時にＶcc、非選択時
にＶssとする。

【００１８】このように本発明によれば、ビット線のプ
リチャージ電位がＶcc／２である場合、第１のトランジ
スタのゲート電位は、選択信号線が活性（Ｖcc）の場合
にはビット線の電位がセンスアンプによって約Ｖcc／２
からＶccに上昇した場合に昇圧され、またその他の場合
にはゲートの電位はほぼＶccとなる。従って、第１のト
ランジスタを介して接続されたビット線とレジスタセル
のストレージノードの電位を、昇圧電源回路を用いるこ
となくサイクル内で常に等しくすることができる。

【００１９】さらに、選択信号線が非活性（Ｖss）の場
合には第１のトランジスタのゲートの電位は零に保たれ
るので、レジスタセルのストレージノードをビット線に
対して電気的に絶縁することができる。

【００２０】

【実施例】まず、実施例を説明する前に、請求項１の発
明の基本原理について説明する。図１は、請求項１の発
明の基本原理を図示したものである。ビット線ＢＬは第
１のトランジスタＱ1 によってメモリセル側とセンスア
ンプ側に分割されており、Ｑ1 のゲートに第２のトラン
ジスタＱ2 のドレインが接続されている。Ｑ2 のゲート
には電源電圧Ｖccが入力され、ソースには選択信号θが
入力されるが、θ＝Ｖccの場合にはＱ1 は導通し、θ＝
Ｖssの場合には非導通となる。

【００２１】Ｑ1 のゲートと、ソース及びドレインのい
ずれか一方或いは両方とは、ゲートと拡散層の重なり容
量などの形状的な効果或いは意図的に接続された外部の
容量素子によって、容量結合している。

【００２２】待機状態ではビット線ＢＬはＶcc／２にプ
リチャージされ、またＱ2 の選択信号θはＶccとなって
いる。この状態では、Ｑ2 のゲートとドレインがＶccで
あるから、Ｑ1 のゲートと接続されたＱ2 のドレインは
Ｖcc−Ｖth(2) という電位となる。ここで、Ｖth(2) と
はＱ2 のしきい値である。従って、Ｑ1 のしきい値Ｖth
(1) がＶcc−Ｖth(2) ＞Ｖth(1) を満たすならば、Ｑ1
は導通し、ビット線ＢＬはメモリセル側とセンスアンプ
側で同電位に保たれる。選択信号θがＶssとなると、Ｑ
2 が導通しているのでＱ1 のゲートの電位がＶssとな
り、ビット線ＢＬはＱ1 によって常に電気的に遮断され
る。

【００２３】選択信号θがＶccである場合には、以下の
ようにＤＲＡＭのサイクルにおいて、Ｑ1 のソースとド
レインにそれぞれ接続されるビット線ＢＬは常に同電位
に保たれる。まず、ワード線が選択されてメモリセルの
電荷がビット線ＢＬに放出されると、ビット線ＢＬの電
位はメモリセルの容量Ｃs とビット線ＢＬの容量ＣBに
応じて微小に変位するが、Ｑ1 は待機状態と同様に導通
しているので、この微小電位変化はセンスアンプ側に伝
えられる。センスアンプ側のビット線ＢＬにこの微小電
位が伝わった後、センスアンプの動作によってビット線
ＢＬの電位はこの信号に応じてＶcc或いはＶssに増幅さ
れる。

【００２４】ビット線ＢＬの電位が約Ｖcc／２からＶss
と下がる場合は、Ｑ1 のゲートの電位はソースとの容量
結合により下がろうとする。しかし、この場合にはＱ2
が導通してＱ1 のゲートの電位はＶcc−Ｖth(2) に保た
れる。従って、Ｑ1 は導通し、セルアレイ側のビット線
ＢＬの電位はセンスアンプ側の電位と等しいＶssにな
る。

【００２５】また、ビット線ＢＬの電位がセンスアンプ
側でＶccに上昇する場合には、Ｑ1のドレインとゲート
の容量結合によってＱ1 のゲートの電位が上昇する。こ
のとき、Ｑ2 のソースとゲートの電位がＶcc、ドレイン
の初期電位がＶcc−Ｖth(2)であるから、Ｑ1 のゲート
とＱ2 のドレインからなるノードは電気的に浮遊状態と
なる。センスアンプの動作によるビット線の電位の上昇
に伴って、容量結合によりＱ1 のゲートの電位がＶboot
上昇する場合、Ｖcc−Ｖth(2) ＋Ｖboot＞Ｖcc＋Ｖth
(1) であれば、Ｑ1 は完全に導通してドレインの電位Ｖ
ccがしきい値落ちすることなくソースに伝えられる。

【００２６】以上のようにビット線ＢＬを分割するトラ
ンジスタＱ1 は、選択信号が活性の場合はメモリセルか
らデータの読み出してセンスアンプ側に電位変化を伝え
る場合、及びセンスアンプで増幅された電位をメモリセ
ル側に伝える場合のいずれの場合においてもビット線の
電位を等しく保つことができ、また選択信号が非活性の
場合にはビット線を電気的に遮断することができる。以
下、請求項１の発明の実施例を図面を参照して説明す
る。

【００２７】図２は、第１の実施例に係わるＤＲＡＭの
要部を示す回路構成図である。この実施例では、１つの
センスアンプ２０の両側に、それぞれ折り返し型ビット
線方式のセルアレイ１０を配置している。セルアレイ部
１０とセンスアンプ部２０の境界部分の各ビット線ＢＬ
（BLi,／BLi,BLj,／BLj ）に、図１に示したような２つ
のトランジスタＱ1,Ｑ2 （Ｑ11〜Ｑ14，Ｑ21〜Ｑ24）を
それぞれ接続し、ゲートの選択信号を全てのビット線Ｂ
Ｌについて並列に入力している。選択信号θ（θi,θj
）は電源電圧振幅であり、ビット線ＢＬを接続する場
合はＶccを、切断する場合には０Ｖ（Ｖss）を入力す
る。

【００２８】このような構成であれば、選択信号θがＶ
ccの場合には、ビット線ＢＬの電位がセンスアンプ２０
によってＶcc／２からＶccに上昇した場合にＱ1 のゲー
ト電位は昇圧され、その他の場合にはゲート電位は約Ｖ
ccとなる。従って、セルアレイ１０側及びセンスアンプ
２０側のビット線ＢＬの電位を、昇圧電源回路を用いる
ことなくＤＲＡＭのサイクル内で常に等しくすることが
できる。選択信号がＶssの場合には、Ｑ1 のゲートの電
位は零に保たれるので、Ｑ1 のセルアレイ１０側及びセ
ンスアンプ側のビット線ＢＬを互いに電気的に絶縁する
ことができる。このため、ビット線昇圧のための電源回
路の負担を軽減することができる。

【００２９】また、Ｑ1 のゲートとソース或いはドレイ
ンの間にかかる電圧は、ビット線ＢＬの電位がＶccとな
る場合のみゲート電圧が昇圧されることにより、常に昇
圧電位を印加する従来の技術に比べて減少し、Ｑ1 の信
頼性が向上する。

【００３０】図３は、第２の実施例に係わるＤＲＡＭの
要部を示す回路構成図である。この実施例は、複数のビ
ット線対で１つのセンスアンプを共有する解放型ビット
線方式のダイナミック型半導体記憶装置である。この例
では、２組のビット線対ＢＬ（ＢＬi,ＢＬj ）によって
１つのセンスアンプ２０が共有されている。１本のワー
ド線ＷＬが選択されると、１つのセンスアンプ２０に対
して２つのメモリセル１１，１２が選択されるが、ビッ
ト線ＢＬを１本ずつセンスアンプ２０に接続してデータ
を読出し、また逆に１本ずつメモリセル１１，１２にリ
ストアする。図４は、この実施例における各信号のタイ
ミングを示す図である。

【００３１】このような構成であっても、セルアレイ１
０側及びセンスアンプ２０側のビット線ＢＬの電位を、
昇圧電源回路を用いることなくＤＲＡＭのサイクル内で
常に等しくすることができ、第１の実施例と同様の効果
が得られる。次に、請求項２の発明の基本原理について
説明する。

【００３２】図５は、請求項２の発明の基本構成を示し
たものである。データ一時記憶用のキャパシタＣが第１
のトランジスタＰ1 を介してビット線ＢＬに接続されて
おり、Ｐ1 のゲートに第２のトランジスタＰ2 のドレイ
ンが接続されている。Ｐ2 のゲートには電源電圧Ｖccが
入力され、ソースにはワード線ＷＬ又はレジスタワード
線ＲＷＬが接続されて選択信号φが入力される。そし
て、φ＝Ｖccの場合にはＰ1 は導通し、φ＝Ｖssの場合
には非導通となる。

【００３３】Ｐ1 のゲートと、ソース及びドレインのい
ずれか一方或いは両方とは、ゲートと拡散層の重なり容
量などの形状的な効果或いは意図的に接続された外部の
容量素子によって、容量結合している。

【００３４】選択信号φがＶssの場合、Ｐ2 が導通して
いるのでＰ1 のゲートの電位がＶssとなり、Ｐ1 によっ
てレジスタセルのストレージノードＳＮはビット線ＢＬ
に対して常に電気的に遮断される。選択信号φがＶccの
場合には、以下で説明するようにサイクル中のいかなる
場合においてもビット線ＢＬの電位ＶBLとストレージノ
ードＳＮの電位ＶSNは等しくなる。

【００３５】まず、レジスタセルからデータを読出す場
合、ビット線ＢＬは予めＶcc／２にプリチャージされて
いる。この状態では、Ｐ2 のゲートとドレインがＶccで
あるから、Ｐ1 のゲートと接続されたＰ2 のドレインは
Ｖcc−Ｖth(2) という電位となる。ここで、Ｖth(2) と
はＰ2 のしきい値である。従って、Ｐ1 のしきい値Ｖth
(1) がＶcc−Ｖth(2) ＞Ｖth(1) ＋Ｖcc／２を満たすな
らばＰ1 は導通し、ＶSNとＶBLは等しくなる。次に、レ
ジスタセルに対して“０”、即ちＶssを書込む場合に
は、Ｐ１のゲート電圧がＶcc−Ｖth(2) であるからこれ
が導通し、ＶSN＝ＶBL＝Ｖssとなる。

【００３６】また、レジスタセルに“１”を書込む場合
には、ビット線ＢＬの電位がセンスアンプ２０の動作に
よって約Ｖcc／２からＶccに上昇する。このとき、Ｐ1
のドレインとゲートの容量結合によってＰ1 のゲートの
電位も上昇し、Ｐ2 のソースとゲートの電位がＶcc、ド
レインの初期電位がＶcc−Ｖth(2) であるから、Ｐ1の
ゲートとＰ2 のドレインからなるノードは電気的に浮遊
状態となる。センスアンプ２０の動作によるビット線Ｂ
Ｌの電位の上昇に伴って容量結合によりＰ1 のゲートの
電位がＶbootだけ上昇する場合、Ｖcc−Ｖth(2) ＋Ｖbo
ot＞Ｖcc＋Ｖth(1) であれば、Ｐ1 は完全に導通してビ
ット線の電位ＶBL＝Ｖccがしきい値落ちすることなくス
トレージノードに伝えられる。

【００３７】以上のようにＰ1 は、選択信号φが活性の
場合はレジスタセルからデータの読出し及び書込みのい
ずれかの場合においてもビット線ＢＬの電位とストレー
ジノードＳＮの電位を等しく保つことができ、また選択
信号が非活性の場合にはビット線ＢＬを電気的に遮断す
ることができる。以下、請求項２の発明の実施例につい
て説明する。

【００３８】図６は、第３の実施例に係わるＤＲＡＭの
要部を示す回路構成図である。この実施例では、メモリ
セルとして２つのセルのストレージノードを直列に接続
したＮＡＮＤセル１０（１１，１２）を用いた。この場
合、少なくとも１つのデータ一時記憶用のレジスタセル
が必要であるが、この実施例においては２つのレジスタ
セル３０（３１，３２）を配置した。

【００３９】まず、第１のデータを一時保存するために
レジスタセル３１の選択信号φ1 をＶccとする。第１の
ワード線ＷＬ1 を選択すると、予めＶcc／２にプリチャ
ージされていたビット線ＢＬにメモリセル１１から放出
されたデータがセンスアンプ２０によって増幅される。
このとき、ビット線ＢＬの電位ＶBLはＶcc或いはＶssと
なるが、レジスタセル３０のストレージノードの電位Ｖ
SNもビット線電位ＶBLと同じくＶcc或いはＶssである。
ここで、選択信号φ1 をＶssにすると、レジスタセル３
１の選択ゲートが閉じてデータはメモリセル１１に保存
される。

【００４０】次いで、第２のレジスタセル３２の選択信
号φ2 をＶccとし、第２のワード線ＷＬ2 を選択して同
様に、メモリセル１２のデータをレジスタセル３２に保
存する。

【００４１】この状態で、メモリセル１１，１２のデー
タはそれぞれレジスタセル３１，３２に保存されている
ので、次にこれを再びメモリセル１１，１２に書き戻す
必要がある。

【００４２】まず、予めビット線ＢＬをＶcc／２にプリ
チャージしておき、レジスタセル３２の選択信号φ2 を
Ｖccにするとレジスタセル３２のデータがビット線ＢＬ
に放出される。ここで、センスアンプ２０を動作させて
データを増幅し、ワード線ＷＬ2 をＶssとすると、デー
タはメモリセル１２のストレージノードに閉じ込められ
る。

【００４３】次いで、同様にしてφ1 をＶccとしてレジ
スタセル３１に保存されていたデータを増幅してから、
ＷＬ1 をＶssとすることによりデータをメモリセル１１
に再び保存することができる。図７は、この実施例にお
ける各信号の動作タイミングを示した図である。

【００４４】このように本実施例によれば、選択信号線
φがＶccの場合には、ビット線ＢＬの電位がセンスアン
プによって約Ｖcc／２からＶccに上昇した場合にＰ1 の
ゲート電位は昇圧され、その他の場合にはゲートの電位
はほぼＶccとなる。従って、Ｐ1 を介して接続されたビ
ット線ＢＬとレジスタセル３０のストレージノードＳＮ
の電位を、昇圧電源回路を用いることなくサイクル内で
常に等しくすることができる。選択信号線φがＶssの場
合にはＰ1 のゲートの電位は零に保たれるので、レジス
タセル３０のストレージノードＳＮをビット線ＢＬに対
して電気的に絶縁することができる。このため、レジス
タセル３０のワード線昇圧のための電源回路の負担を軽
減することができる。

【００４５】また、Ｐ1 のゲートとソース或いはドレイ
ンの間にかかる電圧は、ビット線ＢＬの電位がＶccとな
る場合のみゲート電圧が昇圧されることにより、常に昇
圧電位を印加する従来の技術に比べて減少し、Ｐ1 の信
頼性が向上する。

【００４６】図８は、第４の実施例に係わるＤＲＡＭの
要部を示す回路構成図である。この実施例では、複数の
ビット線対で１つのセンスアンプ２０を共有し、また複
数のメモリセルが直列に接続されたＮＡＮＤ構成のセル
アレイ１０を持つもので、４本のビット線（ＢＬ0 〜Ｂ
Ｌ3 ）で１つのセンスアンプ２０を共有し、また４つの
メモリセルが直列に接続されている例である。

【００４７】１つのセンスアンプ２０を共有する複数の
ビット線ＢＬは選択ゲート４０によってセルアレイ１０
側と共有されるセンスアンプ２０側とに分割されてい
る。データの一時保存用のレジスタセル３０は１つのセ
ンスアンプ２０に対して少なくとも１５個必要である
が、読出しサイクルと再書き込みサイクルを明確にして
信号タイミングを単純にするために１６個のレジスタセ
ルを接続した。

【００４８】このような構成であっても、Ｐ1 を介して
接続されたビット線ＢＬとレジスタセル３０のストレー
ジノードＳＮの電位を、昇圧電源回路を用いることなく
サイクル内で常に等しくすることができ、第３の実施例
と同様の効果が得られる。また、ビット線選択ゲート４
０に第１，第２の実施例と同様の回路を用いることもで
きる。なお、本発明は上述した各実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で、種々変形し
て実施することができる。

【００４９】

【発明の効果】以上説明したように請求項１の発明によ
れば、センスアンプで増幅されて電位がＶccとなるビッ
ト線の分割ゲートのみを選択的に、かつ特別な電源を用
いないで昇圧し、その他の場合には分割ゲートの電位を
ほぼＶccとすることにより、ビット線昇圧のための電源
回路の負担を軽くし、かつ分割ゲートの信頼性向上をは
かり得る半導体記憶装置を実現することが可能となる。

【００５０】また、請求項２の発明によれば、書込み電
位がＶccとなるレジスタセルのセルトランジスタゲート
のみを選択的に、かつ特別な電源を用いないで昇圧する
ことにより、レジスタセルのワード線昇圧のための電源
回路の負担を軽くし、かつセルトランジスタの信頼性向
上をはかり得る半導体記憶装置を実現することが可能と
なる。

【図面の簡単な説明】

【図１】請求項１の発明の基本原理を説明するための
図。

【図２】第１の実施例に係わるＤＲＡＭの要部を示す回
路構成図。

【図３】第２の実施例に係わるＤＲＡＭの要部を示す回
路構成図。

【図４】第２の実施例の動作タイミングを示す図。

【図５】請求項２の発明の基本原理を説明するための
図。

【図６】第３の実施例に係わるＤＲＡＭの要部を示す回
路構成図。

【図７】第３の実施例の動作タイミングを示す図。

【図８】第４の実施例に係わるＤＲＡＭの要部を示す回
路構成図。

【図９】従来のＤＲＡＭの要部を示す回路構成図。

【図１０】従来のＤＲＡＭの要部を示す回路構成図。

【符号の説明】

１０…メモリセル、 ２０…センスアンプ、 ３０…レジスタセル、 ４０…選択ゲート、 Ｑ1 ，Ｐ1 …第１のトランジスタ、 Ｑ2 ，Ｐ2 …第２のトランジスタ、 Ｃ…キャパシタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】メモリセルをマトリックス配置してなるセ
   ルアレイと、 前記メモリセルとの間でデータの授受を行うセンスアン
   プと、 前記メモリセルにつながるビット線と前記センスアンプ
   との間に配置された第１のトランジスタと、 ドレインが第１のトランジスタのゲートに接続され、ゲ
   ートが電源電圧に保持され、ソースに電源電圧と接地電
   位の間で振幅する制御信号が入力される第２のトランジ
   スタと、を具備してなることを特徴とする半導体記憶装
   置。
2. 【請求項２】１ビットのデータを記憶するメモリセルを
   複数個配列してなるセルアレイを備えた半導体記憶装置
   において、 前記セルアレイの各々のメモリセルは、ドレインがビッ
   ト線に接続された第１のトランジスタと、第１のトラン
   ジスタのソースに接続されたキャパシタと、ドレインが
   第１のトランジスタのゲートに接続され、ゲートが電源
   に接続され、ソースが列選択信号に接続された第２のト
   ランジスタと、からなることを特徴とする半導体記憶装
   置。
3. 【請求項３】第１のトランジスタのソース及びドレイン
   の少なくとも一方と、第１のトランジスタのゲートとの
   間に、容量素子を設けたことを特徴とする請求項１又は
   ２に記載の半導体記憶装置。
4. 【請求項４】前記メモリセルは、ＮＡＮＤ構成のセルア
   レイのデータを一時記憶するためのレジスタセルである
   ことを特徴とする請求項２記載の半導体記憶装置。