JP2022159399A - 記憶素子 - Google Patents

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隆之 池田
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Abstract

【課題】電源電位数を増加させることなく所望の電位をデータとして保持することが可能な記憶素子を提供する。【解決手段】記憶素子は、チャネルが酸化物半導体層に形成されるトランジスタがオフすることによって浮遊状態となるノードにおいてデータを保持する。そして、当該トランジスタのゲートの電位をゲートとソース間の容量結合によって上昇させることが可能な構成を有する。これにより、電源電位数を増加させることなく所望の電位をデータとして保持することを可能とする。【選択図】図１

Description

本発明は、記憶素子に関する。特に、チャネルが酸化物半導体層に形成されるトランジ
スタがオフすることによって浮遊状態となるノードにおいてデータを保持する記憶素子に
関する。また、当該記憶素子を有する半導体装置（例えば、プログラマブルロジックデバ
イス）に関する。
活性層の材料として酸化物半導体を適用したトランジスタの開発が進められている。例
えば、特許文献１では、当該トランジスタがオフすることによって浮遊状態となるノード
においてデータを保持することが可能な記憶素子が開示されている。なお、当該記憶素子
は、不揮発性の記憶素子としての特徴を備えている（特許文献１の段落００４４等を参照
）。
特開２０１１－１７１７０２号公報
各種の電子機器を駆動させるためには、電位レベルの異なる複数の電源電位が必要とな
る。例えば、デジタル回路を駆動させるためには、少なくとも、データ「１」に対応する
高電源電位及びデータ「０」に対応する低電源電位が必要となる。なお、電子機器を駆動
させるために必要な電源電位数は少ない方が好ましい。当該電子機器の構成を簡素化する
ためである。
特許文献１で開示される記憶素子であれば、データ「１」に対応する高電源電位及びデ
ータ「０」に対応する低電源電位のみを用いて駆動させることが好ましい。ただし、特許
文献１で開示される記憶素子においては、Ｎチャネル型トランジスタのソース及びドレイ
ンを介して所望のノードにデータが書き込まれている。この場合、データ「１」に対応す
る高電源電位と同一の電位を当該ノードに書き込むことはできない。
具体的には、当該ノードに対してデータ「１」に対応する高電源電位を書き込む場合、
ゲート及びドレインに当該高電源電位が供給された状態で当該トランジスタがオンする。
そして、当該トランジスタは、ソースの電位が当該高電源電位から当該トランジスタのし
きい値電圧分下降した電位まで上昇した時点でオフする。なお、当該ノードは、当該トラ
ンジスタのソースに電気的に接続されることになる。よって、当該ノードの電位は、当該
高電源電位から当該トランジスタのしきい値電圧分下降した電位を超えて上昇することは
ない。
ここで、当該ノードの電位がデータ「１」に対応する高電源電位よりも低い電位となる
場合には、データの検出が遅延する、又はデータの検出が困難となるといった問題が生じ
る可能性がある。この点に鑑み、本発明の一態様は、電源電位数を増加させることなく所
望の電位をデータとして保持することが可能な記憶素子を提供することを目的の一とする
。
本発明の一態様は、トランジスタがオフすることによって浮遊状態となるノードにおい
てデータを保持する記憶素子であって、当該トランジスタのゲートの電位をゲートとソー
ス間の容量結合によって上昇させることが可能な構成を有する記憶素子である。
例えば、本発明の一態様は、第１のＮチャネル型トランジスタがオフすることによって
浮遊状態となるノードにおいてデータを保持する記憶素子であって、高電源電位又は低電
源電位が供給される第１の配線と、高電源電位が供給される第２の配線と、ゲートが第２
の配線に電気的に接続され、ソース及びドレインの一方が第１の配線に電気的に接続され
、ソース及びドレインの他方が第１のＮチャネル型トランジスタのゲートに電気的に接続
されている第２のＮチャネル型トランジスタと、を有する記憶素子である。
本発明の一態様の記憶素子においては、第１の配線の電位をデータ「１」に対応する高
電源電位に上昇させることで、第１のトランジスタのゲートの電位を上昇させることが可
能である。詳細に述べると、当該高電源電位から第２のトランジスタのしきい値電圧分下
降した電位まで上昇させることが可能である。この場合、第１のトランジスタは、オンす
る。そして、当該記憶素子においては、当該第１のトランジスタのドレインの電位を当該
高電源電位に上昇させることが可能である。この場合、第１のトランジスタのゲートの電
位は、第１のトランジスタのゲートとソース間の容量結合によって、さらに上昇する。よ
って、第１のトランジスタのソースの電位を当該高電源電位まで上昇させることが可能と
なる。すなわち、当該記憶素子においてデータの保持が行われるノードの電位を当該高電
源電位まで上昇させることが可能となる。その結果、当該記憶素子においては、データの
検出の高速化及び容易化を図ることが可能となる。
記憶素子の（Ａ）構成例を示す図、（Ｂ）～（Ｆ）駆動方法例を示す図。 （Ａ）～（Ｄ）記憶素子の具体例を示す図。 記憶素子の具体例を示す図。 記憶素子の（Ａ）構成例を示す図、（Ｂ）～（Ｆ）駆動方法例を示す図。 記憶装置の構成例を示す図。 （Ａ）プログラマブルロジックデバイスの構成例を示す図、（Ｂ）スイッチマトリクスの構成例を示す図。 （Ａ）配線選択回路の構成例を示す図、（Ｂ）プログラマブルスイッチの構成例を示す図。 プログラマブルスイッチの構成例を示す図。 トランジスタの構造例を示す図。 記憶素子の構造例を示す図。 （Ａ）～（Ｆ）電子機器の具体例を示す図。
以下では、本発明の一態様について詳細に説明する。ただし、本発明は以下の説明に限
定されず、本発明の趣旨およびその範囲から逸脱することなくその形態を様々に変更し得
る。したがって、本発明は以下に示す記載内容に限定して解釈されるものではない。
＜記憶素子の構成例＞
図１（Ａ）は、本発明の一態様の記憶素子の構成例を示す回路図である。図１（Ａ）に
示す記憶素子は、チャネルが酸化物半導体層に形成されるトランジスタ１と、トランジス
タ１がオフすることによって浮遊状態となるノード（Ｎｏｄｅ）と、ゲートが高電源電位
（ＶＤＤ）を供給する配線に電気的に接続され、ソース及びドレインの一方が高電源電位
（ＶＤＤ）又は低電源電位（ＶＳＳ）を供給する配線に電気的に接続され、ソース及びド
レインの他方がトランジスタ１のゲートに電気的に接続されているトランジスタ２とを有
する。なお、図１（Ａ）に示す記憶素子においては、ノード（Ｎｏｄｅ）においてデータ
を保持することが可能である。また、トランジスタ１、２は、Ｎチャネル型トランジスタ
である。
なお、トランジスタ２の活性層の材料として、各種の半導体材料を適用することが可能
である。例えば、シリコン又はゲルマニウムなどの材料を適用することが可能である。ま
た、化合物半導体又は酸化物半導体を適用することも可能である。なお、酸化物半導体を
適用する場合、トランジスタ１と同一工程でトランジスタ２を作製することが可能である
点で好ましい。また、シリコン又は化合物半導体などを適用する場合、トランジスタ１の
ゲートにおける電荷の充放電を高速で行うことが可能である点で好ましい。
＜記憶素子の駆動方法例＞
図１（Ｂ）～（Ｆ）は、図１（Ａ）に示す記憶素子の駆動方法例を示す回路図である。
具体的には、図１（Ｂ）～（Ｆ）は、当該記憶素子にデータ「１」に対応する高電源電位
（ＶＤＤ）を書き込む場合の駆動方法例を示している。なお、図１（Ｂ）～（Ｆ）では、
オンしているトランジスタにはサークル（○）を付し、オフしているトランジスタにはク
ロス（×）を付している。
まず、トランジスタ２のソース及びドレインの一方に電気的に接続されている配線の電
位を低電源電位（ＶＳＳ）から高電源電位（ＶＤＤ）へと上昇させる（図１（Ｂ）参照）
。これにより、トランジスタ１のゲートの電位が上昇する。よって、トランジスタ１がオ
ンする。ここで、トランジスタ１のソース及びドレインを介してノード（Ｎｏｄｅ）に電
気的に接続されている配線の電位は、低電源電位（ＶＳＳ）である。よって、ノード（Ｎ
ｏｄｅ）の電位は、低電源電位（ＶＳＳ）となる。なお、トランジスタ２は、トランジス
タ１のゲートの電位が高電源電位（ＶＤＤ）からトランジスタ２のしきい値電圧（Ｖｔｈ
２）分下降した電位まで上昇した時点でオフする（図１（Ｃ）参照）。
次いで、トランジスタ１のソース及びドレインを介してノード（Ｎｏｄｅ）に電気的に
接続されている配線の電位を低電源電位（ＶＳＳ）から高電源電位（ＶＤＤ）へと上昇さ
せる（図１（Ｄ）参照）。これにより、ノード（Ｎｏｄｅ）の電位が上昇する。また、ト
ランジスタ１のゲートとソース（ノード（Ｎｏｄｅ））間の容量結合によって、トランジ
スタ１のゲートの電位が上昇する。よって、ノード（Ｎｏｄｅ）の電位は、高電源電位（
ＶＤＤ）まで上昇する（図１（Ｅ）参照）。
次いで、トランジスタ２のソース及びドレインの一方に電気的に接続されている配線の
電位を高電源電位（ＶＤＤ）から低電源電位（ＶＳＳ）へと下降させる（図１（Ｆ）参照
）。これにより、トランジスタ２がオンする。そして、トランジスタ１のゲートの電位が
低電源電位（ＶＳＳ）まで下降する。よって、トランジスタ１がオフする。
以上によって、図１（Ａ）に示す記憶素子にデータ「１」を書き込むことが可能である
。
上述したように、図１（Ａ）に示す記憶素子では、高電源電位（ＶＤＤ）からトランジ
スタ１のしきい値電圧分下降した電位よりも高い電位をデータとして保持することが可能
である。これにより、当該記憶素子においては、データの検出の高速化及び容易化を図る
ことが可能となる。
＜記憶素子の具体例＞
図２（Ａ）～（Ｄ）、図３は、図１（Ａ）に示す記憶素子の具体例を示す図である。
＜（１）具体例１＞
図２（Ａ）に示す記憶素子は、配線５～９と、ゲートが高電源電位（ＶＤＤ）を供給す
る配線に電気的に接続され、ソース及びドレインの一方が配線６に電気的に接続されてい
るトランジスタ２と、ゲートがトランジスタ２のソース及びドレインの他方に電気的に接
続され、ソース及びドレインの一方が配線５に電気的に接続され、ソース及びドレインの
他方がノードＡに電気的に接続されているトランジスタ１と、一方の電極がノードＡに電
気的に接続され、他方の電極が配線７に電気的に接続されているキャパシタ３と、ゲート
がノードＡに電気的に接続され、ソース及びドレインの一方が配線８に電気的に接続され
、ソース及びドレインの他方が配線９に電気的に接続されているトランジスタ４とを有す
る。
なお、図２（Ａ）に示す記憶素子においては、ノードＡにおいてデータを保持すること
が可能である。具体的には、図２（Ａ）に示す記憶素子においては、データに応じてトラ
ンジスタ４のスイッチングを制御することが可能である。そして、トランジスタ４がオン
しているかオフしているかを判別することによって当該データを読み出すことが可能であ
る。
また、トランジスタ４は、Ｎチャネル型トランジスタである。また、トランジスタ４の
活性層の材料として、トランジスタ２と同様、各種の半導体材料を適用することが可能で
ある。なお、トランジスタ２、４の活性層の材料として酸化物半導体を適用する場合、ト
ランジスタ１と同一工程でトランジスタ２、４を作製することが可能である点で好ましい
。また、トランジスタ４の活性層の材料としてシリコン又は化合物半導体などを適用する
場合、トランジスタ４がオンしているかオフしているかを高速で判別することが可能であ
る点で好ましい。
また、トランジスタ２の活性層の材料とトランジスタ４の活性層の材料が異なる場合、
トランジスタ２、４のそれぞれとして最適なトランジスタを採用することができる点で好
ましい。具体的には、トランジスタ２としては耐圧の高いトランジスタを適用することが
好ましい。図２（Ａ）に示す記憶素子においては、トランジスタ２のソース及びドレイン
の他方（トランジスタ１のゲート）の電位が高電源電位（ＶＤＤ）を超える高電位となる
からである。他方、トランジスタ４としては、移動度の高いトランジスタを採用すること
が好ましい。この点に鑑みると、トランジスタ２の活性層の材料として酸化物半導体を適
用し、且つトランジスタ４の活性層の材料としてシリコン又は化合物半導体などを適用す
ることが好ましい。ゲート絶縁膜を厚くすることなどによって高耐圧化が図られたトラン
ジスタ１、２を同一工程で作製することが可能であると共にトランジスタ４の高移動度化
を図ることが可能であるからである。
また、配線５、６は、高電源電位（ＶＤＤ）又は低電源電位（ＶＳＳ）が供給される配
線である。また、配線７は、高電源電位（ＶＤＤ）又は低電源電位（ＶＳＳ）が供給され
る配線としてもよいし、高電源電位（ＶＤＤ）又は低電源電位（ＶＳＳ）の一方のみが供
給される配線としてもよい。また、配線８、９は、高電源電位（ＶＤＤ）又は低電源電位
（ＶＳＳ）が供給される配線としてもよいし、他の回路と当該記憶素子を電気的に接続さ
せる配線としてもよい。
＜（２）具体例２＞
図２（Ｂ）に示す記憶素子は、図２（Ａ）に示す記憶素子が有するトランジスタ４をト
ランジスタ１０に置換した構成を有する。なお、トランジスタ１０は、Ｐチャネル型トラ
ンジスタである。また、トランジスタ１０の活性層の材料として、トランジスタ２と同様
、各種の半導体材料を適用することが可能である。
＜（３）具体例３＞
図２（Ｃ）に示す記憶素子は、図２（Ａ）に示す記憶素子が有するトランジスタ４、配
線８、９を削除した構成を有する。なお、図２（Ｃ）に示す記憶素子においては、キャパ
シタ３に電荷を蓄積させることでデータを保持する。そして、トランジスタ１をオンさせ
た後の配線５の電位の変動を検出することで当該データを読み出すことが可能である。
＜（４）具体例４＞
図２（Ｄ）に示す記憶素子は、図２（Ａ）に示す記憶素子に、ゲートが配線１２に電気
的に接続され、ソース及びドレインの一方がトランジスタ４のソース及びドレインの他方
に電気的に接続され、ソース及びドレインの他方が配線９に電気的に接続されているトラ
ンジスタ１１を付加した構成を有する。なお、図２（Ｄ）に示す記憶素子においては、配
線１２の電位を制御することで当該記憶素子に保持されたデータを読み出すか否かを選択
することが可能である。
なお、トランジスタ１１は、Ｎチャネル型トランジスタである。また、トランジスタ１
１の活性層の材料として、トランジスタ２と同様、各種の半導体材料を適用することが可
能である。
＜（５）具体例５＞
図２（Ｄ）に示す記憶素子においてトランジスタ４、１１をＰチャネル型トランジスタ
に置換した構成とすることも可能である。なお、当該Ｐチャネル型トランジスタの活性層
の材料として、トランジスタ２と同様、各種の半導体材料を適用することが可能である。
＜（６）具体例６＞
図３に示す記憶素子は、図２（Ａ）に示す記憶素子に、入力端子がノードＡに電気的に
接続されているインバータ１３と、ゲートがインバータ１３の出力端子に電気的に接続さ
れ、ソース及びドレインの一方が配線８に電気的に接続され、ソース及びドレインの他方
が配線９に電気的に接続されているトランジスタ１４とを付加した構成を有する。なお、
トランジスタ１４は、Ｐチャネル型トランジスタである。また、インバータ１３を構成す
るトランジスタ及びトランジスタ１４の活性層の材料として、トランジスタ２と同様、各
種の半導体材料を適用することが可能である。
＜記憶素子の変形例＞
図４（Ａ）は、本発明の一態様の記憶素子の変形例を示す回路図である。図４（Ａ）に
示す記憶素子は、トランジスタ１００と、トランジスタ１００がオフすることによって浮
遊状態となるノード（Ｎｏｄｅ２）と、ゲートが低電源電位（ＶＳＳ）を供給する配線に
電気的に接続され、ソース及びドレインの一方が高電源電位（ＶＤＤ）又は低電源電位（
ＶＳＳ）を供給する配線に電気的に接続され、ソース及びドレインの他方がトランジスタ
１００のゲートに電気的に接続されているトランジスタ２００とを有する。なお、図４（
Ａ）に示す記憶素子においては、ノード（Ｎｏｄｅ２）においてデータを保持することが
可能である。また、トランジスタ１００、２００は、Ｐチャネル型トランジスタである。
なお、トランジスタ１００、２００の活性層の材料として、各種の半導体材料を適用す
ることが可能である。例えば、シリコン又はゲルマニウムなどの材料を適用することが可
能である。また、化合物半導体又は酸化物半導体を適用することも可能である。
図４（Ｂ）～（Ｆ）は、図４（Ａ）に示す記憶素子の駆動方法例を示す回路図である。
具体的には、図４（Ｂ）～（Ｆ）は、当該記憶素子にデータ「０」に対応する低電源電位
（ＶＳＳ）を書き込む場合の駆動方法例を示している。なお、図４（Ｂ）～（Ｆ）では、
オンしているトランジスタにはサークル（○）を付し、オフしているトランジスタにはク
ロス（×）を付している。
まず、トランジスタ２００のソース及びドレインの一方に電気的に接続されている配線
の電位を高電源電位（ＶＤＤ）から低電源電位（ＶＳＳ）へと下降させる（図４（Ｂ）参
照）。これにより、トランジスタ１００のゲートの電位が下降する。よって、トランジス
タ１００がオンする。ここで、トランジスタ１００のソース及びドレインを介してノード
（Ｎｏｄｅ２）に電気的に接続されている配線の電位は、高電源電位（ＶＤＤ）である。
よって、ノード（Ｎｏｄｅ２）の電位は、高電源電位（ＶＤＤ）となる。なお、トランジ
スタ２００は、トランジスタ１００のゲートの電位が低電源電位（ＶＳＳ）からトランジ
スタ２００のしきい値電圧（Ｖｔｈ２００）分上昇した電位まで下降した時点でオフする
（図４（Ｃ）参照）。
次いで、トランジスタ１００のソース及びドレインを介してノード（Ｎｏｄｅ２）に電
気的に接続されている配線の電位を高電源電位（ＶＤＤ）から低電源電位（ＶＳＳ）へと
下降させる（図４（Ｄ）参照）。これにより、ノード（Ｎｏｄｅ２）の電位が下降する。
また、トランジスタ１００のゲートとソース（ノード（Ｎｏｄｅ２））間の容量結合によ
って、トランジスタ１００のゲートの電位が下降する。よって、ノード（Ｎｏｄｅ２）の
電位は、低電源電位（ＶＳＳ）まで下降する（図４（Ｅ）参照）。
次いで、トランジスタ２００のソース及びドレインの一方に電気的に接続されている配
線の電位を低電源電位（ＶＳＳ）から高電源電位（ＶＤＤ）へと上昇させる（図４（Ｆ）
参照）。これにより、トランジスタ２００がオンする。そして、トランジスタ１００のゲ
ートの電位が高電源電位（ＶＤＤ）まで上昇する。よって、トランジスタ１００がオフす
る。
以上によって、図４（Ａ）に示す記憶素子にデータ「０」を書き込むことが可能である
。
上述したように、図４（Ａ）に示す記憶素子では、低電源電位（ＶＳＳ）からトランジ
スタ１００のしきい値電圧分上昇した電位よりも低い電位をデータとして保持することが
可能である。これにより、当該記憶素子においては、データの検出の高速化及び容易化を
図ることが可能となる。
＜記憶素子の応用例＞
図５～図８は、上述した記憶素子を有する半導体装置の一例を示す図である。
＜（１）応用例１＞
図５は、上述した記憶素子を有する記憶装置の一例を示す図である。図５に示す記憶装
置は、マトリクス状に配設された複数の記憶素子２０を有する記憶素子アレイ２１と、複
数の記憶素子２０に対して選択的にデータの書き込み及び読み出しを行うことが可能な駆
動回路２２、２３とを有する。
＜（２）応用例２＞
図６～８は、上述した記憶素子を有するプログラマブルロジックデバイスの一例を示す
図である。
図６（Ａ）に示すプログラマブルロジックデバイスは、複数の論理回路を有する複数の
論理ブロック３０と、複数の論理ブロック３０と電気的に接続された複数の配線３１と、
複数の配線３１が交差する部分に設けられたスイッチマトリクス３２と、を有する。複数
の論理ブロック３０は、図６（Ａ）に示すように、マトリクス状に設けることが好ましい
。配線３１は、各論理ブロック３０の間に少なくとも１本以上設けられるように、行方向
または列方向に延設して設けられる。また、行方向に延設された複数の配線３１と列方向
に延設された複数の配線３１とが交差する部分にスイッチマトリクス３２が設けられる。
図６（Ａ）に示すように、複数の論理ブロック３０の外周部を囲むように複数の配線３１
および複数のスイッチマトリクス３２が設けられる。
なお、論理ブロック３０は必ずしもマトリクス状に間隔を空けて設ける必要はなく、例
えば、複数の論理ブロック３０の間に配線３１を設けずに、行方向または列方向に隣接さ
せて設けて設置してもよい。その場合、配線３１は、行方向または列方向に隣接された複
数の論理ブロック群の間に少なくとも１本以上設けられる。また、行方向に延設された複
数の配線３１または列方向に延設された複数の配線３１が交差する部分にスイッチマトリ
クス３２が設けられる。また、複数の論理ブロック３０の外周部を囲むように複数の配線
３１および複数のスイッチマトリクス３２を設けても良い。論理ブロック３０を構成する
論理回路は、任意の論理回路を用いることができ、論理ゲートを用いても良いし、論理ゲ
ートを組み合わせた組み合わせ論理回路を用いても良い。
また、論理ブロック３０、配線３１およびスイッチマトリクス３２の個数は適宜設定す
ればよく、図６（Ａ）に示す数に限られるものではない。
また、プログラマブルロジックデバイスは、更に、マルチプライヤ（乗算器）や、ＲＡ
Ｍ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）ブロックや、ＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）ブロックや、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）エレメントを
有していてもよい。マルチプライヤ（乗算器）は、複数のデータの乗算を高速で行う機能
を有する。ＲＡＭブロックは、メモリとして任意のデータを記憶する機能を有する。ＰＬ
Ｌブロックは、クロック信号をプログラマブルロジックデバイス内部の回路に供給する機
能を有する。Ｉ／Ｏエレメントは、プログラマブルロジックデバイスと外部回路との信号
の受け渡しを制御する機能を有する。
論理ブロック３０は、複数の論理回路を有しており、当該複数の論理回路から所望の論
理回路を選択して接続することにより、所望の論理機能を有する論理回路を形成すること
ができる。このような論理ブロック３０は、格納されたデータに応じて接続の切り替えを
行うスイッチを設け、当該スイッチを介して複数の論理回路を接続する構成とすることに
より形成することができる。
また、上記のような論理ブロック３０は、複数の論理回路を用いてルックアップテーブ
ルを構成することにより形成することもできる。ここで、ルックアップテーブルは、入力
信号に対して、各論理ブロックに設けられたメモリに格納されたデータに応じた演算処理
を行って出力信号を出力することができる。
また、論理ブロック３０には、フリップフロップやカウンタ回路などの順序回路が含ま
れてもよく、例えば、シフトレジスタなどを一緒に設けても良い。
図６（Ａ）に示すスイッチマトリクス３２の構成を図６（Ｂ）に示す。スイッチマトリ
クス３２は、図６（Ｂ）に示すように、行方向に延設された複数の配線３１の一と列方向
に延設された複数の配線３１の一とが交差する部分に配線選択回路３３を有する。
さらに図６（Ｂ）に示す配線選択回路３３の構成を図７（Ａ）に示す。配線選択回路３
３は、配線３１ａ乃至配線３１ｄ、およびプログラマブルスイッチ４０ａ乃至プログラマ
ブルスイッチ４０ｆを有している。配線３１ａは、プログラマブルスイッチ４０ａを介し
て配線３１ｂと、プログラマブルスイッチ４０ｅを介して配線３１ｃと、プログラマブル
スイッチ４０ｄを介して配線３１ｄと、電気的に接続されている。また、配線３１ｂは、
プログラマブルスイッチ４０ｂを介して配線３１ｃと、プログラマブルスイッチ４０ｆを
介して配線３１ｄと、電気的に接続されている。また、配線３１ｃは、プログラマブルス
イッチ４０ｃを介して配線３１ｄと、電気的に接続されている。
ここで、配線３１ａおよび配線３１ｃは、図６（Ａ）および図６（Ｂ）において、行方
向に延設された配線３１に相当するが、配線選択回路３３において行方向以外の方向にも
分岐させることができる。例えば、図７（Ａ）に示すように、行方向に延設された配線３
１ａはプログラマブルスイッチ４０ａおよびプログラマブルスイッチ４０ｄによって配線
３１ｂと３１ｄに電気的に接続させて列方向に分岐させることができる。また同様に、配
線３１ｂおよび配線３１ｄは、図６（Ａ）および図６（Ｂ）において、列方向に延設され
た配線３１に相当するが、配線選択回路３３のプログラマブルスイッチ４０ａ乃至４０ｄ
によって行方向にも分岐させることができる。
なお、図７（Ａ）に示される配線選択回路３３では、配線を４本（配線３１ａ乃至配線
３１ｄ）設けたが、配線選択回路３３はこれに限られるものではない。配線選択回路に設
けられる配線の本数はプログラマブルロジックデバイスの配線の本数に応じて決定される
ので、適宜２本以上の配線を設ければよく、配線の数に応じてプログラマブルスイッチも
設ければよい。
ここでプログラマブルスイッチ４０ａ乃至プログラマブルスイッチ４０ｆは、格納され
たデータ（以下、コンフィギュレーションデータとも呼ぶ。）に応じて配線３１ａ乃至配
線３１ｄのうちいずれか二つの接続を制御する。よって、配線選択回路３３は、プログラ
マブルスイッチ４０ａ乃至プログラマブルスイッチ４０ｆを切り替えることで、配線３１
ａ乃至配線３１ｄを所望の接続関係とすることができる。
つまり、スイッチマトリクス３２の各配線３１の交差する部分に設けられた配線選択回
路３３において、プログラマブルスイッチを切り替えることで、複数の論理ブロック３０
のうち所望の論理ブロック３０を選択して接続することができる。これにより、所望の論
理機能を有するプログラマブルロジックデバイスを形成することができる。このようにス
イッチマトリクス３２を設けることにより、二つの所望の論理ブロック３０を、間に別の
論理ブロック３０を介することなく、直接接続することが可能になる。
そして、上述した記憶素子は、図７（Ａ）に示すプログラマブルスイッチ４０ａ乃至プ
ログラマブルスイッチ４０ｆとして適用することが可能である。図７（Ｂ）は、図７（Ａ
）に示すプログラマブルスイッチ４０ｆとして図２（Ａ）に示す記憶素子を適用する場合
の構成を示す図である。図７（Ｂ）に示すプログラマブルスイッチ４０ｆ（記憶素子）に
おいては、トランジスタ４のソース及びドレインの一方が配線３１ｄに電気的に接続され
、ソース及びドレインの他方が配線３１ｂに電気的に接続されている。換言すると、図２
（Ａ）に示す配線８が配線３１ｄに置換され、配線９が配線３１ｂに置換されている。そ
して、図７（Ｂ）に示すプログラマブルスイッチ４０ｆ（記憶素子）においては、ノード
Ａにおいてコンフィギュレーションデータを保持することが可能である。すなわち、コン
フィギュレーションデータに応じてトランジスタ４のスイッチングが制御される。よって
、コンフィギュレーションデータに応じて配線３１ｂと配線３１ｄを電気的に接続させる
か否かが選択されることになる。
なお、図７（Ａ）に示すプログラマブルスイッチ４０ｆとして、図２（Ｂ）、（Ｄ）、
図３に示す記憶素子を適用することも可能である。
また、図７（Ａ）に示すプログラマブルスイッチ４０ｆとして、図８に示す回路を適用
することも可能である。なお、図８に示す回路は、図２（Ｄ）に示す記憶素子を複数用い
て構成されている。具体的には、図８に示す回路は、記憶素子５０＿１が有するトランジ
スタ４＿１のソース及びドレインの一方、乃至、記憶素子５０＿ｎが有するトランジスタ
４＿ｎのソース及びドレインの一方が配線３１ｂに電気的に接続され、記憶素子５０＿１
が有するトランジスタ１１＿１のソース及びドレインの一方、乃至、記憶素子５０＿ｎが
有するトランジスタ１１＿ｎのソース及びドレインの一方が配線３１ｄに電気的に接続さ
れている。そして、図８に示す回路においては、記憶素子５０＿１乃至記憶素子５０＿ｎ
のいずれか一に保持されているコンフィギュレーションデータを用いて配線３１ｂと配線
３１ｄを電気的に接続させるか否かを選択することが可能である。具体的には、配線１２
＿１乃至配線１２＿ｎのいずれか一に高電源電位（ＶＤＤ）を供給し、且つそれ以外に低
電源電位（ＶＳＳ）を供給すればよい。
図８に示す回路においては、予め保持されている複数のコンフィギュレーションデータ
のいずれか一を選択することで特定の２つの論理ブロックを接続させるか否かを選択する
ことが可能である。また、利用されていない複数のコンフィギュレーションデータの少な
くとも一を適宜書き換えることが可能である。よって、図８に示す回路においては、新た
なコンフィギュレーションデータが必要となった際に改めてコンフィギュレーションデー
タを書き換える場合と比較して、動作遅延を抑制することが可能である。
＜チャネルが酸化物半導体層に形成されるトランジスタの一例＞
図９は、チャネルが酸化物半導体層に形成されるトランジスタの構造例を示す図である
。図９に示すトランジスタは、絶縁表面を有する層８０上に設けられている酸化物半導体
層８１と、酸化物半導体層８１の一端と接する導電層８２と、酸化物半導体層８１の他端
と接する導電層８３と、酸化物半導体層８１及び導電層８２、８３上に設けられている絶
縁層８４と、絶縁層８４上に設けられている導電層８５とを有する。なお、図９に示すト
ランジスタにおいては、導電層８２、８３がソース及びドレインとして機能し、絶縁層８
４がゲート絶縁膜として機能し、導電層８５がゲートとして機能する。
＜１．酸化物半導体層８１の具体例＞
＜（１）酸化物半導体材料について＞
酸化物半導体層８１として、少なくともインジウムを含む膜を適用することができる。
特に、インジウムと亜鉛を含む膜を適用することが好ましい。また、トランジスタの電気
特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムを有する
膜を適用することが好ましい。
また、酸化物半導体層８１として、スズ、ハフニウム、アルミニウム、若しくはジルコ
ニウム、又はランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマ
リウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エル
ビウム、ツリウム、イッテルビウム、若しくはルテチウムのいずれか一種又は複数種をス
タビライザーとして含む膜を適用することもできる。
例えば、酸化物半導体層８１として、酸化インジウム膜、二元系金属の酸化物であるＩ
ｎ－Ｚｎ系酸化物膜、Ｉｎ－Ｍｇ系酸化物膜、Ｉｎ－Ｇａ系酸化物膜、三元系金属の酸化
物であるＩｎ－Ｇａ－Ｚｎ系酸化物膜、Ｉｎ－Ａｌ－Ｚｎ系酸化物膜、Ｉｎ－Ｓｎ－Ｚｎ
系酸化物膜、Ｉｎ－Ｈｆ－Ｚｎ系酸化物膜、Ｉｎ－Ｌａ－Ｚｎ系酸化物膜、Ｉｎ－Ｃｅ－
Ｚｎ系酸化物膜、Ｉｎ－Ｐｒ－Ｚｎ系酸化物膜、Ｉｎ－Ｎｄ－Ｚｎ系酸化物膜、Ｉｎ－Ｓ
ｍ－Ｚｎ系酸化物膜、Ｉｎ－Ｅｕ－Ｚｎ系酸化物膜、Ｉｎ－Ｇｄ－Ｚｎ系酸化物膜、Ｉｎ
－Ｔｂ－Ｚｎ系酸化物膜、Ｉｎ－Ｄｙ－Ｚｎ系酸化物膜、Ｉｎ－Ｈｏ－Ｚｎ系酸化物膜、
Ｉｎ－Ｅｒ－Ｚｎ系酸化物膜、Ｉｎ－Ｔｍ－Ｚｎ系酸化物膜、Ｉｎ－Ｙｂ－Ｚｎ系酸化物
膜、Ｉｎ－Ｌｕ－Ｚｎ系酸化物膜、四元系金属の酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ系
酸化物膜、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ系酸化物膜、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物膜、Ｉ
ｎ－Ｓｎ－Ａｌ－Ｚｎ系酸化物膜、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ系酸化物膜、Ｉｎ－Ｈｆ－Ａ
ｌ－Ｚｎ系酸化物膜を適用することができる。
ここで、例えば、Ｉｎ－Ｇａ－Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有
する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａと
Ｚｎ以外の金属元素が入っていてもよい。
なお、酸化物半導体層８１を構成する酸素の一部は窒素で置換されてもよい。
＜（２）酸化物半導体の結晶構造について＞
酸化物半導体層８１として、単結晶、多結晶（ポリクリスタルともいう）又は非晶質な
どの結晶構造を有する膜を適用することができる。また、酸化物半導体層８１として、Ｃ
ＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を適用することができる。以下、ＣＡＡＣ－ＯＳ膜につ
いて詳述する。
ＣＡＡＣ－ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ－ＯＳ
膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多
い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ
Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ－ＯＳ膜に含まれる結晶部の境界は
明確ではない。また、ＴＥＭによってＣＡＡＣ－ＯＳ膜には粒界は確認できない。そのた
め、ＣＡＡＣ－ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ－ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ－ＯＳ膜の被形成面の法線ベク
トル又は表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状又は六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状又は金属
原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸および
ｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°
以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、－５°以
上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ－ＯＳ膜において、膜厚方向における結晶部の分布が一様でないことが
ある。例えば、ＣＡＡＣ－ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶
成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなるこ
とがある。
ＣＡＡＣ－ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面の法線ベク
トル又は表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ－ＯＳ膜の形状（被形成
面の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。なお
、結晶部のｃ軸の方向は、ＣＡＡＣ－ＯＳ膜が形成されたときの被形成面の法線ベクトル
又は表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、又は成膜
後に熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
＜（３）酸化物半導体の層構造について＞
酸化物半導体層８１として、単一層からなる酸化物半導体膜のみならず複数種の酸化物
半導体膜の積層を適用することができる。例えば、非晶質酸化物半導体膜、多結晶酸化物
半導体膜、及びＣＡＡＣ－ＯＳ膜の少なくとも２種を含む層を酸化物半導体層８１として
適用することができる。
また、組成の異なる酸化物半導体膜の積層からなる層を酸化物半導体層８１として適用
することもできる。具体的には、絶縁層８４側に設けられる第１の酸化物半導体膜（以下
、上層ともいう）と、絶縁表面を有する層８０側に設けられ、且つ第１の酸化物半導体膜
と組成が異なる第２の酸化物半導体膜（以下、下層ともいう）とを含む層を酸化物半導体
層８１として適用することもできる。
＜２．導電層８２、８３の具体例＞
導電層８２、８３として、アルミニウム、銅、チタン、タンタル、タングステン、モリ
ブデン、クロム、ネオジム、スカンジウムから選ばれた元素、これらの元素を成分とする
合金、又はこれらの元素を含む窒化物からなる膜を適用することができる。また、これら
の膜の積層を適用することもできる。
＜３．絶縁層８４の具体例＞
絶縁層８４として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化
シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの
無機絶縁材料膜を適用することができる。また、これらの材料の積層を適用することもで
きる。なお、絶縁層８４として酸化アルミニウム膜を適用することが好ましい。酸化アル
ミニウム膜は、水素などの不純物、及び酸素の両方に対して膜を透過させない遮断（ブロ
ッキング）効果が高い。よって、絶縁層８４として酸化アルミニウム膜を含む層を適用す
ることで、酸化物半導体層８１からの酸素の脱離を防止するとともに、酸化物半導体層８
１への水素などの不純物の混入を防止することができる。
また、絶縁層８４として、酸化ハフニウム膜、酸化イットリウム膜、ハフニウムシリケ
ート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））膜、窒素が添加されたハフニウムシリケート
膜、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））膜、又は酸化ランタ
ン膜など（いわゆるｈｉｇｈ－ｋ材料からなる膜）を含む膜を適用することもできる。こ
のような膜を用いることでゲートリーク電流の低減が可能である。
＜４．導電層８５の具体例＞
導電層８５として、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン
、クロム、ネオジム、スカンジウムから選ばれた元素又はこれらの元素を成分とする合金
からなる膜を適用することができる。また、導電層８５として、窒素を含む金属酸化物、
具体的には、窒素を含むＩｎ－Ｇａ－Ｚｎ－Ｏ膜、窒素を含むＩｎ－Ｓｎ－Ｏ膜、窒素を
含むＩｎ－Ｇａ－Ｏ膜、窒素を含むＩｎ－Ｚｎ－Ｏ膜、窒素を含むＳｎ－Ｏ膜、窒素を含
むＩｎ－Ｏ膜、又は金属窒化膜（ＩｎＮ、ＳｎＮなど）を適用することもできる。これら
の窒化膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事
関数を有し、ゲートとして用いた場合、トランジスタのしきい値電圧をプラスにすること
ができ、所謂ノーマリーオフのスイッチング素子を実現できる。また、これらの膜の積層
を適用することもできる。
＜５．付記＞
図９に示すトランジスタにおいては、酸化物半導体層８１への不純物の混入又は酸化物
半導体層８１を構成する元素の脱離を抑制することが好ましい。このような現象が生じる
と、トランジスタの電気的特性が変動するからである。当該現象を抑制する手段としては
、トランジスタの上下（絶縁表面を有する層８０及びトランジスタの間と、絶縁層８４及
び導電層８５上）にブロッキング効果が高い絶縁層を設ける手段が挙げられる。例えば、
当該絶縁層として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シ
リコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無
機絶縁材料膜を適用することができる。また、これらの材料の積層を適用することもでき
る。
本実施例では、チャネルが酸化物半導体層に形成されるトランジスタ９０２と、チャネ
ルが単結晶シリコンウェハに形成されるトランジスタ９０１とを含んで構成される記憶素
子の構造例及びその作製方法例について図１０を参照して説明する。なお、トランジスタ
９０２は、図１（Ａ）、図２、３に示すトランジスタ１などとして適用することが可能で
あり、トランジスタ９０１は、図２、３に示すトランジスタ４などとして適用することが
可能である。
ただし、トランジスタ９０１は、シリコンの他、ゲルマニウム、シリコンゲルマニウム
、単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを
用いたトランジスタは、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製
されたシリコン薄膜などを用いて形成することができる。この場合、基板にはフュージョ
ン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を
用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点
が７３０℃以上のものを用いると良い。
図１０に示す記憶素子においては、単結晶シリコンウェハを用いて形成されたトランジ
スタ９０１と、その上階層に酸化物半導体を用いて形成されたトランジスタ９０２とが形
成されている。すなわち、本実施例で示す記憶素子は、シリコンウェハを基板として、そ
の上層にトランジスタ層が設けられた三次元の積層構造を有する記憶素子であり、また、
シリコンをチャネル形成領域に用いたトランジスタと酸化物半導体をチャネル形成領域に
用いたトランジスタとを有するハイブリッド型の記憶素子である。
半導体材料を含む基板９００を用いて作製されたトランジスタ９０１は、ｎチャネル型
トランジスタ（ＮＭＯＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭＯＳＦＥＴ）のいず
れも用いることができる。図１０に示す例においては、トランジスタ９０１は、ＳＴＩ（
Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）９０５によって他の素子と絶縁分
離されている。ＳＴＩ９０５を用いることにより、ＬＯＣＯＳによる素子分離法で発生し
た素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。
一方で、構造の微細化小型化が要求されない記憶素子においてはＳＴＩ９０５の形成は必
ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。トランジスタ
９０１が形成される基板９００には、ボロンやリン、ヒ素等の導電性を付与する不純物が
添加されたウェル９０４が形成されている。
図１０におけるトランジスタ９０１は、基板９００中に設けられたチャネル形成領域と
、チャネル形成領域を挟むように設けられた不純物領域９０６（ソース領域及びドレイン
領域ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜９０７と、ゲート絶縁
膜９０７上にチャネル形成領域と重畳するように設けられたゲート電極層９０８とを有す
る。ゲート電極層９０８は、加工精度を高めるための第１の材料からなるゲート電極層と
、配線として低抵抗化を目的とした第２の材料からなるゲート電極層を積層した構造とす
ることができる。例えば、導電性を付与するリン等の不純物を添加した結晶性シリコンと
ニッケルシリサイドとの積層構造などが挙げられる。しかし、この構造に限らず、適宜要
求される仕様に応じて材料、積層数、形状等を調整することができる。
なお、図１０に示すトランジスタ９０１を、フィン型構造のトランジスタとしてもよい
。フィン型構造とは、半導体基板の一部を板状の突起形状に加工し、突起形状の長尺方向
を交差するようにゲート電極層を設けた構造である。ゲート電極層は、ゲート絶縁膜を介
して突起構造の上面及び側面を覆う。トランジスタ９０１をフィン型構造のトランジスタ
とすることで、チャネル幅を縮小してトランジスタの集積化を図ることができる。また、
電流を多く流すことができ、加えて制御効率を向上させることができるため、トランジス
タのオフ時の電流及び閾値電圧を低減することができる。
また、基板９００中に設けられた不純物領域９０６には、コンタクトプラグ９１３、９
１５が接続されている。ここでコンタクトプラグ９１３、９１５は、接続するトランジス
タ９０１のソース電極やドレイン電極としても機能する。また、不純物領域９０６とチャ
ネル形成領域の間には、不純物領域９０６と異なる不純物領域が設けられている。該不純
物領域は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域として
チャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極層９０８の側壁に
は絶縁膜を介してサイドウォール絶縁膜９０９を有する。この絶縁膜やサイドウォール絶
縁膜９０９を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる
。
また、トランジスタ９０１は、絶縁膜９１０により被覆されている。絶縁膜９１０には
保護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の侵入
を防止することができる。また、絶縁膜９１０をＣＶＤ法による窒化シリコン等の材料と
することで、チャネル形成領域に単結晶シリコンを用いた場合には加熱処理によって水素
化を行うことができる。また、絶縁膜９１０に引張応力又は圧縮応力を有する絶縁膜を用
いることで、チャネル形成領域を構成する半導体材料に応力を与えることができる。ｎチ
ャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に引張応力を、
ｐチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に圧縮応力
を付加することで、各トランジスタの電界効果移動度を向上させることができる。
さらに、絶縁膜９１０上に絶縁膜９１１が設けられ、その表面はＣＭＰによる平坦化処
理が施されている。これにより、トランジスタ９０１を含む階層よりも上の階層に高い精
度で素子層を積層していくことができる。
トランジスタ９０１を含む階層よりも上層に、チャネルが酸化物半導体層に形成される
トランジスタ９０２を含む階層を形成する。トランジスタ９０２はトップゲート構造のト
ランジスタであり、酸化物半導体膜９２６の側面及び上面に接してソース電極層９２７及
びドレイン電極層９２８を有し、これらの上のゲート絶縁膜９２９上にゲート電極層９３
０を有している。また、トランジスタ９０２を覆うように絶縁膜９３２、９３３が形成さ
れている。ここでトランジスタ９０２の作製方法について、以下に説明する。
絶縁膜９２４上に酸化物半導体膜９２６を形成する。絶縁膜９２４は、酸化珪素、窒化
珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、窒化酸化ア
ルミニウムなどの無機の絶縁膜を用いることができる。特に、誘電率の低い（ｌｏｗ－ｋ
）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが
可能になるため好ましい。なお、絶縁膜９２４に上記材料を用いた多孔性の絶縁膜を適用
しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、
電極や配線に起因する寄生容量を更に低減することが可能である。本実施例では、膜厚５
０ｎｍの酸化アルミニウム膜上に膜厚３００ｎｍ程度の酸化珪素膜を積層させて、絶縁膜
９２４として用いる。
酸化物半導体膜９２６は、絶縁膜９２４上に形成した酸化物半導体膜を所望の形状に加
工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００
ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下
とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成
膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、
又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成する
ことができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、絶縁膜９２４の表面に付着している塵埃を除去する
ことが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下
で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質す
る方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また
、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴ
ン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
本実施例では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むター
ゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ－Ｇａ－Ｚｎ系酸化物半導
体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、好ましくは、原子数
比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３
、または３：１：４で示されるターゲットを用いる。また、Ｉｎ、Ｇａ、及びＺｎを含む
ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満であ
る。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜と
なる。
なお、酸化物半導体膜としてＩｎ－Ｚｎ系の材料を用いる場合、用いるターゲットの組
成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１～１：２（モル数比に換算するとＩｎ２Ｏ３：
ＺｎＯ＝２５：１～１：４）、好ましくはＩｎ：Ｚｎ＝２０：１～１：１（モル数比に換
算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１～１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５
：１～１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２～３：４）とす
る。例えば、Ｉｎ－Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：
Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収める
ことで、移動度の向上を実現することができる。
また、酸化物半導体膜としてＩｎ－Ｓｎ－Ｚｎ系酸化物半導体膜をスパッタリング法で
成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１
：２：２、または２０：４５：３５で示されるＩｎ－Ｓｎ－Ｚｎ－Ｏターゲットを用いる
。
本実施例では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を
除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸
化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは
２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜
した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリン
グによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポン
プを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメー
ションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコール
ドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、
例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該処
理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐ
ａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用
される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、
膜厚分布も均一となるために好ましい。
また、スパッタリング装置の処理室のリークレートを１×１０－１０Ｐａ・ｍ３／秒以
下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカ
リ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述し
た吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子
、水、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入す
るアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することが
できる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナ
トリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために
、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜９２４までが形成され
た基板９００を予備加熱し、基板９００に吸着した水分又は水素などの不純物を脱離し排
気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましく
は１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポン
プが好ましい。なお、この予備加熱の処理は省略することもできる。
なお、酸化物半導体膜９２６を形成するためのエッチングは、ドライエッチングでもウ
ェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチング
ガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣ
ｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、
フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）
、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）
、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添
加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘
導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできる
ように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加され
る電力量、基板側の電極温度等）を適宜調節する。
酸化物半導体膜９２６を形成するためのレジストマスクをインクジェット法で形成して
もよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため
、製造コストを低減できる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜９２６及び絶
縁膜９２４の表面に付着しているレジスト残渣などを除去することが好ましい。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（
水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しや
すいため、酸化物半導体にとっては不純物である。そこで、本実施例では、酸化物半導体
膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、減圧雰囲
気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（Ｃ
ＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の
水分量が２０ｐｐｍ（露点換算で－５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは
１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜９２６に加熱処理を施す。
酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体膜９２６中の水分又は水
素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４０
０℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以
上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱
水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施例では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性
気体が用いられる。
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は
水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウ
ム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは
７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下）とすることが好ましい。
以上の工程により、酸化物半導体膜９２６中の水素の濃度を低減し、高純度化すること
ができる。それにより酸化物半導体膜の安定化を図ることができる。また、当該水素濃度
が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著
しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜
以降であれば、いつでも行うことができる。
次いで、フォトリソグラフィ工程を用いて、ソース電極層９２７及びドレイン電極層９
２８を形成する。具体的には、ソース電極層９２７及びドレイン電極層９２８は、スパッ
タ法や真空蒸着法で絶縁膜９２４上に導電膜を形成した後、当該導電膜を所定の形状に加
工（パターニング）することで、形成することができる。
本実施例では、ソース電極層９２７及びドレイン電極層９２８として、膜厚１００ｎｍ
のタングステン膜を用いる。
なお、導電膜のエッチングの際に、酸化物半導体膜９２６がなるべく除去されないよう
にそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化
物半導体膜９２６の露出した部分が一部エッチングされることで、溝部（凹部）が形成さ
れることもある。
本実施例では、ソース電極層９２７及びドレイン電極層９２８となる導電膜に、タング
ステン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）
を用いて、選択的に上記導電膜をウェットエッチングすることができる。具体的には、３
１重量％の過酸化水素水と、２８重量％のアンモニア水と、水とを、体積比５：２：２で
混合したアンモニア過水を用いる。あるいは、四弗化炭素（ＣＦ４）、塩素（Ｃｌ２）、
酸素を含むガスを用いて、上記導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透
過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用
いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複
数の膜厚を有する形状となり、アッシングを行うことで更に形状を変形することができる
ため、異なるパターンに加工する複数のエッチング工程に用いることができる。すなわち
、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジ
ストマスクを形成することができる。よって露光マスク数を削減することができ、対応す
るフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
また、酸化物半導体膜９２６と、ソース電極層９２７及びドレイン電極層９２８との間
に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い
。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジ
ウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、
酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用すること
ができる。
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと
、ソース電極層９２７及びドレイン電極層９２８を形成するためのパターニングとを一括
で行うようにしても良い。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導
体膜９２６とソース電極層９２７及びドレイン電極層９２８の間の抵抗を下げることがで
きるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びド
レイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めるこ
とができる。
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても
良い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを
除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、ソース電極層９２７及びドレイン電極層９２８と、酸
化物半導体膜９２６とを覆うように、ゲート絶縁膜９２９を形成する。そして、ゲート絶
縁膜９２９上において、酸化物半導体膜９２６と重なる位置にゲート電極層９３０を形成
する。
本実施例では、スパッタ法で形成された膜厚２０ｎｍの酸化窒化珪素膜をゲート絶縁膜
９２９として用いる。成膜時の基板温度は、室温以上４００℃以下とすればよく、本実施
例では３００℃とする。
なお、ゲート絶縁膜９２９を形成した後に、加熱処理を施しても良い。加熱処理は、窒
素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましく
は２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水
の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下で
あることが望ましい。本実施例では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処
理を行う。あるいは、ソース電極層９２７及びドレイン電極層９２８を形成する前に、水
分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高
温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜９２９が設けられた後に
、加熱処理が施されることによって、酸化物半導体膜９２６に対して行った先の加熱処理
により、酸化物半導体膜９２６に酸素欠損が発生していたとしても、ゲート絶縁膜９２９
から酸化物半導体膜９２６に酸素が供与される。そして、酸化物半導体膜９２６に酸素が
供与されることで、酸化物半導体膜９２６において、ドナーとなる酸素欠損を低減し、化
学量論的組成を満たすことが可能である。その結果、酸化物半導体膜９２６をｉ型に近づ
けることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性
の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜９２９
の形成後であれば特に限定されず、他の工程と兼ねることで、工程数を増やすことなく酸
化物半導体膜９２６をｉ型に近づけることができる。
また、酸素雰囲気下で酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体膜
９２６に酸素を添加し、酸化物半導体膜９２６中においてドナーとなる酸素欠損を低減さ
せても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃
以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、
水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を
、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち
酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好まし
い。
あるいは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜９２６
に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５
ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜９２６に添加すれば良い。
ゲート電極層９３０は、ゲート絶縁膜９２９上に導電膜を形成した後、該導電膜をパタ
ーニングすることで形成することができる。
ゲート電極層９３０は、１０ｎｍ～４００ｎｍ、好ましくは１００ｎｍ～３００ｎｍと
する。本実施例では、スパッタ法により膜厚３０ｎｍの窒化タンタル上に膜厚１３５ｎｍ
のタングステンを積層させてゲート電極用の導電膜を形成した後、該導電膜をエッチング
により所望の形状に加工（パターニング）することで、ゲート電極層９３０を形成する。
なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジ
ェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
以上の工程により、トランジスタ９０２が形成される。
なお、トランジスタ９０２はシングルゲート構造のトランジスタを用いて説明したが、
必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域
を複数有する、マルチゲート構造のトランジスタも形成することができる。
また、上記作製方法では、ソース電極層９２７及びドレイン電極層９２８が、酸化物半
導体膜９２６の後に形成されている。よって、図１０に示すように、上記作製方法によっ
て得られるトランジスタ９０２は、ソース電極層９２７及びドレイン電極層９２８が、酸
化物半導体膜９２６の上に形成されている。しかし、トランジスタ９０２は、ソース電極
層及びドレイン電極層が、酸化物半導体膜９２６の下、すなわち、酸化物半導体膜９２６
と絶縁膜９２４の間に設けられていても良い。
また、酸化物半導体膜９２６に接する絶縁膜は、第１３族元素及び酸素を含む絶縁材料
を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１
３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する
絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを
意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニ
ウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化
アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原
子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）
がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜
に酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保
つことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設ける
ことにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減すること
ができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同
様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜
を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特
性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という
点においても好ましい。
また、酸化物半導体膜９２６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ド
ープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。
酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素
を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸
素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜
を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接すること
により、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸
化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ
型に限りなく近くすることができる。
なお、化学量論的組成より酸素が多い領域を有する絶縁膜は、酸化物半導体膜９２６に
接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか
一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成より酸
素が多い領域を有する絶縁膜を、酸化物半導体膜９２６に接する絶縁膜の、上層及び下層
に位置する絶縁膜に用い、酸化物半導体膜９２６を挟む構成とすることで、上記効果をよ
り高めることができる。
また、酸化物半導体膜９２６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成
元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。また
、酸化物半導体膜９２６に接する絶縁膜は、化学量論的組成より酸素が多い領域を有する
絶縁膜の積層としても良い。
なお、本実施例においては、トランジスタ９０２はトップゲート構造としている。また
、トランジスタ９０２にはバックゲート電極層９２３が設けられている。バックゲート電
極層を設けた場合、さらにトランジスタ９０２のノーマリーオフ化を実現することができ
る。例えば、バックゲート電極層９２３の電位をＧＮＤや固定電位とすることでトランジ
スタ９０２の閾値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとするこ
とができる。
このような、トランジスタ９０１及びトランジスタ９０２を電気的に接続して電気回路
を形成するために、各階層間及び上層に接続のための配線層を単層又は多層積層する。
図１０においては、トランジスタ９０１のソース及びドレインの一方は、コンタクトプ
ラグ９１３を介して配線層９１４と電気的に接続している。一方、トランジスタ９０１の
ソース及びドレインの他方は、コンタクトプラグ９１５を介して配線層９１６と電気的に
接続している。また、トランジスタ９０１のゲートは、コンタクトプラグ９１７、配線層
９１８、コンタクトプラグ９２１、配線層９２２、及びコンタクトプラグ９２５を介して
トランジスタ９０２のドレイン電極層９２８と電気的に接続している。
配線層９１４、９１８、９１６、９２２及びバックゲート電極層９２３は、絶縁膜中に
埋め込まれている。これらの配線層等は、例えば銅、アルミニウム等の低抵抗な導電性材
料を用いることが好ましい。また、ＣＶＤ法により形成したグラフェンを導電性材料とし
て用いて配線層を形成することもできる。グラフェンとは、ｓｐ２結合を有する１原子層
の炭素分子のシートのこと、または２乃至１００層の炭素分子のシートが積み重なってい
るものをいう。このようなグラフェンを作製する方法として、金属触媒の上にグラフェン
を形成する熱ＣＶＤ法や、紫外光を照射して局所的にプラズマを発生させることで触媒を
用いずにメタンからグラフェンを形成するプラズマＣＶＤ法などがある。
このような低抵抗な導電性材料を用いることで、配線層を伝播する信号のＲＣ遅延を低
減することができる。配線層に銅を用いる場合には、銅のチャネル形成領域への拡散を防
止するため、バリア膜を形成する。バリア膜として、例えば窒化タンタル、窒化タンタル
とタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いること
ができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される
程度においてこれらの材料からなる膜に限られない。バリア膜は配線層とは別個の層とし
て形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁
膜に設けられた開口の内壁に析出させて形成しても良い。
絶縁膜９１１、９１２、９１９、９２０、９３３には、酸化シリコン、酸化窒化シリコ
ン、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、
炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）
、Ｓｉ（ＯＣ２Ｈ５）４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙ
ｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏ
ｘａｎｅ）を原料とした絶縁体、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）
を原料とした絶縁体、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、有機ポ
リマー系の材料等の絶縁体を用いることができる。特に記憶素子の微細化を進める場合に
は、配線層間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率（
ｋ＝４．０～４．５）よりも低く、例えば、ｋが３．０以下の材料を用いることが好まし
い。また該絶縁膜に配線層を埋め込んだ後にＣＭＰ処理を行うため、絶縁膜には機械的強
度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス
）化させて低誘電率化することができる。絶縁膜は、スパッタリング法、ＣＶＤ法、スピ
ンコート法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成
する。
絶縁膜９１１、９１２、９１９、９２０、９３３には、配線材料をこれら絶縁膜中に埋
め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能させる
ための絶縁膜を別途設けてもよい。
コンタクトプラグ９１３、９１５、９１７、９２１、９２５は、絶縁膜に高アスペクト
比の開口（ビアホール）を形成し、タングステン等の導電材料で埋め込むことで作製する
。開口は、異方性の高いドライエッチングを行うことが好ましい。特に、反応性イオンエ
ッチング法（ＲＩＥ法）を用いることが好ましい。開口の内壁にはチタン膜、窒化チタン
膜又はこれらの積層膜等からなるバリア膜（拡散防止膜）が設けられ、バリア膜の内部に
タングステンやリン等をドープしたポリシリコン等の材料が充填される。例えばブランケ
ットＣＶＤ法により、ビアホール内にタングステンを埋め込むことができ、ＣＭＰにより
コンタクトプラグの上面は平坦化されている。
本発明の一態様に係る記憶素子は、デジタル信号処理装置、ソフトウェア無線装置、ア
ビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関す
る電子機器）、医療用画像処理装置、音声認識装置、暗号装置、機械装置のエミュレータ
、電波天文学における電波望遠鏡等、幅広い分野の電子機器に用いることができる。また
、ＡＳＩＣのプロトタイピングや、バイオインフォマティクス（生物情報科学）の領域に
おいて応用することも可能である。
このような電子機器の例として、例えば民生機器としては、表示機器、パーソナルコン
ピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体を再生し、その画像を表
示するディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に
係る記憶素子を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、
携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型
ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置
（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ
、プリンタ複合機等が挙げられる。これら電子機器の具体例を図１１に示す。
図１１（Ａ）は、携帯型ゲーム機を示す図である。図１１（Ａ）に示す携帯型ゲーム機
は、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５０
０５、スピーカ５００６、操作キー５００７、スタイラス５００８等を有する。なお、図
１１（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有し
ているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１１（Ｂ）は、携帯情報端末を示す図である。図１１（Ｂ）に示す携帯情報端末は、
第１の筐体５６０１、第２の筐体５６０２、第１の表示部５６０３、第２の表示部５６０
４、接続部５６０５、操作キー５６０６等を有する。第１の表示部５６０３は第１の筐体
５６０１に設けられており、第２の表示部５６０４は第２の筐体５６０２に設けられてい
る。そして、第１の筐体５６０１と第２の筐体５６０２とは、接続部５６０５により接続
されており、第１の筐体５６０１と第２の筐体５６０２の間の角度は、接続部５６０５に
より可動となっている。第１の表示部５６０３における映像の切り替えを、接続部５６０
５における第１の筐体５６０１と第２の筐体５６０２との間の角度に従って、切り替える
構成としても良い。また、第１の表示部５６０３及び第２表示部５６０４の少なくとも一
方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお
、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することが
できる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素
子を表示装置の画素部に設けることでも、付加することができる。
図１１（Ｃ）は、ノート型パーソナルコンピュータを示す図である。図１１（Ｃ）に示
すノート型パーソナルコンピュータは、筐体５４０１、表示部５４０２、キーボード５４
０３、ポインティングデバイス５４０４等を有する。
図１１（Ｄ）は、電気冷凍冷蔵庫を示す図である。図１１（Ｄ）に示す電気冷凍冷蔵庫
は、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
図１１（Ｅ）は、ビデオカメラを示す図である。図１１（Ｅ）に示すビデオカメラは、
第１の筐体５８０１、第２の筐体５８０２、表示部５８０３、操作キー５８０４、レンズ
５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１の筐
体５８０１に設けられており、表示部５８０３は第２の筐体５８０２に設けられている。
そして、第１の筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されて
おり、第１の筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により可動
となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１
の筐体５８０１と第２の筐体５８０２との間の角度に従って行う構成としても良い。
図１１（Ｆ）は、普通自動車を示す図である。図１１（Ｆ）に示す普通自動車は、車体
５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
１ トランジスタ
２ トランジスタ
３ キャパシタ
４ トランジスタ
４＿１ トランジスタ
４＿ｎ トランジスタ
５ 配線
６ 配線
７ 配線
８ 配線
９ 配線
１０ トランジスタ
１１ トランジスタ
１１＿１ トランジスタ
１１＿ｎ トランジスタ
１２ 配線
１２＿１ 配線
１２＿ｎ 配線
１３ インバータ
１４ トランジスタ
２０ 記憶素子
２１ 記憶素子アレイ
２２ 駆動回路
２３ 駆動回路
３０ 論理ブロック
３１ 配線
３１ａ 配線
３１ｂ 配線
３１ｃ 配線
３１ｄ 配線
３２ スイッチマトリクス
３３ 配線選択回路
４０ａ プログラマブルスイッチ
４０ｂ プログラマブルスイッチ
４０ｃ プログラマブルスイッチ
４０ｄ プログラマブルスイッチ
４０ｅ プログラマブルスイッチ
４０ｆ プログラマブルスイッチ
５０＿１ 記憶素子
５０＿ｎ 記憶素子
８０ 層
８１ 酸化物半導体層
８２ 導電層
８３ 導電層
８４ 絶縁層
８５ 導電層
１００ トランジスタ
２００ トランジスタ
９００ 基板
９０１ トランジスタ
９０２ トランジスタ
９０４ ウェル
９０６ 不純物領域
９０７ ゲート絶縁膜
９０８ ゲート電極層
９０９ サイドウォール絶縁膜
９１０ 絶縁膜
９１１ 絶縁膜
９１２ 絶縁膜
９１３ コンタクトプラグ
９１４ 配線層
９１５ コンタクトプラグ
９１６ 配線層
９１７ コンタクトプラグ
９１８ 配線層
９１９ 絶縁膜
９２０ 絶縁膜
９２１ コンタクトプラグ
９２２ 配線層
９２３ バックゲート電極層
９２４ 絶縁膜
９２５ コンタクトプラグ
９２６ 酸化物半導体膜
９２７ ソース電極層
９２８ ドレイン電極層
９２９ ゲート絶縁膜
９３０ ゲート電極層
９３２ 絶縁膜
９３３ 絶縁膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカ
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (1)

  1. 第１のＮチャネル型トランジスタがオフすることによって浮遊状態となるノードにおいてデータを保持する記憶素子であって、
    高電源電位又は低電源電位が供給される第１の配線と、
    前記高電源電位が供給される第２の配線と、
    ゲートが前記第２の配線に電気的に接続され、ソース及びドレインの一方が前記第１の配線に電気的に接続され、ソース及びドレインの他方が前記第１のＮチャネル型トランジスタのゲートに電気的に接続されている第２のＮチャネル型トランジスタと、を有する記憶素子。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101803254B1 (ko) * 2009-11-27 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6333028B2 (ja) * 2013-04-19 2018-05-30 株式会社半導体エネルギー研究所 記憶装置及び半導体装置
JP6625328B2 (ja) * 2014-03-06 2019-12-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6677449B2 (ja) * 2014-03-13 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9401364B2 (en) * 2014-09-19 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US9281305B1 (en) * 2014-12-05 2016-03-08 National Applied Research Laboratories Transistor device structure
US9953695B2 (en) 2015-12-29 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and semiconductor wafer
US11868804B1 (en) 2019-11-18 2024-01-09 Groq, Inc. Processor instruction dispatch configuration
US11243880B1 (en) 2017-09-15 2022-02-08 Groq, Inc. Processor architecture
US11114138B2 (en) 2017-09-15 2021-09-07 Groq, Inc. Data structures with multiple read ports
US11360934B1 (en) 2017-09-15 2022-06-14 Groq, Inc. Tensor streaming processor architecture
US11170307B1 (en) 2017-09-21 2021-11-09 Groq, Inc. Predictive model compiler for generating a statically scheduled binary with known resource constraints
US10754621B2 (en) * 2018-08-30 2020-08-25 Groq, Inc. Tiled switch matrix data permutation circuit
US11455370B2 (en) 2018-11-19 2022-09-27 Groq, Inc. Flattened input stream generation for convolution with expanded kernel
JPWO2021024083A1 (ja) 2019-08-08 2021-02-11
WO2021053453A1 (ja) 2019-09-20 2021-03-25 株式会社半導体エネルギー研究所 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06162764A (ja) * 1992-11-17 1994-06-10 Toshiba Corp 半導体記憶装置

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6196595A (ja) * 1984-10-17 1986-05-15 Toshiba Corp 半導体記憶装置
JPS62257698A (ja) * 1986-04-30 1987-11-10 Oki Electric Ind Co Ltd 半導体スタテイツクメモリセル
JPH02218093A (ja) * 1989-02-17 1990-08-30 Nec Corp メモリセル回路
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JPH1131932A (ja) * 1997-05-13 1999-02-02 Nippon Steel Corp メモリトランジスタを備えた半導体装置ならびに増幅回路及び増幅度可変方法ならびに記憶媒体
JP2001202775A (ja) * 2000-01-19 2001-07-27 Ind Technol Res Inst 再書き込み擬似ｓｒａｍ及びその再書き込み方法
JP2005056452A (ja) * 2003-08-04 2005-03-03 Hitachi Ltd メモリ及び半導体装置
JP4418254B2 (ja) * 2004-02-24 2010-02-17 株式会社ルネサステクノロジ 半導体集積回路
US7834827B2 (en) * 2004-07-30 2010-11-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and driving method thereof
US7619916B2 (en) * 2006-07-06 2009-11-17 Stmicroelectronics Pvt. Ltd. 8-T SRAM cell circuit, system and method for low leakage current
JP5179791B2 (ja) * 2006-07-21 2013-04-10 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置、不揮発性半導体記憶装置の状態決定方法および半導体集積回路装置
TWI585730B (zh) * 2006-09-29 2017-06-01 半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP2009043804A (ja) * 2007-08-07 2009-02-26 Panasonic Corp 半導体記憶装置、メモリ搭載ｌｓｉ、及び半導体記憶装置の製造方法
KR102241160B1 (ko) * 2008-11-28 2021-04-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
SG10201910510UA (en) 2009-10-29 2020-01-30 Semiconductor Energy Lab Semiconductor device
KR101745749B1 (ko) 2010-01-20 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101926336B1 (ko) * 2010-02-05 2019-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101775180B1 (ko) * 2010-02-12 2017-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
WO2011114866A1 (en) * 2010-03-17 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
KR101891065B1 (ko) 2010-03-19 2018-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 구동 방법
WO2011129233A1 (en) * 2010-04-16 2011-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011162147A1 (en) 2010-06-23 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012008286A1 (en) 2010-07-16 2012-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9343480B2 (en) * 2010-08-16 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5674594B2 (ja) * 2010-08-27 2015-02-25 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
JP5975635B2 (ja) * 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
TWI562142B (en) * 2011-01-05 2016-12-11 Semiconductor Energy Lab Co Ltd Storage element, storage device, and signal processing circuit
JP5288654B2 (ja) * 2011-11-02 2013-09-11 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP5337859B2 (ja) * 2011-11-02 2013-11-06 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
WO2013146039A1 (ja) * 2012-03-30 2013-10-03 シャープ株式会社 半導体記憶装置
WO2013164958A1 (en) * 2012-05-02 2013-11-07 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
US8952723B2 (en) * 2013-02-13 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
TW201513128A (zh) * 2013-07-05 2015-04-01 Semiconductor Energy Lab 半導體裝置
US9378844B2 (en) * 2013-07-31 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor whose gate is electrically connected to capacitor
US9401364B2 (en) * 2014-09-19 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US9424890B2 (en) * 2014-12-01 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9583177B2 (en) * 2014-12-10 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06162764A (ja) * 1992-11-17 1994-06-10 Toshiba Corp 半導体記憶装置

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