JPS6137711B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ハーフプリチヤージ方式の２交点メ
モリに関する。

〔発明の背景〕

ハーフプリチヤージ方式とは、半導体メモリに
おいて、メモリセルへの書込み高電圧と低電位の
間の電圧に、データ線をあらかじめ充電してお
き、その後ワード線を駆動してメモリセルの情報
を読み出す方式であり、例えば特開昭52−113131
号公報に開示されている。

又、２交点メモリとは、差動に読み出すべき２
本のデータ線を互いに近接かつ平行に配置し、ワ
ード線と該２本のデータ線との２つの交点のうち
一方の交点のみにメモリセルを設けたメモリであ
り、例えば特開昭51−74535号公報に開示されて
いる。

従来のメモリでは、１交点メモリ（センスアン
プの左右にデータ線を設けたもの、例えば前記特
開昭52−113131号公報参照）にフルプリチヤージ
方式（メモリセルへの書込み高電圧に、データ線
を予め充電しておく方式）を採用したもの、２交
点メモリにフルプリチヤージ方式を採用したも
の、および１交点メモリにハーフプリチヤージ方
式を採用したものの３種類のメモリが知られてい
る。

１交点セル・フルプリチヤージ方式のメモリは
本発明に関係しないので、残りの２つについて問
題点を説明する。

１ ２交点メモリ・フルプリチヤージ方式第１Ａ
図に構成を示す。プリアンプPAで差動に増巾
すべきデータ線対Ｄ，（D₀，_０及びD₁，
_１）は互いに近接かつ平行に設けられる。デ
ータ線対Ｄ，は、夫々ワード線Ｗ（W₀，
W₁）と交差しているが、２つの交点のうち一方
の交点のみにメモリセルMC（MC０，MC１）
が設けられている。

メモリセルMCは、単一のMOSトランジスタ
（以下MOSTと称す）と、これに直列に接続さ
れたキヤパシターから構成される。

第１Ｂ図はデータ線対D₀，_０の電位変化
を示す図である。データ線対D₀，_０には、
メモリセルへの書込み高電位（電源電圧Ｖ_cc）
にあらかじめ充電される。しかる後、時刻t₀に
おいて、メモリセルMC０の記憶情報を読み出
すためにワード線W0を選択的に励起する。メ
モリセルMC０には“０”が記憶されているも
のとする。データ線D₀の電位は、データ線容
量、メモリセル容量の分配比で定まる電位とな
る。時刻t₁においてプリアンプPAを駆動する
と、データ線の電位変化が増巾され、メモリセ
ルMCの記憶情報が読み出される。

第１Ｃ図は、ワード線W₀が選択された場合
における非選択のワード線W₁の電位変化（雑
音に相当）を示すものである。

２交点メモリでは、データ線対D₀，_０の
一方が低電位に放電される。これは他のデータ
線対D₁，_１等においても同じであつて、必
ず一方側のデータ線が低電位に放電されるので
ある。

時刻t₁においてプリアンプPAが駆動される
と、各データ線対D₀，_０，D₁，_１等の一
方が一斉に低電位まで放電される。すると非選
択のワード線W₁は各データ線との容量結合に
より電位が下がる。この電位の低下は、低電位
となるデータ線の本数が多いため、非常に大き
なものとなつてしまい、メモリの誤動作の原因
となる。これは設計を困難とし、ノイズマージ
ンの小さなメモリとしてしまうという問題があ
る。

尚、この非選択ワード線の電位は、寄生抵抗
あるいは、ワードラツチ回路が付されている場
合は、ワードラツチ回路のトランジスタの抵抗
分（例えば第８図のトランジスタT₁のソー
ス・ドレイン抵抗）を介して放電され、その後
零レベルにもどる。ここにおいて、ワードラツ
チ回路とは非選択ワード線の電位変化を小さく
抑える目的で非選択ワード線を低インピーダン
スにする回路であつて例えば第８図のWLがこ
れである。

２ １交点メモリ・ハーフプリチヤージ方式第１
Ｄ図に構成を示す。プリアンプPAで差動に増
巾すべきデータ線対Ｄ，は、プリアンプPA
の両側に夫々設けられる。ワード線Ｗは、プリ
アンプPAの左側の組（ワード線W₀，W₁）、右
側の組（ワード線W₂，W₃）に分けられる。左
側の組のワード線はデータ線Ｄ（D₀〜D₃）と交
差し、右側の組のワード線はデータ線（_０
〜_３）と交差し、夫々の交点にメモリセル
MCが設けられる。

第１Ｅ図はデータ線対D₀，_０の電位変化
を示す図、第１Ｆ図はデータ線対D₁，_１・
D₂，_２・D₃，_３の電位変化を示す図であ
る。尚、ここにおいて、ワード線W₀につなが
るメモリセルMC０には“０”の情報が記憶さ
れ、ワード線W₀につながる他のすべてのメモ
リMC１〜MC３には“１”の情報が記憶され
ているとする。

データ線対D₀，_０〜D₃，_３には、メモ
リセルへの書込み高電位（電源電圧Ｖ_cc）の半
分の電位にあらかじめ充電される。しかる後、
時刻t₀において、メモリセルMC０の記憶情報
を読み出すためにワード線W₀を選択的に励起
する。データ線D₀の電位はデータ線容量・メ
モリセル容量の分配比で定まる電位となる。ワ
ード線W₀に接続された他のメモリセルMC１〜
MC３も同時に読み出され、データ線D₁〜D₃の
電位を変化させる。

時刻t₁においてプリアンプPAを駆動する
と、各データ線の電位変化が増巾され、メモリ
セルMCの記憶情報が読み出される。

第１Ｇ図はワード線W₀が選択された場合に
おける非選択のワード線たとえばW₁の電位変
化を示すものである。上記例では、左側のデー
タ線D₀〜D₃のうち、データ線D₀のみが低電位
となるが、他のデータ線D₁〜D₃はすべて高電
位となるため、非選択のワード線W₁はデータ
線D₀〜D₃との容量結合の総和により電位が上
昇する。実際のメモリではデータ線は多数並ぶ
ので非選択のワード線の電位変化は非常に大き
いものとなる。これはメモリの誤動作の原因に
なるばかりでなく、例えば第１Ｄ図においてメ
モリセルMC５に“１”の情報が記憶されてい
たとすると、ワード線W₁の電位変動によりメ
モリセル内のMOSTがオンし、データ線D₀が
低電位に放電されているため、メモリセルMC
５の記憶情報がデータ線D₀に流れ出して
“０”が書き込まれてしまう。すなわち誤書込
みが起こる。

以上は、選択されたワード線W₀に接続され
たメモリセルMC０〜３のうちメモリセルMC
０のみに“０”が記憶されている極端な場合の
ことを説明したが、逆にメモリセルMC０のみ
に“１”が記憶されており他には“０”が記憶
されている全く反対の状態も考えられる。

この場合は、非選択のワード線Ｗ１の電位変
動は第１Ｈ図に示すとおりになる。つまり、デ
ータ線D₀以外の他のデータ線D₁〜D₃が低レベ
ルに放電されるので、ワード線Ｗ１の電位は容
量結合により低下するのである。この場合も、
メモリの誤動作の原因となつてしまう。

両極端の記憶状態の場合を示したが、通常の
場合は、メモリセルMC０〜MC３の記憶情報
の“１”と“０”の比率に基づいて、非選択ワ
ード線Ｗ１の電位は第１Ｇ図、第１Ｈ図で示し
た斜線内で変化することは明らかである。

このように非選択ワード線の電位変化が、メ
モリセルの記憶情報により異なるということ
は、設計を困難にするという問題を生じさせ
る。

尚、非選択ワードＷ１の電位は、第１Ｇ図及
び第１Ｈ図に示すように、その後零電位に復帰
しているが、これは寄生抵抗あるいは、ワード
ラツチ回路が付されている場合は、ワードラツ
チ回路のトランジスタの抵抗分を介して放電あ
るいは充電されることによる。

〔発明の目的〕

本発明の目的は、非選択ワード線の電位変動を
少なくし、メモリの誤動作、誤書込みを防ぎ、設
計のし易いメモリを提供することにある。

〔発明の概要〕

本発明は上記目的を達成するため、２交点メモ
リにハーフプリチヤージ方式を採用したものであ
る。

〔発明の実施例〕

以下、本発明の実施例を説明する。

第２〜７図は、第８図の実施例に用いる回路を
説明するための図である。

第２図において、データ線do，にはそれぞ
れ複数のメモリセルMCが接続されている。デー
タ線do，は互いに同一の幾何学的寸法を有す
る同一の素材で形成される。メモリセルMCとし
ては、例えば一個のMOSTとキヤパシターの直
列接続よりなる公知のメモリセルが接続されてい
る。図では、データ線doに接続されたメモリセ
ル１個が示されている。データ線do，には複
数のかつ、互いに同数のメモリセルが接続されて
いる。このメモリセルは、それに接続されたワー
ド線Ｗによつて選択されたとき、そのメモリセル
が接続されているデータ線の電位を、そのキヤパ
シターに記憶した信号に応じた値だけ変化せしめ
る。このキヤパシターには、例えば高レベルの信
号として＋7.0（Ｖ）あるいは低レベルの信号と
して０（Ｖ）の値が記憶されている。データ線
do、には、メモリセルの記憶信号をよみ出す
前にプリチヤージ信号に応答して、あらかじめ電
源電位（Ｖ_DD（＝10）（Ｖ））の約半分の電位（正
確には４（Ｖ））にプリチヤージするためのプリ
チヤージ手段が接続されている。このプリチヤー
ジレベルは後述のように、データ線do，が充
電又は放電後に取りうる電位の中位に位置するよ
うに選ばれる。具体的には、MOSTQp，がこ
のプリチヤージ手段として作用する。従つてメモ
リセルから記憶信号が読み出されると、そのメモ
リセルの接続されたデータ線の電位は、上記の４
（Ｖ）より少し大または少し小の電位になる。

データ線do，にはダミーセルDMCが接続さ
れておにダミーワード線DWによりデータ線と結
合される。図ではデータ線に接続されたダミ
ーセルとダミーワード線のみが示されている。デ
ータ線do，に接続されたメモリセルをよみ出
すときには、データ線，doに接続されたダミ
ーセルをそれぞれよみ出す。ダミーセルは、デー
タ線の電位を、メモリセルがよみ出された、デー
タ線の電位が、メモリセルの内容に対応してとり
うる２つの値の中間に設定する役目をする。

プリアンプPAはトランジスタQ₁，₁の交叉結
合からなるフリツプフロツプであり、入力ノード
d₁，₁はそれぞれMOSTQo、により、データ
線do，に接続される。このプリアンプPAは、
メモリセルから記憶信号をよみ出した後のデータ
線do，の電位のいずれが高いかを検出しかつ
その検出結果を保持する。直列に接続された
MOST₃および₆は電源Ｖ_DDをデータ線に接
続し、データ線の電位をＶ_DDに近い電位に充
電するためのものである。同様に直列に接続され
たMOSTQ₃，Q₆は電源Ｖ_DDをデータ線doに接続
し、データ線doの電位をＶ_DDに近い電位に充電
するためのものである。また、直列に接続された
トランジスタ₄と₅ならびにQ₄とQ₅は、それぞ
れ、データ線，doをアースに接続し、データ
線₀，doをそれぞれアース電位に放電させるため
のものである。MOSTQ₄，₄のゲートはそれぞ
れMOSTQ₁，₁のゲートに接続され、このプリ
アンプPAによる検出結果に応答して制御され
る。MOSTQ₃および₃のゲートはそれぞれ
MOSTQ₂，₂により、プリアンプPAの入力ノー
ドd₁，₁にそれぞれ接続されている。この
MOSTQ₃，Q₂および₃と₂とをそれぞれ接続す
るノードｎおよびには、MOSTQ₇，₇が接続
されている。このMOSTQ₇，₇は、これらのノ
ードｎ，とMOSTQ₃，₃のゲートを、これら
のMOSTをオンとすることに必要な電圧にプリ
チヤージするためのものである。すなわち、
MOSTQ₇，₇のゲートに高レベルのプリチヤー
ジ信号Ｐが印加されたときに、ノードｎ，はそ
れぞれ電源電位Ｖ_DDにプリチヤージする。

以下第３図に示した種々の制御信号および種々
の点の電圧を示すタイムチヤートを用いて第２図
の回路の動作を説明する。

メモリセルから信号を読み出す前は、信号
は10（Ｖ）の電位に保持される。この結果
MOSTQo，はオン状態にある。この状態にお
いて、プリチヤージ信号Ｐは当初高レベル（12
（Ｖ））に保持される。この結果、データ線do，
はそれらに接続されたMOSTQp，により４
（Ｖ）に充電されている。同時に、このプリチヤ
ージ信号ＰによりMOSTQ₇，₇がオンとなるの
で、ノードｎ，は電源電位Ｖ_DDにプリチヤージ
される。この後、信号を高レベルに保持した
状態でプリチヤージ信号Ｐは０（Ｖ）に低下され
る。これにより、データ線do，のプリチヤー
ジが終了するとともに、ノードｎ，のプリチヤ
ージも、MOSTQ₇，₇がオフとなり、終了す
る。この後、メモリセルMCに接続されたワード
線Ｗを起動して、メモリセルMCをよみ出す。例
として、データ線doに接続されたメモリセルMC
を読み出す場合について説明する。このメモリセ
ルMCのよみ出し時に、データ線に接続された
ダミーセルDMCをも、ダミーワード線DWにより
よみ出す。この読み出したメモリセルMCの記憶
信号に応じてデータ線doの電位は、元のプリチ
ヤージ電位４（Ｖ）から4.1（Ｖ）又は3.9（Ｖ）
に変化する。このとき、ノードd₁，₁も同様に変
化する。以下では例として、データ線do、ノー
ドd₁の電位が3.9（Ｖ）に変化した場合について
説明する。データ線の電位はほとんど変化し
ない。

以上の期間、プリアンプPAのMOSTQ₁，₁の
ソースにはともに、高電圧（10（Ｖ）のが印
加され、かつ、MOSTQ₁，₁のそれぞれのソー
スとゲート間の電圧は、各MOSTQ₁，₁のしき
い値Ｖ_1h（これは約１（Ｖ））より小さい。従つ
てプリアンプPA内のMOSTQ₁，₁はともにオフ
状態にある。その後、信号が低レベル（０
（Ｖ））に変化すると、MOSTQ₀，₀はオフとな
る。このとき、メモリセルからよみ出された信号
の大小は、ノードd₁，₁に取り込まれている。信
号_０が低レベルに低下したとき、プリアンプ
PAは増巾作用を開始し、MOSTQ₁，₁の一方が
オンに他方がオフとなる。今考えている例では、
ノードd₁の電位がノード₁の電位より小であるた
め、MOST₁がオフ、Q₁がオンとなる。この結
果プリアンプPAの作用により、ノード₁の電位
は若干抵下するのみで、ノードd₁の電位は、急速
に０（Ｖ）低下する。こうして、プリアンプPA
により、メモリセルの信号が検出され、かつ保持
されることになる。このプリアンプはノードd₁，
₁の電位差を増巾したことになる。この増巾は
MOSTQ₀，₀をオフとした状態で行なうため、
きわめて高速に行われる。

さらに、プリアンプPAによる増巾時に
MOSTQ₀，₀をオフ状態に保持すると、次の利
点が生じる。すなわち、本発明を用いるメモリ
は、第３図に示した１対のデータ線以外にも多数
の対のデータ線が設けられており、これらのデー
タ線についても同時に後述の充伝、放電が行われ
る。その結果、これらのデータ線に共通にかつ、
これらのデータ線に交叉して設けられたワード線
と、これらのデータ線との間の結合容量を通し
て、ワード線の電位が変化し、この変化が再び、
この結合容量を介して各データ線に、電圧の変化
を引き起こす。このデータ線の電圧の変化は雑音
として、プリアンプPAの増巾作用に悪影響を与
えうるが、MOSTQ₀，₀がオフ状態にあること
により、このような問題は生じない。

このプリアンプPAの検出結果はMOSTQ₂，
Q₄，₂，₄の制御電極に伝えられる。すなわ
を、ノード₁が高レベル、ノードd₁が低レベルの
ときには、MOSTQ₂，₂はそれぞれオンおよび
オフ状態となり、MOSTQ₄，₄はそれぞれオン
およびオフ状態となる。この結果ノードｎは、
MOSTQ₂，Q₁を通して低レベル（０（Ｖ））に放
電し、MOSTQ₃はオフとなる。一方、ノード
は放電せず、高レベルに保持される。このような
状態で信号φ_１が低レベル（０（Ｖ））から高レ
ベル（10（Ｖ））に変化されると、MOSTQ₅，
Q₆，₅，₆はオンとなる。MOST₄はオフであ
るため、データ線はアースには接続されず、
従つてデータ線の放電は行われないが、
MOSTQ₄，Q₅がオンであるためデータ線doはア
ースに接続され、データ線doはこのMOSTQ₄，
Q₅を通して放電する。一方、MOST₃、₆はオ
ンであるからデータ線は電源Ｖ_DDと接続さ
れ、データ線はMOST₃，₆を通して電源Ｖ_D
Ｄに近い電位（約８（Ｖ））に充電される。なお、
MOSTQ₃および₃のゲートには信号φ_１がブー
トストラツプキヤパシターＣ_Bを介して入力され
る。このブートストラツプキヤパシタは、反転層
を用いたキヤパシタからなる。この反転層を用い
たキヤパシタは、例えば次の文献にて公知であ
る。

R.E.Johnson et al、“Eliminating Threshold
Losses in MOS circuits by Bootsttrapping
Using Varactor Coupling” IEEE J.of Solid
−State Circuits SC−７、No.3p.217
（1972.6）。

このキヤパシターの、MOSTQ₃又は₃に接続
された電極が反転層上のゲート電極に接続され、
MOSTQ₆，₆に接続された電極は、この反転層
に接続して設けられた拡散層に接続されている。
この結果、高いレベルに保持された、ノードに
接続されたブートストラツプキヤパシタＣ_Bは、
比較的大きなキヤパシタンスを持つ。このキヤパ
シターの作用により、ノードは信号φ_１が高レ
ベルになると、元のプリチヤージレベル10（Ｖ）
から、さらに高い12（Ｖ）に上昇される。この結
果、MOST₃のソースの電位はほぼ電源電圧Ｖ_D
Ｄ（10（Ｖ））に等しくなり、データ線には、
電源電圧Ｖ_DDよりMOSTQ₆による電圧降下分だ
け低い電位（約８（Ｖ））に充電される。このよ
うに、ブートストラツプキヤパシタＣ_Bは、デー
タ線の充電時に、MOST₃による電圧降下をほ
とんどゼロにし、それにより、データ線の充電電
位を高くするのに役立つ。一方、MOSTQ₃のゲ
ートに接続されたブートストラツプキヤパシタ−
Ｃ_Bは、ノードｎが低電位（０（Ｖ））に保持され
ているために、このキヤパシターのキヤパシタン
スはほとんど零に等しい。従つて、ノードｎの電
位は信号φ_１が印加されても、ほとんど上昇しな
い。

以上のようにして、データ線do，の電位は
読み出されたメモリセルの記憶信号に応じて異な
るレベルに放電又は充電される。この充電又は放
電後のデータ線の電位を用いて、元のメモリセル
に、信号を再書きするとともに、このデータ線
do，の電位を外部に送出し、メモリセルの記
憶信号の増巾信号として利用することができる。
とくに、本発明においては、データ線do，の
充電および放電された後の電位のほぼ中間にデー
タ線do，をあらかじめプリチヤージしてお
く。このデータ線doを充電するための
MOSTQ₃，Q₆のコンダクタンスと、データ線
を放電するためのMOST₄，₅のコンダクタン
スとを、それぞれのデータ線の充電および放電が
時間的に同一の電位変化を与えつつ行われるよう
に選ぶ。さらに、データ線doを放電するための
MOSTQ₄，Q₅のコンダクタンスと、データ線do
を充電するためのMOST₃，₆のコンダクタン
スとを、それぞれのデータ線の放電および充電が
時間的に同一の電位変化を与えつつ行われるよう
に選ぶ。

以上のように、メモリセルから信号をよみ出
し、かつ、これをそのメモリセルに再書込みした
後、すべての制御信号を元のプリチヤージ時のレ
ベルに戻す。以上のようにしてメモリセルの読出
しサイクルが終了する。

第４図はデータ線do，の充放電速度が等し
くなる回路の他の例を示す。このメモリは、第２
図に示したメモリのMOSTQ₄，Q₅，₄，₅を有
せず、かつ、MOSTQ₀、₀には第２図に示した
メモリに用いられた制御信号_０と異なる信号
₀′が異いられる。この信号₀′は、先の信号_０
と同じタイミングで高レベル（10（Ｖ））から低
レベル（０（Ｖ））に変化する。₀′は信号_０
と異なり、信号φ_１が低レベルから高レベルに変
化する時に同時にこの低レベルから元の高レベル
に変化する。第４図に示したメモリに関連する
種々の信号および種々の点の電圧のタイムチヤー
トを第５図に示す。本回路例のメモリでは、デー
タ線のdo，充電は第２図のメモリと全く同じ
ように行われる。本回路例のメモリでは、データ
線do，の放電はそれぞれMOST₀，₁および
Q₀，Q₁を通して行われる点が、第２図に示した
メモリと異なる点である。

メモリセルからデータ線do上に記憶信号がよ
み出され、プリアンプPAによりこの信号が増巾
され、その増巾結果に応じてノードｎ又は、の
放電が行われるまでの動作は、第２図のメモリと
全く同一である。この放電が行われた後、信号φ
_１を高レベルに変化する時にMOSTQ₀，₀が信
号_１によりオンに変化される。一例としてデー
タ線doに接続されたメモリセルから低レベルの
信号が読み出された場合について以下説明する。
この場合には、プリアンプPAによる信号の増巾
後は、MOSTQ₁，₁はそれぞれ、オンおよびオ
フ状態にある。従つて、MOSTQ₀がオンであつ
ても、データ線はMOST₁を通して放電しな
い。一方、MOSTQ₁がオンであるため、データ
線doはMOSTQ₀，Q₁を通して信号源_０へ放電
する。

従つて、MOST₃，₆によるデータ線の充
電と、MOSTQ₀，Q₁によるデータ線の放電と
が電圧の時間的変化が等しく行われるように第
１、第２のデータ線の抵抗およびこれらと基板と
の結合容量を考慮したうえで、これらのMOST
のコンダクタンスを選ぶ。さらに同様に
MOSTQ₃，Q₆によるデータ線doの放電と、
MOST₀，₁によるデータ線の放電とが電圧
の時間的変化が等しく行われるように、これらの
MOSTのコンダクタンスを選ぶ。

以上からわかるように、本実施例は第３図のメ
モリよりは、MOSTQ₄，Q₅，₄，₅が必要で
ない点で簡単である。

第６図はデータ線do，の充放電速度が等し
くなる他の回路の例を示す。この回路は第４図の
回路とは、ノードｎ，の放電回路が異なる。ノ
ードｎ，はそれぞれMOSTQ₂，₂を介して信
号₁′へ放電する。第７図にこの実施例に関係す
る制御信号および種々の点の電圧のタイムチヤー
トを示す。図でデータ線do，、ノードd₁，₁、
ノードｎ，の電圧はデータ線doに接続された
メモリセルにより、紙レベルの信号がよみ出され
た場合を示す。信号₁′はプリアンプPAによる
増巾が終了した時に高レベル（10（Ｖ））から低
レベル（０（Ｖ））に切りかわる。この結果、ノ
ードｎのみが放電し、低レベルの電圧を持つよう
になる。その後φ_１，_０を低レベルから高レベ
ルに変化させることにより、データ線d₀は
MOSTQ₀，Q₁を通してアース電位に放電し、デ
ータ線₀はMOST₃，₆を通して電源Ｖ_DDによ
り約８（Ｖ）に充電される。

なお、以上の回路例のように、MOSTQ₃，Q₆
および₃，₆ならびに電源Ｖ_DDからなる充電回
路を、データ線d₀，₀に接続するかわりに、ノー
ドd₁，₁に接続することも可能である。同様に第
２図の回路における、MOST₄，₅および₄，
₅とアース電源からなる放電回路をデータ線
d₀，₀に接続するかわりに、ノードd₁，₁に接続
すること可能である。これらの場合には、第３図
の信号_０の代わりに第５図、第７図の回路で用
いた場合₀′を用いる必要がある。

上記示した例により得られたデータ線d₀，₀の
充放電速度の等しい回路を、並列された２つのデ
ータ線対を有するメモリに用いた点に本発明の特
徴がある。

第８図は、本発明の実施例を示すものである。

第８図は、２交点メモリにハーフプリチヤージ
方式を採用したものである。

尚、図中Cdwはワード線Ｗ１とデータ線D₀，
₀との結合容量である。

第９Ａ図は、互いに平行に配置されたデータ線
対D₀及び₀の電位変化を示す図である。

データ線対D₀及び₀は、あらかじめ4Vに充電
されている。

時刻t₀において、ワード線W₀を選択的に励起
する。ワード線W₀が接続されているメモリセル
MC０に“０”が記憶されているものとすると、
データ線D₀の電位は、データ線容量、メモリセ
ル容量の分配比で定まる電位となる。この電位
は、データ線₀の電位とともに、夫々スイツチ
SW線Ｗ１の電位は第１Ｇ図、第１Ｈ図で示した
斜線内で変化することは明らかである。

このように非選択ワード線の電位変化が、メモ
リセルの記憶情報により異なるということは、設
計を困難にするという問題を生じさせる。

尚、非選択ワードＷ１の電位は、第１Ｇ図及び
第１Ｈ図に示すように、その後零電位に復帰して
いるが、これは寄生抵抗あるいは、ワードラツチ
回路が付されている場合は、ワードラツチ回路の
トランジスタの抵抗分を介して放電あるいは充電
されることによる。

〔発明の目的〕

本発明の目的は、非選択ワード線の電位変動を
少なくし、メモリの誤動作・誤書込みを防ぎ、設
計のし易いメモリを提供することにある。

〔発明の概要〕

本発明は上記目的を達成するため、２交点メモ
リにハーフプリチヤージ方式を採用したものであ
る。を介してプリアンプPAに取り込まれる。

その後、スイツチSW，が開き、プリアン
プPAは増巾動作をする。増巾結果は充放電回路
Ｉに与えられる。時刻t₁において、信号φ_１が充
放電回路Ｉを起動し、データ線D₀は放電され低
電位へ、データ線₀は充電されて高電位へ変化
する。

第９Ｂ図は、ワード線W₀が選択された場合に
における非選択のワード線W₁の電位変化を示す
図である。

データ線D₀による容量結合がないものとする
と非選択のワード線W₁の電位は、図中イの曲線
のように変化する。又、データ線₀による容量
結合がないものとすると、図中ロの曲線のように
変化する。データ線D₀及び₀の容量結合による
ワード線W₁の電位変化は、両者の和により求め
られるから図示のようにほとんど変化しないもの
となる。

第８図では、データ線D₀及び₀のみしか示さ
なかつたが、他のデータ線対も必ず一方の電位が
上昇、他方の電位が下降するものであるから、他
のデータ線対の容量結合による非選択ワード線の
電位変化も、データ線対D₀，₀によるものと同
様、第９Ｂ図に示すものとなる。

したがつて、本実施例によれば、非選択ワード
線の電位変動を抑制できることは明らかである。

尚、従来において非選択ワード線を低インピー
ダンスに保持し、非選択ワード線に結合した電圧
を低く抑える目的で、ワードラツテ回路WLを設
けていた。しかし、本実施例では、非選択ワード
線への結合電圧はきわめて小さいので、ワードラ
ツチ回路WLは不用になるか、あるいはより小さ
な面積のものですむことになり、チツプ面積の縮
小が図れる。

又、第８図では２交点中の１交点にのみメモリ
セルが結線されているが、２交点の夫々にメモリ
セルが結線された場合にも同様である。

さらに、メモリセルは上記単一のMOSTと、
該MOSTに直列に接続されたキヤパシタからな
るものに限らない。要は、２本のデータ線が並行
かつ近接に配置されており、データ線対があらか
じめ書込電圧の高電位と低電位の間の電位に充電
されておればよく、他の構成は問わない。

〔発明の効果〕

本発明によれば、並列された２つのデータ線対
を有するメモリにおいて、ハーフプリチヤージ方
式を採用したので、データ線対のうち一方の電位
上昇による非選択ワード線の結合電圧と、他方の
電位下降による該非選択ワード線の結合電圧との
和により、該非選択ワード線の電位変化が定ま
り、非選択ワード線の電位変化の少ないメモリを
実現することができる。

【図面の簡単な説明】

第１Ａ図から第１Ｈ図までは夫々従来のメモリ
構成および動作を説明する図、第２図、第４図、
第６図は本発明に用いる回路例を示す図、第３
図、第５図、第７図はそれぞれ第２図、第４図、
第６図の回路の動作説明のためのタイムチヤー
ト、第８図は本発明の実施例の回路を示す図、第
９Ａ図及び第９Ｂ図は第８図の回路の動作説明の
ためのタイムチヤートである。 PA；プリアンプ、d₀，₀；データ線、Q₀，
₀；接続用MOS、Q₃，Q₆，₃，₆；充電用
MOS、Q₄，Q₅，₄，₅；放電用MOS。

Claims (1)

1. 【特許請求の範囲】 １ 互いに平行に配置された１対のデータ線と、
   該１対のデータ線に交差するよう配置された複数
   ワード線と、 夫々が、該１対のデータ線と前記複数ワード線
   とに接続された複数のメモリセルと ワード線によりメモリセルがデータ線に結合さ
   れた後該メモリセルの記憶情報に基きデータ線対
   の一方を所定の高電位に充電し他方を所定の低電
   位に放電する手段とを有し、該１対のデータ線は
   該ワード線が選択的に励起される以前に、該高電
   位と該低電位の間の第１の電位に充電されている
   ものであるメモリにおいて、上記充放電手段は該
   充電せしめる時の電位の変化波形とほぼ同じ変化
   波形でもつて他方のデータ線の電位を該所定の低
   電位まで放電させるものであるメモリ。 ２ 第１項において、該メモリセルは単一のトラ
   ンジスタと、該トランジスタに直列に接続された
   キヤパシタからなるメモリ。 ３ 第１項において、該充放電手段は一方のデー
   タ線の充電開始と、ほぼ同時に他方のデータ線の
   放電を開始するものであるメモリ。 ４ 第１項において、該第１の電位は該高電位と
   該低電位のほぼ中間の電位であるメモリ。 ５ 第１項において、該メモリセルは該１対のデ
   ータ線と夫々の該複数ワード線との２つの交点の
   うち一方にのみ設けられているメモリ。 ６ 第１項において、該メモリセルは該１対のデ
   ータ線と夫々の該複数ワード線との２つの交点の
   両方に設けられているメモリ。 ７ 互いに平行に配置された１対のデータ線と、
   該１対のデータ線に交差するよう配置された複数
   のワード線と、 夫々が、上記１対のデータ線と上記複数ワード
   線とに接続された複数のメモリセルと ワード線によりメモリセルがデータ線に結合さ
   れた後上記メモリセルの記憶情報に基きデータ線
   対の一方を所定の高電位に充電し他方を所定の低
   電位に放電する充放電手段とを有し、 上記１対のデータ線は上記ワード線が選択的に
   励起される以前に、上記高電位と上記低電位の間
   の第１の電位に充電されているものであるメモリ
   において、 上記充放電手段は、充電する回路と放電する回
   路を有し、増幅期間中に上記両回路間に貫通電流
   が流れないように構成されてなることを特徴とす
   るメモリ。