JP2534701B2 - 入出力回路 - Google Patents
入出力回路Info
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- JP2534701B2 JP2534701B2 JP62085062A JP8506287A JP2534701B2 JP 2534701 B2 JP2534701 B2 JP 2534701B2 JP 62085062 A JP62085062 A JP 62085062A JP 8506287 A JP8506287 A JP 8506287A JP 2534701 B2 JP2534701 B2 JP 2534701B2
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- Japan
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- data
- input
- output
- amplifier
- memory cell
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はライトバック機能を有するデータ増幅入出力
回路に関する。
回路に関する。
従来のデータ増幅入出力回路は第２図に示す様に、互
いに逆位相の信号を増幅するデータ増幅器（以後データ
アンプと呼ぶ）とその出力を制御するデータアウトバッ
ファで構成された出力系と、前記信号線にデータを書き
込むデータ入力増幅器（以後データインアンプと呼ぶ）
とそのデータインアンプの入力を制御するデータ入力バ
ッファ（以後データインバッファと呼ぶ）で構成された
入力系とがそれぞれ独立に構成されていた。以下に第２
図を用いて従来のデータ増幅入出力回路について詳細に
説明する。
いに逆位相の信号を増幅するデータ増幅器（以後データ
アンプと呼ぶ）とその出力を制御するデータアウトバッ
ファで構成された出力系と、前記信号線にデータを書き
込むデータ入力増幅器（以後データインアンプと呼ぶ）
とそのデータインアンプの入力を制御するデータ入力バ
ッファ（以後データインバッファと呼ぶ）で構成された
入力系とがそれぞれ独立に構成されていた。以下に第２
図を用いて従来のデータ増幅入出力回路について詳細に
説明する。
第２図においてS.A.はセンスアンプ、CLはメモリセ
ル、DCはダミーメモリセル、D,はディジット線、Q0〜
Qn,Q0′〜Qn′はデコード信号Y0〜Ynによってディジッ
ト線の情報をI/O,▲▼に転送するためのトランス
ファーゲートトランジスタ、I/O,▲▼はメモリ内
より入出力系へ情報を伝達するための入出力ライン、Da
ta Ampはデータ増幅器、Dout Bufferはデータ増幅器か
らの出力を制御するデータ出力バッファー、Iout,I▲
▼はデータ増幅器の出力を伝達する出力ライン、Di
n Bufferは外部入力（Din）の入力を制御するデータ入
力バッファ、Data In Ampはデータ入力増幅器、IN,▲
▼はデータ入力バッファからデータ入力増幅器へ情報
を伝達する入力ライン、IIN,▲▼はデータ入力増
幅器からI/O,▲▼の入出力ラインへ情報を伝達す
る入力ライン、Dinは外部入力端子、Doutは外部出力端
子、Q0〜Qn,Q0′〜Qn′は電界効果トランジスタ（以後
単にトランジスタと呼ぶ）を示す。
ル、DCはダミーメモリセル、D,はディジット線、Q0〜
Qn,Q0′〜Qn′はデコード信号Y0〜Ynによってディジッ
ト線の情報をI/O,▲▼に転送するためのトランス
ファーゲートトランジスタ、I/O,▲▼はメモリ内
より入出力系へ情報を伝達するための入出力ライン、Da
ta Ampはデータ増幅器、Dout Bufferはデータ増幅器か
らの出力を制御するデータ出力バッファー、Iout,I▲
▼はデータ増幅器の出力を伝達する出力ライン、Di
n Bufferは外部入力（Din）の入力を制御するデータ入
力バッファ、Data In Ampはデータ入力増幅器、IN,▲
▼はデータ入力バッファからデータ入力増幅器へ情報
を伝達する入力ライン、IIN,▲▼はデータ入力増
幅器からI/O,▲▼の入出力ラインへ情報を伝達す
る入力ライン、Dinは外部入力端子、Doutは外部出力端
子、Q0〜Qn,Q0′〜Qn′は電界効果トランジスタ（以後
単にトランジスタと呼ぶ）を示す。
Readモード（メモリセルの情報を増幅伝達して外部出
力端子に出力するモード）においてはまずメモリセルの
情報をあるワード線を活性化してディジット線ペア（D,
）に伝達する。次にセンスアンプ（S.A）を活性化し
てメモリセルの情報を増幅する。次にデコード信号Yi
（ｉ＝０〜ｎ）を活性化してトランスファゲートトラン
ジスタQi,Qi′を導通状態にするとディジット線ペア
（D,）の情報が入出力ライン（I/O,▲▼）に伝
達され、次にデータアンプ（Data Amp.）を活性化する
と前記情報が増幅されデータアウトバッファに伝達され
そこで情報はラッチされて外部出力端子（Dout）に出力
される。又Writeモード（外部入力端子よりデータを入
力してメモリセルに書き込むモード）においてはまず外
部入力端子（Din）の情報がデータインバッファにラッ
チされこの情報はデータインアンプで増幅されて入出力
ライン（I/O,▲▼）に伝達される。次にデコード
信号Yi（ｉ＝０〜ｎ）を活性化してデータトランスファ
ゲートトランジスタQi,Qi′を導通状態にしてディジッ
ト線ペア（D,）に情報を伝達し、メモリセル（CL）に
情報を格納できる。
力端子に出力するモード）においてはまずメモリセルの
情報をあるワード線を活性化してディジット線ペア（D,
）に伝達する。次にセンスアンプ（S.A）を活性化し
てメモリセルの情報を増幅する。次にデコード信号Yi
（ｉ＝０〜ｎ）を活性化してトランスファゲートトラン
ジスタQi,Qi′を導通状態にするとディジット線ペア
（D,）の情報が入出力ライン（I/O,▲▼）に伝
達され、次にデータアンプ（Data Amp.）を活性化する
と前記情報が増幅されデータアウトバッファに伝達され
そこで情報はラッチされて外部出力端子（Dout）に出力
される。又Writeモード（外部入力端子よりデータを入
力してメモリセルに書き込むモード）においてはまず外
部入力端子（Din）の情報がデータインバッファにラッ
チされこの情報はデータインアンプで増幅されて入出力
ライン（I/O,▲▼）に伝達される。次にデコード
信号Yi（ｉ＝０〜ｎ）を活性化してデータトランスファ
ゲートトランジスタQi,Qi′を導通状態にしてディジッ
ト線ペア（D,）に情報を伝達し、メモリセル（CL）に
情報を格納できる。
前述した従来のデータ増幅入出力回路は、Readモード
においてディジット線ペアより情報を入出力ライン（I/
O,▲▼）に伝達したのち、データアンプにより差
動増幅される。前記入出力ライン（I/O,▲▼）の
負荷容量が大きいため前記データアンプは大きなサイズ
のものが必要でかつ前記差動増幅に長い時間を要すると
いう欠点がある。
においてディジット線ペアより情報を入出力ライン（I/
O,▲▼）に伝達したのち、データアンプにより差
動増幅される。前記入出力ライン（I/O,▲▼）の
負荷容量が大きいため前記データアンプは大きなサイズ
のものが必要でかつ前記差動増幅に長い時間を要すると
いう欠点がある。
本発明の入出力回路は、複数のメモリセル及びセンス
アンプを有するメモリセルアレイに対する入出力回路で
あって、前記メモリセルアレイに接続された一対の入出
力ラインと、データ読み出し時に前記メモリセルアレイ
からの読み出しデータに基づき前記一対の入出力ライン
に現れる電位差を増幅して出力する第１のデータアンプ
と、データ書き込み時に前記一対の入力ライン間に書き
込むべきデータに基づく電位差を与える第２のデータア
ンプとを有し、前記データ読み出し時にも前記第２のデ
ータアンプを活性化して前記第１のデータアンプの出力
を前記第２のデータアンプに入力し、前記一対の入出力
ラインに前記読み出しデータに基づき現れる電位差を前
記第１および第２のデータアンプで増幅して前記一対の
入出力ラインに伝達することを特徴とする。
アンプを有するメモリセルアレイに対する入出力回路で
あって、前記メモリセルアレイに接続された一対の入出
力ラインと、データ読み出し時に前記メモリセルアレイ
からの読み出しデータに基づき前記一対の入出力ライン
に現れる電位差を増幅して出力する第１のデータアンプ
と、データ書き込み時に前記一対の入力ライン間に書き
込むべきデータに基づく電位差を与える第２のデータア
ンプとを有し、前記データ読み出し時にも前記第２のデ
ータアンプを活性化して前記第１のデータアンプの出力
を前記第２のデータアンプに入力し、前記一対の入出力
ラインに前記読み出しデータに基づき現れる電位差を前
記第１および第２のデータアンプで増幅して前記一対の
入出力ラインに伝達することを特徴とする。
次に理解を助けるために典型的な実施例を用いて本発
明を詳述する。
明を詳述する。
第１図は本発明の一実施例を示す回路図である。第１
図において、S.A.はセンスアンプ、CLはメモリセル、DC
はダミーメモリセル、D,はディジット線、Q0〜Qn,
Q0′〜Qn′はデコード信号Y0〜Ynによってディジット線
の情報をI/O,▲▼に転送するためのトランスファ
ーゲートトランジスタ、I/O,▲▼はメモリ内より
入出力系へ情報を伝達するための入出力ライン、Data A
mp.はデータ増幅器、Dout Bufferはデータ増幅器からの
出力を制御するデータ出力バッファ、Iout,▲
▼はデータ増幅器の出力を伝達する出力ライン、Din Bu
fferは外部入力（Din）の入力を制御するデータ入力バ
ッファ、Data In Amp.はデータ入力増幅器、IN,▲
▼はデータ入力バッファからデータ入力増幅器へ情報を
伝達する入力ライン、IIN,▲▼はデータ入力増幅
器からI/O,▲▼の入出力ラインへ情報を伝達する
ための入力ライン、Dinは外部入力端子、Doutは外部出
力端子Q0〜Qn,Q0′〜Qn′は電界効果トランジスタ（以
後単にトランジスタと呼ぶ）、Write SelectorはData I
n Ampへの入力信号（Din Bufferからの出力IN,▲▼
又はData Ampからの出力Iout,▲▼）を切り換
えてData In Ampに伝達するセレクターを示す。
図において、S.A.はセンスアンプ、CLはメモリセル、DC
はダミーメモリセル、D,はディジット線、Q0〜Qn,
Q0′〜Qn′はデコード信号Y0〜Ynによってディジット線
の情報をI/O,▲▼に転送するためのトランスファ
ーゲートトランジスタ、I/O,▲▼はメモリ内より
入出力系へ情報を伝達するための入出力ライン、Data A
mp.はデータ増幅器、Dout Bufferはデータ増幅器からの
出力を制御するデータ出力バッファ、Iout,▲
▼はデータ増幅器の出力を伝達する出力ライン、Din Bu
fferは外部入力（Din）の入力を制御するデータ入力バ
ッファ、Data In Amp.はデータ入力増幅器、IN,▲
▼はデータ入力バッファからデータ入力増幅器へ情報を
伝達する入力ライン、IIN,▲▼はデータ入力増幅
器からI/O,▲▼の入出力ラインへ情報を伝達する
ための入力ライン、Dinは外部入力端子、Doutは外部出
力端子Q0〜Qn,Q0′〜Qn′は電界効果トランジスタ（以
後単にトランジスタと呼ぶ）、Write SelectorはData I
n Ampへの入力信号（Din Bufferからの出力IN,▲▼
又はData Ampからの出力Iout,▲▼）を切り換
えてData In Ampに伝達するセレクターを示す。
以下図面を用いて本発明の説明をする。
第１図で示すデータ増幅入出力回路は、Writeモード
（外部入力端子よりデータを入力してメモリセルに書き
込むモード）では外部入力端子（Din）からの入力信号
はまずデータインバッファにラッチされWrite Selector
を経由してData In Ampに伝達される。次にData In Am
p.が活性化して情報を入出力ライン（I/O,▲▼）
に増幅伝達する。ここでデコード信号Yi（ｉ＝０〜ｎ）
を活性化するとデータトランスファゲートトランジスタ
Qi,Qi′は導通状態となりディジット線ペア（D,）に
情報を伝達し、メモリセル（CL）に情報を格納できる。
（外部入力端子よりデータを入力してメモリセルに書き
込むモード）では外部入力端子（Din）からの入力信号
はまずデータインバッファにラッチされWrite Selector
を経由してData In Ampに伝達される。次にData In Am
p.が活性化して情報を入出力ライン（I/O,▲▼）
に増幅伝達する。ここでデコード信号Yi（ｉ＝０〜ｎ）
を活性化するとデータトランスファゲートトランジスタ
Qi,Qi′は導通状態となりディジット線ペア（D,）に
情報を伝達し、メモリセル（CL）に情報を格納できる。
Readモード（メモリセルの情報を増幅伝達して外部出
力端子に出力するモード）ではまずメモリセルの情報を
あるワード線を活性化してディジット線ペア（D,）に
伝達する。次にセンスアンプ（S.A.）を活性化してメモ
リセルの情報を増幅する。次にデコード信号Yi（ｉ＝０
〜ｎ）を活性化してトランスファゲートトランジスタ
Qi,Qi′を導通状態にするとディジット線ペア（D,）
の情報が入出力ライン（I/O,▲▼）に伝達され、
次にデータアンプ（Data Amp.）を活性化すると前記情
報が増幅されデータアウトバッファに伝達され、そこで
情報はラッチされて外部出力端子（Dout）に出力され
る。又前記データアンプ活性化時においてWrite Select
orはデータアンプの出力（Iout,▲▼）を選択
し、この信号をデータインアンプで増幅して入出力ライ
ン（I/O,▲▼）に伝達してやることで、入出力ラ
イン（I/O,▲▼）の差動増幅はより速く行なうこ
とが可能である。
力端子に出力するモード）ではまずメモリセルの情報を
あるワード線を活性化してディジット線ペア（D,）に
伝達する。次にセンスアンプ（S.A.）を活性化してメモ
リセルの情報を増幅する。次にデコード信号Yi（ｉ＝０
〜ｎ）を活性化してトランスファゲートトランジスタ
Qi,Qi′を導通状態にするとディジット線ペア（D,）
の情報が入出力ライン（I/O,▲▼）に伝達され、
次にデータアンプ（Data Amp.）を活性化すると前記情
報が増幅されデータアウトバッファに伝達され、そこで
情報はラッチされて外部出力端子（Dout）に出力され
る。又前記データアンプ活性化時においてWrite Select
orはデータアンプの出力（Iout,▲▼）を選択
し、この信号をデータインアンプで増幅して入出力ライ
ン（I/O,▲▼）に伝達してやることで、入出力ラ
イン（I/O,▲▼）の差動増幅はより速く行なうこ
とが可能である。
以上説明したように本発明は、データ増幅入出力回路
にライトバック機能を設けることでReadモードにおいて
入出力ラインの差動増幅速度を上げることが可能で、Wr
ite,Read両モードにおいてデータインアンプを活性化す
るので従来の様にデータインアンプの活性，非活性をWr
iteモード,Readモードで切り換える制御の必要が無くRe
adモードにおいて入出力ラインの差動増幅をデータイン
アンプが助けるのでデータアンプの大きさを小さくでき
る効果がある。
にライトバック機能を設けることでReadモードにおいて
入出力ラインの差動増幅速度を上げることが可能で、Wr
ite,Read両モードにおいてデータインアンプを活性化す
るので従来の様にデータインアンプの活性，非活性をWr
iteモード,Readモードで切り換える制御の必要が無くRe
adモードにおいて入出力ラインの差動増幅をデータイン
アンプが助けるのでデータアンプの大きさを小さくでき
る効果がある。
第１図は本発明の実施例の回路図、第２図は従来の実施
例の回路図である。 また図中の符号はそれぞそ以下のことを示す。 S.A.……センスアンプ、CL……メモリセル、DC……ダミ
ーメモリセル、D,……ディジット線、Y0〜Yn……デコ
ード信号、Q0〜Qn,Q0′〜Qn′……トランスファケード
電界効果トランジスタ、Data Amp.……データ増幅器、D
ata In Amp.……データ入力増幅器、Dout Buffer……デ
ータ出力バッファ、DTN Buffer……データ入力バッフ
ァ、Write Selector……入力信号選択器、Dout……外部
出力端子、Din……外部入力端子、I/O,▲▼……
入出力ライン。
例の回路図である。 また図中の符号はそれぞそ以下のことを示す。 S.A.……センスアンプ、CL……メモリセル、DC……ダミ
ーメモリセル、D,……ディジット線、Y0〜Yn……デコ
ード信号、Q0〜Qn,Q0′〜Qn′……トランスファケード
電界効果トランジスタ、Data Amp.……データ増幅器、D
ata In Amp.……データ入力増幅器、Dout Buffer……デ
ータ出力バッファ、DTN Buffer……データ入力バッフ
ァ、Write Selector……入力信号選択器、Dout……外部
出力端子、Din……外部入力端子、I/O,▲▼……
入出力ライン。
Claims (1)
- 【請求項１】複数のメモリセル及びセンスアンプを有す
るメモリセルアレイに対する入出力回路であって、前記
メモリセルアレイに接続された一対の入出力ラインと、
データ読み出し時に前記メモリセルアレイからの読み出
しデータに基づき前記一対の入出力ラインに現れる電位
差を増幅して出力する第１のデータアンプと、データ書
き込み時に前記一対の入力ライン間に書き込むべきデー
タに基づく電位差を与える第２のデータアンプとを有
し、前記データ読み出し時にも前記第２のデータアンプ
を活性化して前記第１のデータアンプの出力を前記第２
のデータアンプに入力し、前記一対の入出力ラインに前
記読み出しデータに基づき現れる電位差を前記第１およ
び第２のデータアンプで増幅して前記一対の入出力ライ
ンに伝達することを特徴とする入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085062A JP2534701B2 (ja) | 1987-04-06 | 1987-04-06 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085062A JP2534701B2 (ja) | 1987-04-06 | 1987-04-06 | 入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63249996A JPS63249996A (ja) | 1988-10-17 |
| JP2534701B2 true JP2534701B2 (ja) | 1996-09-18 |
Family
ID=13848149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62085062A Expired - Lifetime JP2534701B2 (ja) | 1987-04-06 | 1987-04-06 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534701B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04163789A (ja) * | 1990-10-26 | 1992-06-09 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107490A (ja) * | 1983-10-24 | 1984-06-21 | Hitachi Ltd | メモリ |
-
1987
- 1987-04-06 JP JP62085062A patent/JP2534701B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63249996A (ja) | 1988-10-17 |
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