JPH04163789A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04163789A JPH04163789A JP2289036A JP28903690A JPH04163789A JP H04163789 A JPH04163789 A JP H04163789A JP 2289036 A JP2289036 A JP 2289036A JP 28903690 A JP28903690 A JP 28903690A JP H04163789 A JPH04163789 A JP H04163789A
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- JP
- Japan
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- differential amplifier
- signal
- input
- output
- input terminal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 239000000872 buffer Substances 0.000 claims abstract description 8
- 230000000295 complement effect Effects 0.000 claims description 4
- 230000008054 signal transmission Effects 0.000 claims description 3
- 230000003321 amplification Effects 0.000 abstract description 6
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、特にメモリセルから
の相補型の読出し信号をＹスイッチ回路を経由して差動
増幅器で増幅し出力する構成の半導体記憶装置に関する
。
の相補型の読出し信号をＹスイッチ回路を経由して差動
増幅器で増幅し出力する構成の半導体記憶装置に関する
。
近年、ダイナミック型の半導体記憶装置においても、元
来、スタティック型の半導体記憶装置で使用していた差
動増幅器を用いるようになってきた。こうすることによ
り、ダイナミック型の半導体記憶装置を高速化すること
ができるようになってきた。
来、スタティック型の半導体記憶装置で使用していた差
動増幅器を用いるようになってきた。こうすることによ
り、ダイナミック型の半導体記憶装置を高速化すること
ができるようになってきた。
第３図は従来のこの種の半導体記憶装置の一例を示す回
路図である。
路図である。
この半導体記憶装置は、トランジスタＱ１とセル容量Ｃ
１とをそれぞれ備えた複数のメモリセル（ＭＣＩ・・・
）と、これらメモリセル（ＭＣ１・・・）のうちの所定
のものを選択する複数のワード線（ＷＬ、・・・）と、
選択されたメモリセルの情報を相補型の読出し信号とし
て伝達する対をなす第１及び第２のビット線ＢＬ、、Ｂ
Ｌ２と、これら第１及び第２のビット線ＢＬ１．ＢＬ２
の読出し信号を増幅するセンス増幅器１と、第１及び第
２のビット［ＢＬ、、ＢＬ２からの読出し信号を外部へ
伝達するための対をなす第１及び第２の入出力バスＩＯ
Ｉ、ＩＯ２と、トランジスタＱ２１．Ｑ２２を備え、Ｙ
スイッチ信号Ｙ１により第１及び第２のビット線Ｂ Ｌ
１． Ｂ Ｌ２と第１及び第２の入出力バスＩＯＩ、
ＩＯ２との間の信号の伝達を制御するＹスイッチ回路２
と、第１及び第２の入力端を第１及び第２の入出力バス
Ｉ○１．Ｉ○２とそれぞれ対応して接続しこれら第１及
び第２の入出力バス１０１．ＩＯ２に伝達された読出し
信号を差動増幅して外部へ出力する差動増幅器３とを有
する構成となっている。
１とをそれぞれ備えた複数のメモリセル（ＭＣＩ・・・
）と、これらメモリセル（ＭＣ１・・・）のうちの所定
のものを選択する複数のワード線（ＷＬ、・・・）と、
選択されたメモリセルの情報を相補型の読出し信号とし
て伝達する対をなす第１及び第２のビット線ＢＬ、、Ｂ
Ｌ２と、これら第１及び第２のビット線ＢＬ１．ＢＬ２
の読出し信号を増幅するセンス増幅器１と、第１及び第
２のビット［ＢＬ、、ＢＬ２からの読出し信号を外部へ
伝達するための対をなす第１及び第２の入出力バスＩＯ
Ｉ、ＩＯ２と、トランジスタＱ２１．Ｑ２２を備え、Ｙ
スイッチ信号Ｙ１により第１及び第２のビット線Ｂ Ｌ
１． Ｂ Ｌ２と第１及び第２の入出力バスＩＯＩ、
ＩＯ２との間の信号の伝達を制御するＹスイッチ回路２
と、第１及び第２の入力端を第１及び第２の入出力バス
Ｉ○１．Ｉ○２とそれぞれ対応して接続しこれら第１及
び第２の入出力バス１０１．ＩＯ２に伝達された読出し
信号を差動増幅して外部へ出力する差動増幅器３とを有
する構成となっている。
次に、この半導体記憶装置の動作について説明する。
第４図はこの半導体記憶装置の動作を説明するための各
部信号の波形図である。
部信号の波形図である。
時刻ｔｏのとき、ワード線ＷＬ、は低レベル、ビット線
ＢＬＩ 、ＢＬ２及び入出力バス■０１゜ＩＯ２は低レ
ベル、高レベルの中間レベルにプリチャージされており
、メモリセルＭ Ｃ＋には高レベルの情報が記憶されて
いるものとする。
ＢＬＩ 、ＢＬ２及び入出力バス■０１゜ＩＯ２は低レ
ベル、高レベルの中間レベルにプリチャージされており
、メモリセルＭ Ｃ＋には高レベルの情報が記憶されて
いるものとする。
時刻ｔ１にワード線ＷＬ、が高レベルの選択レベルにな
ると、メモリセルＭＣ１のトランジスタＱ１が導通して
セル容量Ｃ１の電荷がビット線ＢＬ、に移動し、ビット
線ＢＬ、、ＢＬ２間に微小な電位差〈続出し信号）が生
じる。
ると、メモリセルＭＣ１のトランジスタＱ１が導通して
セル容量Ｃ１の電荷がビット線ＢＬ、に移動し、ビット
線ＢＬ、、ＢＬ２間に微小な電位差〈続出し信号）が生
じる。
このビット線Ｂ Ｌ １． Ｂ ＬＺ間の読出し信号を
センス増幅器１で増幅し、時刻ｔ２でＹスイッチ信号Ｙ
１が高レベルになるとＹスイッチ回路２のトランジスタ
Ｑ２１．Ｑ２２が導通し、ビット線ＢＬ＋ 、ＢＬ２
ｆ）読出し信号が入出力１１１０１゜１０２に伝達され
、差動増幅器３で増幅され出力される。
センス増幅器１で増幅し、時刻ｔ２でＹスイッチ信号Ｙ
１が高レベルになるとＹスイッチ回路２のトランジスタ
Ｑ２１．Ｑ２２が導通し、ビット線ＢＬ＋ 、ＢＬ２
ｆ）読出し信号が入出力１１１０１゜１０２に伝達され
、差動増幅器３で増幅され出力される。
このとき、センス増幅器１の増幅能力が小さいと、ビッ
ト線ＢＬ１．ＢＬ２間の読出し信号のレベルが一旦低下
してその後次第に増幅され、高レベル、低レベルに達す
るのは時刻ｔ５以降となる。すなわち、メモリセルＭＣ
１のセル容量に高レベルが充電されるのは時刻ｔ５以降
となる。
ト線ＢＬ１．ＢＬ２間の読出し信号のレベルが一旦低下
してその後次第に増幅され、高レベル、低レベルに達す
るのは時刻ｔ５以降となる。すなわち、メモリセルＭＣ
１のセル容量に高レベルが充電されるのは時刻ｔ５以降
となる。
この従来の半導体記憶装置は、ビット線ＢＬ。
、ＢＬ２間の読出し信号をセンス増幅器１で増幅しＹス
イッチ回路２を介して入出力バスＩＯＩ。
イッチ回路２を介して入出力バスＩＯＩ。
ＩＯ２へ伝達する構成となっているので、センス増幅器
１の増幅能力が小さいと、読出し信号をビット線ＢＬ、
、ＢＬ２から入出力バス１０１．ＩＯ２へ伝達する際に
、読出し信号のレベルが一旦低下し次第に増幅されるた
め、ビット線ＢＬ、。
１の増幅能力が小さいと、読出し信号をビット線ＢＬ、
、ＢＬ２から入出力バス１０１．ＩＯ２へ伝達する際に
、読出し信号のレベルが一旦低下し次第に増幅されるた
め、ビット線ＢＬ、。
ＢＬ２のレベルが高レベル、低レベルに確定するまでの
時間が長くなる、すなわち動作速度が遅いという問題が
あった。
時間が長くなる、すなわち動作速度が遅いという問題が
あった。
本発明の目的は、センス増幅器の増幅能力が小さい場合
でも、ビット線の読出し信号が高レベル、低レベルに確
定する速度を速くすることができる半導体記憶装置を提
供することにある。
でも、ビット線の読出し信号が高レベル、低レベルに確
定する速度を速くすることができる半導体記憶装置を提
供することにある。
本発明の半導体記憶装置は、複数のメモリセルと、これ
らメモリセルのうちの所定のものを選択する複数のワー
ド線と、選択された前記メモリセルの情報を相補型の読
出し信号として伝達する対をなす第１及び第２のビット
線と、これら第１及び第２のビット線の読出し信号を増
幅するセンス増幅器と、前記第１及び第２のビット線か
らの読出し信号を外部へ伝達するための対をなす第１及
び第２の入出力バスと、Ｙスイッチ信号により前記第１
及び第２のビット線と前記第１及び第２の入出力バスと
の間の信号の伝達を制御するＹスイッチ回路と、第１及
び第２の入力端を前記第１及び第２の入出力バスとそれ
ぞれ対応して接続しこれら第１及び第２の入出力バスの
読出し信号を差動増幅して外部へ出力する差動増幅器と
を有する半導体記憶装置において、前記差動増幅器の出
力端と第１及び第２の入力端との間に、この差動増幅器
の出力信号の反転信号及び非反転信号をそれぞれこれら
第１及び第２の入力端に所定のタイミングで正帰還する
帰還回路を設けて構成される。
らメモリセルのうちの所定のものを選択する複数のワー
ド線と、選択された前記メモリセルの情報を相補型の読
出し信号として伝達する対をなす第１及び第２のビット
線と、これら第１及び第２のビット線の読出し信号を増
幅するセンス増幅器と、前記第１及び第２のビット線か
らの読出し信号を外部へ伝達するための対をなす第１及
び第２の入出力バスと、Ｙスイッチ信号により前記第１
及び第２のビット線と前記第１及び第２の入出力バスと
の間の信号の伝達を制御するＹスイッチ回路と、第１及
び第２の入力端を前記第１及び第２の入出力バスとそれ
ぞれ対応して接続しこれら第１及び第２の入出力バスの
読出し信号を差動増幅して外部へ出力する差動増幅器と
を有する半導体記憶装置において、前記差動増幅器の出
力端と第１及び第２の入力端との間に、この差動増幅器
の出力信号の反転信号及び非反転信号をそれぞれこれら
第１及び第２の入力端に所定のタイミングで正帰還する
帰還回路を設けて構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例が第３図に示された従来の半導体記憶装置と
相違する点は、差動増幅器３の出力端と第１の入力端（
＋）及び第２の入力端（−）との間に、差動増幅器３の
出力信号Ｄｏを反転するインバータＩＶＩと、フィード
バック制御信号ＦＢＣにより活性化し差動増幅器３の出
力信号Ｄｏをこの差動増幅器の第１の入力端（＋）に正
帰還する第１の３ステートバッファ回路ＴＢＩと、フィ
ードバック制御信号ＦＢＣにより活性化しインバータエ
Ｖ１の出力信号を差動増幅器３の第２の入力端（−）に
供給する第２の３ステートバツフアＴＢ２とを含んで構
成した帰還回路４を設けた点にある。
相違する点は、差動増幅器３の出力端と第１の入力端（
＋）及び第２の入力端（−）との間に、差動増幅器３の
出力信号Ｄｏを反転するインバータＩＶＩと、フィード
バック制御信号ＦＢＣにより活性化し差動増幅器３の出
力信号Ｄｏをこの差動増幅器の第１の入力端（＋）に正
帰還する第１の３ステートバッファ回路ＴＢＩと、フィ
ードバック制御信号ＦＢＣにより活性化しインバータエ
Ｖ１の出力信号を差動増幅器３の第２の入力端（−）に
供給する第２の３ステートバツフアＴＢ２とを含んで構
成した帰還回路４を設けた点にある。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
波形図である。
波形図である。
時刻ｔ。から時刻ｔ２までは従来例と同様である。
時刻ｔ２でＹスイッチ回路２によりビット線ＢＬ １．
ＢＬ２の読出し信号を入出力バスＩ○１゜ＩＯ２へ伝達
すると、センス増幅器１の増幅能力が低い場合、読出し
信号のレベルは一旦低下しその後次第に増幅される。
ＢＬ２の読出し信号を入出力バスＩ○１゜ＩＯ２へ伝達
すると、センス増幅器１の増幅能力が低い場合、読出し
信号のレベルは一旦低下しその後次第に増幅される。
ここで、時刻ｔ３に、フィードバック制御信号ＦＢＣを
能動レベルにして３ステートバッファＴＢｌ、ＴＢ２を
活性化し、差動増幅器３の出力信号（Ｄ○）をこの差動
増幅器３の入力端に正帰還する。
能動レベルにして３ステートバッファＴＢｌ、ＴＢ２を
活性化し、差動増幅器３の出力信号（Ｄ○）をこの差動
増幅器３の入力端に正帰還する。
この正帰還により、入出力バス１０１．ＩＯ２のレベル
は短時間に高レベル、低レベルとなり、Ｙスイッチ回路
２を介してビット線ＢＬ、、ＢＬ２のレベルも短時間に
高レベル、低レベルとなる（時刻ｔ４）。
は短時間に高レベル、低レベルとなり、Ｙスイッチ回路
２を介してビット線ＢＬ、、ＢＬ２のレベルも短時間に
高レベル、低レベルとなる（時刻ｔ４）。
こうして従来例よりはるかに速く、セル容量Ｃ１を高レ
ベルに充電することができる。
ベルに充電することができる。
以上説明したように本発明は、差動増幅器の出力信号を
この差動増幅器の入力端に正帰還する帰還回路を設けた
構成とすることにより、センス増幅器の増幅能力が小さ
い場合でもビット線及びメモリセルのセル容量のレベル
を短時間に高レベル又は低レベルとすることができ、動
作速度を向上させることができる効果がある。
この差動増幅器の入力端に正帰還する帰還回路を設けた
構成とすることにより、センス増幅器の増幅能力が小さ
い場合でもビット線及びメモリセルのセル容量のレベル
を短時間に高レベル又は低レベルとすることができ、動
作速度を向上させることができる効果がある。
第１図及び第２図はそれぞれ本発明の一実施例を示す回
路図及びこの実施例の動作を説明するための各部信号の
波形図、第３図及び第４図はそれぞれ従来の半導体記憶
装置の一例を示す回路図及びこの例の動作を説明するた
めの各部信号の波形図である。 １・・・センス増幅器、２・・・Ｙスイッチ回路、３・
・・差動増幅器、４・・・帰還回路、ＢＬ、、ＢＬ２・
・・ビット線、Ｃ１・・・セル容量、■○ｌ、ＩＯ２・
・・入出力バス、ＩＶＩ・・・インバータ、ＭＣ，・・
・メモリセル、Ｑｌ、Ｃ２１，Ｃ２２・・・トランジス
タ、ＴＢｌ、ＴＢ２・・・３ステートバツフア、ＷＬｌ
・・・ワード線。
路図及びこの実施例の動作を説明するための各部信号の
波形図、第３図及び第４図はそれぞれ従来の半導体記憶
装置の一例を示す回路図及びこの例の動作を説明するた
めの各部信号の波形図である。 １・・・センス増幅器、２・・・Ｙスイッチ回路、３・
・・差動増幅器、４・・・帰還回路、ＢＬ、、ＢＬ２・
・・ビット線、Ｃ１・・・セル容量、■○ｌ、ＩＯ２・
・・入出力バス、ＩＶＩ・・・インバータ、ＭＣ，・・
・メモリセル、Ｑｌ、Ｃ２１，Ｃ２２・・・トランジス
タ、ＴＢｌ、ＴＢ２・・・３ステートバツフア、ＷＬｌ
・・・ワード線。
Claims (1)
- 【特許請求の範囲】 １、複数のメモリセルと、これらメモリセルのうちの所
定のものを選択する複数のワード線と、選択された前記
メモリセルの情報を相補型の読出し信号として伝達する
対をなす第１及び第２のビット線と、これら第１及び第
２のビット線の読出し信号を増幅するセンス増幅器と、
前記第１及び第２のビット線からの読出し信号を外部へ
伝達するための対をなす第１及び第２の入出力バスと、
Ｙスイッチ信号により前記第１及び第２のビット線と前
記第１及び第２の入出力バスとの間の信号の伝達を制御
するＹスイッチ回路と、第１及び第２の入力端を前記第
１及び第２の入出力バスとそれぞれ対応して接続しこれ
ら第１及び第２の入出力バスの読出し信号を差動増幅し
て外部へ出力する差動増幅器とを有する半導体記憶装置
において、前記差動増幅器の出力端と第１及び第２の入
力端との間に、この差動増幅器の出力信号の反転信号及
び非反転信号をそれぞれこれら第１及び第２の入力端に
所定のタイミングで正帰還する帰還回路を設けたことを
特徴とする半導体記憶装置。 ２、帰還回路が、差動増幅器の出力信号を反転するイン
バータと、フィードバック制御信号により活性化し前記
差動増幅器の出力信号を前記差動増幅器の第１の入力端
に正帰還する第１の３ステートバッファ回路と、前記フ
ィードバック制御信号により活性化し前記インバータの
出力信号を前記差動増幅器の第２の入力端に供給する第
２の３ステートバッファ回路とを含んで構成された請求
項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289036A JPH04163789A (ja) | 1990-10-26 | 1990-10-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289036A JPH04163789A (ja) | 1990-10-26 | 1990-10-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04163789A true JPH04163789A (ja) | 1992-06-09 |
Family
ID=17737999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289036A Pending JPH04163789A (ja) | 1990-10-26 | 1990-10-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04163789A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63249996A (ja) * | 1987-04-06 | 1988-10-17 | Nec Corp | 入出力回路 |
-
1990
- 1990-10-26 JP JP2289036A patent/JPH04163789A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63249996A (ja) * | 1987-04-06 | 1988-10-17 | Nec Corp | 入出力回路 |
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