KR100546284B1 - 반도체 메모리 장치의 데이터 감지 회로 - Google Patents

반도체 메모리 장치의 데이터 감지 회로 Download PDF

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KR100546284B1
KR100546284B1 KR1019990003755A KR19990003755A KR100546284B1 KR 100546284 B1 KR100546284 B1 KR 100546284B1 KR 1019990003755 A KR1019990003755 A KR 1019990003755A KR 19990003755 A KR19990003755 A KR 19990003755A KR 100546284 B1 KR100546284 B1 KR 100546284B1
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Abstract

본 발명은 반도체 메모리 장치의 데이터 감지 회로에 관한 것으로서, 비트라인과 상보 비트라인으로 구성된 비트라인쌍을 구비하는 메모리 셀 어레이 및 외부와 연결되는 입출력선쌍에 연결된 데이터 감지 회로에 있어서, 상기 비트라인쌍에 발생하는 전압을 감지 및 증폭하고 상기 증폭된 전압을 출력선쌍을 통해서 상호 반전된 전압으로써 출력하는 감지 증폭기, 상기 감지 증폭기에 연결되어 상기 감지 증폭기의 동작 모드를 바꾸어주는 제어기, 상기 출력선쌍을 등화시키는 등화기, 상기 출력선쌍에 발생한 전압을 증폭하여 상기 입출력선쌍으로 전송하는 출력 증폭부, 및 상기 입출력선쌍의 전압을 상기 출력선쌍에 전달하는 스위칭부를 구비함으로써 메모리 셀 어레이에 저장된 데이터의 감지 속도가 향상된다.

Description

반도체 메모리 장치의 데이터 감지 회로{Data sensing circuit for semiconductor memory device}
도 1은 종래의 반도체 메모리 장치의 데이터 감지 회로를 설명하기 위하여 도시한 도면.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 데이터 감지 회로를 설명하기 위하여 도시한 도면.
도 3a 및 도 3b는 상기 도 2에 도시된 감지 증폭기가 각각 감지 모드와 재생 모드로 동작할 때의 회로도들
도 4는 상기 도 2에 도시된 반도체 메모리 장치의 독출 동작시 신호들의 타이밍도.
도 5는 상기 도 2에 도시된 반도체 메모리 장치의 기입 동작시 신호들의 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 메모리에 저장된 데이터를 감지하는 데이터 감지 회로에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는 메모리 셀 어레이와 상기 메모리 셀 어레이에 저장된 데이터를 감지하는 데이터 감지 회로 및 상기 데이터 감지 회로에 의해 감지된 데이터를 반도체 메모리 장치의 외부로 전송하는 입출력선을 구비한다.
도 1은 종래의 반도체 메모리 장치의 데이터 감지 회로를 설명하기 위하여 도시한 도면이다. 도 1을 참조하면, 종래의 반도체 메모리 장치는 데이터 감지 회로(101), 메모리 셀 어레이(111) 및 입출력선쌍들(RO,WI)을 구비한다. 메모리 셀 어레이(111)는 비트라인쌍(BL,
Figure 111999000859046-pat00001
)을 구비한다. 도 1에 도시된 데이터 감지 회로(101)는 제어 신호들(SAN,SAP)에 응답하여 비트라인쌍(BL,
Figure 111999000859046-pat00002
)의 전압을 감지하고 이를 증폭하는 감지 증폭기(121), 메모리 셀 어레이(111)의 데이터를 독출하거나 메모리 셀 어레이(111)에 데이터를 기입하지 않을 때는 등화 신호(EQ)에 응답하여 비트라인(BL)과 상보 비트라인(
Figure 111999000859046-pat00003
)을 전원 전압(VCC)의 절반 전압(0.5VCC)으로 충전시키는 등화기(131), 제어 신호(YR)에 응답하여 비트라인쌍(BL,
Figure 111999000859046-pat00004
)의 전압을 입출력선쌍(RO)으로 전달하는 칼럼 선택선 게이트(141), 및 메모리 셀 어레이(111)에 데이터를 기입할 때 제어 신호(YW)에 응답하여 비트라인쌍(BL,
Figure 111999000859046-pat00005
)과 입출력선쌍(WI)을 연결시켜주는 칼럼 선택선 게이트(151)를 구비한다.
상술한 종래의 데이터 감지 회로(101)를 구비하는 반도체 메모리 장치는 어드레스 핀들의 수가 많고, 감지 증폭기(121) 내에 구비되는 모스 트랜지스터(MOS Transistor)들의 비정합에 민감하며, 독출용 입출력선쌍(RO)들과 기입용 입출력선쌍(WI)들을 분리하여야 하므로 반도체 메모리 장치의 크기가 커지는 문제점을 가지 고 있다.
본 발명이 이루고자하는 기술적 과제는 상기 종래의 문제점들을 해결하고 메모리 셀 어레이에 저장된 데이터를 고속으로 감지하는 데이터 감지 회로를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 크기가 감소되는 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은,
비트라인과 상보 비트라인으로 구성된 비트라인쌍을 구비하는 메모리 셀 어레이 및 외부와 연결되는 입출력선쌍에 연결된 데이터 감지 회로에 있어서, 상기 비트라인쌍에 발생하는 전압을 감지 및 증폭하고 상기 증폭된 전압을 출력선쌍을 통해서 상호 반전된 전압으로써 출력하는 감지 증폭기, 상기 감지 증폭기에 연결되어 상기 감지 증폭기의 동작 모드를 바꾸어주는 제어기, 상기 출력선쌍을 등화시키는 등화기, 상기 출력선쌍에 발생한 전압을 증폭하여 상기 입출력선쌍으로 전송하는 출력 증폭부, 및 상기 입출력선쌍의 전압을 상기 출력선쌍에 전달하는 스위칭부를 구비하는 것을 특징으로 하는 데이터 감지 회로를 제공한다.
바람직하기는, 상기 제어기는 외부 신호에 의해 게이팅되어 상기 감지 증폭기의 입력과 출력을 교차 단락시키는 두 개의 NMOS 트랜지스터들을 구비하고, 상기 출력 증폭부는 상기 출력선쌍에 게이트들이 연결되고 상기 입출력선쌍에 드레인들 이 교차 연결되며 소오스들이 서로 연결된 두 개의 NMOS 트랜지스터들과 상기 두 개의 NMOS 트랜지스터들의 소오스들과 접지단이 연결되며 칼럼 선택선 신호에 의해 게이팅되는 다른 하나의 NMOS 트랜지스터를 구비한다.
바람직하기는 또, 상기 감지 증폭기는 상기 메모리 셀 어레이에 저장된 데이터를 독출할 때 상기 비트라인의 전압과 상보 비트라인의 전압을 비교 및 증폭하는 차동 증폭기이며, 상기 메모리 셀 어레이에 데이터를 기입할 때 상기 입출력선쌍을 통해서 입력되는 데이터를 반전시켜서 상기 비트라인과 상보 비트라인에 전달하는 인버터이다.
바람직하기는 또한, 상기 칼럼 선택선 신호는 독출시 액티브되고, 상기 스위칭부는 상기 출력선쌍에 연결되며 칼럼선택선 신호에 의해 게이팅되어 상기 입출력선쌍을 상기 출력선쌍과 전기적으로 연결시킨다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은,
데이터를 저장하는 메모리 셀 어레이, 상기 메모리 셀 어레이에 연결되며 상호 반전된 전압을 전달하는 비트라인과 상보 비트라인으로 구성된 비트라인쌍, 상기 비트라인과 상보 비트라인의 캐패시턴스를 감소시키는 제어기, 상기 비트라인쌍에 발생하는 전압을 감지 및 증폭하고 상기 증폭된 전압을 출력선쌍을 통해서 상호 반전된 전압으로써 출력하는 감지 증폭기, 상기 출력선쌍을 등화시키는 등화기, 상기 출력선쌍에 발생한 전압을 외부로 전달하거나 또는 외부 전압을 상기 출력선들로 전달하는 입출력선쌍, 독출시 칼럼 선택선 신호에 의해 게이팅되어 상기 출력선쌍의 전압을 증폭하여 상기 입출력선쌍에 전달하는 출력 증폭부, 및 기입시 다른 칼럼 선택선 신호에 의해 게이팅되어 상기 출력선쌍을 상기 입출력선쌍과 전기적으로 연결시키는 다른 스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
바람직하기는, 상기 제어기는 상기 비트라인과 상기 상보 비트라인에 연결되며 외부 제어 신호에 의해 게이팅되는 NMOS 트랜지스터들을 구비하고, 상기 출력 증폭부는 상기 출력선쌍에 게이트들이 연결되고 상기 입출력선쌍에 드레인들이 교차 연결되며 소오스들이 서로 연결된 두 개의 NMOS 트랜지스터들과 상기 두 개의 NMOS 트랜지스터들의 소오스들과 접지단이 연결되며 칼럼 선택선 신호에 의해 게이팅되는 다른 하나의 NMOS 트랜지스터를 구비한다.
상기 본 발명에 의하여 데이터 감지 회로는 메모리 셀 어레이에 저장된 데이터를 고속으로 감지하며 반도체 메모리 장치의 크기가 감소된다.
이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 데이터 감지 회로를 설명하기 위하여 도시한 도면이다. 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 데이터 감지 회로(201)는 제어기(261), 감지 증폭기(221), 등화기(231), 출력 증폭부(241) 및 스위칭부(251)를 구비한다. 제어기(261)는 비트라인쌍(BL,
Figure 111999000859046-pat00006
)을 통하여 메모리 셀 어레이(211)에 연결되고, 출력 증폭부(241)와 스위칭부(251)에 입출력선쌍(IO,
Figure 111999000859046-pat00007
)이 연결된다.
제어기(261)는 비트라인(BL)과 상보 비트라인(
Figure 111999000859046-pat00008
) 사이에 연결된다. 제어기(261)는 NMOS 트랜지스터들(263,265)을 구비하며, 트랜지스터들(263,265)은 제어 신호(DR)에 의해 게이팅된다. 즉, 제어 신호가 논리 하이(logic high)이면 NMOS 트랜지스터들(263,265)은 턴온(turn-on)되어 비트라인(BL)을 PMOS 트랜지스터(M3)의 게이트에 연결시키고 상보 비트라인(
Figure 111999000859046-pat00009
)을 PMOS 트랜지스터(M4)의 게이트에 연결시킨다. 두 개의 NMOS 트랜지스터들(263,265)이 비트라인들(BL,
Figure 111999000859046-pat00010
) 사이에 연결됨에 따라 비트라인을 상기 두 개의 NMOS 트랜지스터들(263,265)의 게이트가 접지되면 비트라인의 캐패시턴스는 두 개의 NMOS 트랜지스터들(263,265)의 접합 캐패시턴스(junction capacitance)와 상기 감지 증폭기의 두 개의 NMOS 트랜지스터들(M1,M2)의 게이트 캐패시턴스의 합으로 대체된다. 이와 같이, 도 1에 도시된 종래의 회로에서는 비트라인들(BL,
Figure 111999000859046-pat00011
)의 캐패시턴스가 네 개의 NMOS 트랜지스터들과 한 개의 PMOS 트랜지스터의 접합 캐패시턴스와 두 개의 NMOS 트랜지스터들의 게이트 캐패시턴스와 한 개의 PMOS 트랜지스터의 게이트 캐패시턴스의 합인 데 반해 본 발명의 비트라인들(BL,
Figure 111999000859046-pat00012
) 사이의 접합 캐패시턴스는 두 개의 NMOS 트랜지스터들(263,265)의 접합 캐패시턴스와 두 개의 NMOS 트랜지스터들(M1,M2)의 게이트 캐패시턴스의 합이므로 그만큼 비트라인들(BL,
Figure 111999000859046-pat00013
)의 캐패시턴스는 감소된다.
감지 증폭기(221)는 비트라인쌍(BL,
Figure 111999000859046-pat00014
)에 발생하는 전압을 감지 및 증폭하고 상기 증폭된 전압을 출력선쌍(SA,
Figure 111999000859046-pat00015
)을 통해서 상호 반전된 전압으로써 출력한다. 감지 증폭기(221)는 PMOS 트랜지스터들(M3,M4)과 NMOS 트랜지스터들(M1,M2)을 구비한다. 감지 증폭기(221)는 감지 모드와 재생 모드로 동작한다. 감지 증폭기(221)의 감지 모드와 재생 모드에 대해서는 도 3a 및 도 3b를 참조하여 상세히 설명하기로 한다. 비트라인쌍(BL,
Figure 111999000859046-pat00016
)이 NMOS 트랜지스터들(M1,M2)에만 연결됨으로써 감지 증폭기(221)의 기생 캐패시턴스는 NMOS 트랜지스터들(M1,M2)의 게이트 캐패시턴스들뿐이다.
따라서, 독출 동작시 비트라인들(BL,
Figure 111999000859046-pat00017
) 사이에 발생하는 전압차가 커지게 되고, 이로 인하여 데이터의 감지 속도가 증가된다.
등화기(231)는 출력선들(SA,
Figure 111999000859046-pat00018
)을 등화시킨다. 등화기(231)는 NMOS 트랜지스터들(233,235,237)을 구비하고, 등화 신호(EQ)가 논리 하이(logic high)로써 액티브(active)되면 NMOS 트랜지스터들(233,235,237)이 모두 턴온되어 전원 전압(VCC)의 절반 전압(0.5VCC)을 출력선들(SA,
Figure 111999000859046-pat00019
)에 공급한다. 즉, 출력선들(SA,
Figure 111999000859046-pat00020
)은 독출 동작과 기입 동작이 진행되지 않을 때에는 0.5VCC로 동일하게 프리차지(precharge)된다.
출력 증폭부(241)는 출력선쌍(SA,
Figure 111999000859046-pat00021
)에 발생한 전압을 칼럼 선택선 신호(CSLR)에 의해 제어되어 입출력선쌍(IO,
Figure 111999000859046-pat00022
)으로 전송한다. 출력 증폭부(241)는 NMOS 트랜지스터들(243,245,247)을 구비한다. NMOS 트랜지스터(247)는 칼럼 선택선 신호(CSLR)에 의해 게이팅되는 NMOS 차동 증폭단(243,245)을 구동한다. NMOS 트랜지스터(245)는 출력선(SA)의 전압을 증폭하여 입출력선(IO)으로 전달한다. NMOS 트랜지스터(243)는 상보 출력선(
Figure 111999000859046-pat00023
)의 전압을 증폭하여 상보 입출력선(
Figure 111999000859046-pat00024
)으로 전달한다. 독출시 출력선쌍(SA,
Figure 111999000859046-pat00025
)의 전압이 충분히 전개된 후에 칼럼 선택선 신호(CSLR)가 액티브되어 출력선쌍(SA,
Figure 111999000859046-pat00026
)의 전압이 증폭되어 입출력선쌍(IO,
Figure 111999000859046-pat00027
)으로 전달된다. 출력 증폭부(241)는 직접 감지 방식으로 구성되어 있으므로 입출력선쌍(IO,
Figure 111999000859046-pat00028
)과 출력선쌍(SA,
Figure 111999000859046-pat00029
)이 분리되어있어서 칼럼 선택선 신호(CSLR)가 액티브되는 시점이 빠르다.
스위칭부(251)는 출력선쌍(
Figure 111999000859046-pat00030
)에 연결되며 칼럼 선택선 신호(CSLW)에 의해 게이팅되어 출력선쌍(
Figure 111999000859046-pat00031
)을 입출력선쌍(IO,
Figure 111999000859046-pat00032
)과 전기적으로 연결시킨다. 스위칭부(251)는 NMOS 트랜지스터들(253,255)을 구비한다. NMOS 트랜지스터(253)는 칼럼 선택선 신호(CSLW)에 의해 게이팅되어 상보 출력선(
Figure 111999000859046-pat00033
)을 입출력선(IO)과 전기적으로 연결시키고, NMOS 트랜지스터(255)는 칼럼 선택선 신호(CSLW)에 의해 게이팅되어 출력선(SA)을 상보 입출력선(
Figure 111999000859046-pat00034
)과 전기적으로 연결시킨다. 즉, 데이터를 상기 메모리 셀 어레이(211)에 기입할 경우, 칼럼 선택선 신호(CSLW)가 논리 하이로써 액티브되면 상보 출력선(
Figure 111999000859046-pat00035
)과 입출력선(IO) 및 출력선(SA)과 상보 입출력선(
Figure 111999000859046-pat00036
)이 전기적으로 연결되어 입출력선쌍(IO,
Figure 111999000859046-pat00037
)의 데이터는 출력선쌍(SA,
Figure 111999000859046-pat00038
)으로 전달된다.
상술한 바와 같이, 데이터 감지 회로(201)는 비트라인들(BL,
Figure 111999000859046-pat00039
) 사이에 연결된 제어기(261)를 구비하고, 감지 증폭기(221)의 NMOS 트랜지스터들(M1,M2)만 비트라인들(BL,
Figure 111999000859046-pat00040
)에 각각 연결됨으로써 비트라인쌍(BL,
Figure 111999000859046-pat00041
)과 감지 증폭기의 캐패시턴스가 감소되어 비트라인쌍(BL,
Figure 111999000859046-pat00042
)의 전압을 감지하는 속도가 향상되고, 하나의 입출력선쌍(IO,
Figure 111999000859046-pat00043
)을 통하여 독출 및 기입을 하게 되므로 반도체 메모리 장치의 크 기가 감소된다.
도 3a는 상기 도 2에 도시된 감지 증폭기(221)가 감지 모드로 동작할 때의 동작을 설명하기 위해 도시한 도면들이다. 감지 모드에서 제어 신호(DR)는 논리 로우(low)로 된다. 따라서, 감지 증폭기(221)는 교차 연결된 PMOS 트랜지스터들(M3,M4)을 부하로 가지며 비트라인(BL)과 상보 비트라인(
Figure 111999000859046-pat00044
)의 전압을 NMOS 트랜지스터들(M1,M2)의 입력으로 하는 차동 증폭기로 된다. 따라서, 감지 증폭기(221)는 감지 모드에서 비트라인(BL)과 상보 비트라인(
Figure 111999000859046-pat00045
)의 전압차를 감지하여 증폭한다.
도 3b는 상기 도 2에 도시된 감지 증폭기(221)가 재생 모드로 동작할 때의 동작을 설명하기 위해 도시한 도면들이다. 감지 모드에서 감지된 데이터가 입출력선쌍(IO,
Figure 111999000859046-pat00046
)으로 전송되고 난 후 반도체 메모리 장치는 재생 모드로 진입한다. 재생 모드에서는 제어 신호(DR)는 논리 하이로 된다. 따라서, 감지 증폭기(221)는 전체적으로 교차 연결된 인버터 형태가 되어 데이터의 래취(latch) 및 재생 기능을 갖는다. 즉, 출력선(SA)의 전압이 논리 하이이면 NMOS 트랜지스터(M1)가 턴온되어 비트라인(BL)은 논리 로우로 되고, 상보 출력선(
Figure 111999000859046-pat00047
)의 전압이 논리 하이이면 NMOS 트랜지스터(M2)가 턴온되어 상보 비트라인(
Figure 111999000859046-pat00048
)은 논리 로우로 된다. PMOS 트랜지스터들(M3,M4)은 부하 역할을 한다.
도 4는 상기 도 2에 도시된 반도체 메모리 장치의 독출 동작시 신호들의 타이밍도이다. 도 4를 참조하여 반도체 메모리 장치의 독출 동작을 설명하기로 한다. 반도체 메모리 장치의 독출 동작은 전하 재분포 단계, 감지 단계 및 입출력 전달 단계로 구분된다.
반도체 메모리 장치가 대기 상태일 때는 로우 어드레스 스트로브(row address strobe) 신호(
Figure 111999000859046-pat00049
)와 칼럼 어드레스 스트로브(column address strobe) 신호(
Figure 111999000859046-pat00050
)는 각각 논리 하이(high)로 디세이블(disable)되어있고, 등화 신호(EQ)는 논리 하이로 액티브되어 등화기(231)가 활성화되며 그로 인하여 출력선쌍(SA,
Figure 111999000859046-pat00051
)은 전원 전압(VCC)의 절반 전압(0.5VCC)으로 프리차지되어있다. 또한, 제어 신호(DR)는 논리 로우(low)로 되어 제어기(261)는 비활성화 상태로 유지된다. 제어 신호들(SAN,SAP)은 전원 전압의 절반 전압(0.5VCC)으로 유지된다.
데이터를 독출하기 위해서는 반도체 메모리 장치는 전하 재분포 단계로 진입한다. 그러면, 로우 어드레스 스트로브 신호(
Figure 111999000859046-pat00052
)가 논리 로우로 인에이블(enable)되고 외부 어드레스가 입력되어 메모리 셀 어레이(211)의 특정 메모리 셀을 지정한다. 그러면, 지정된 메모리 셀의 전하와 비트라인쌍(BL,
Figure 111999000859046-pat00053
)의 전하가 각각의 캐패시턴스에 의해 재분포되므로 비트라인들(BL,
Figure 111999000859046-pat00054
) 사이에 전압차가 발생하게 되고 상기 전압차가 감지 증폭기(221)의 입력 신호가 된다. 이 때, 등화 신호(EQ)는 논리 로우로 인액티브(inactive)되며 제어 신호(SAN)는 접지 전압(VSS)으로, 제어 신호(SAP)는 전원 전압(VCC)으로 상승한다.
이어서, 반도체 메모리 장치는 감지 단계로 진입한다. 감지 단계에서 감지 증폭기(221)는 감지 모드와 재생 모드를 갖는다. 먼저, 감지 모드에서 제어 신호(DR)는 논리 로우로 유지되고 감지 증폭기(221)는 교차결합(cross-couple)된 PMOS 트랜지스터 부하를 갖는 NMOS 차동 증폭단이 되어 비트라인쌍(BL,
Figure 111999000859046-pat00055
)의 전압 차를 감지하고 이를 증폭하여 출력선쌍(SA,
Figure 111999000859046-pat00056
)에 전달한다. 다음에 재생 모드로 진입한다. 재생 모드에서 제어 신호(DR)는 논리 하이로 되어 감지 증폭기(221)는 전체적으로 교차 결합된 인버터 형태가 되어 감지 증폭기(221)에서 증폭된 신호를 래취시키고 상기 지정된 메모리 셀을 재생한다.
상기 감지 단계에서 출력선쌍(SA,
Figure 111999000859046-pat00057
) 사이에 일정한 크기의 전압차가 발생하면, 반도체 메모리 장치는 입출력 전달 단계로 진입한다. 그러면, 칼럼 어드레스 스트로브 신호(
Figure 111999000859046-pat00058
)는 논리 로우로 인에이블되고, 칼럼 선택선 신호(CSLR)가 액티브되어 출력 증폭부(241)를 활성화시킨다. 출력 증폭부(241)가 활성화되면 출력선쌍(SA,
Figure 111999000859046-pat00059
)의 데이터는 입출력선쌍(IO,
Figure 111999000859046-pat00060
)으로 전달된다.
도 5는 상기 도 2에 도시된 반도체 메모리 장치의 기입 동작시 신호들의 타이밍도이다. 도 5를 참조하면, 반도체 메모리 장치의 기입 동작시에는 칼럼 선택선 신호(CSLR)를 논리 로우로 하고 칼럼 선택선 신호(CSLW)와 제어 신호(DR)를 논리 하이로 활성화시켜서 입출력선쌍(IO,
Figure 111999000859046-pat00061
)의 데이터를 비트라인쌍(BL,
Figure 111999000859046-pat00062
)에 전달한다. 비트라인쌍(BL,
Figure 111999000859046-pat00063
)에 전달된 데이터는 메모리 셀 어레이 중 외부 어드레스 신호에 의해 지정된 메모리 셀에 기입된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기 술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 비트라인쌍(BL,
Figure 111999000859046-pat00064
)의 캐패시턴스가 감소되므로 데이터 감지 회로(201)의 데이터 감지 속도가 향상되고, 입출력선쌍(IO,
Figure 111999000859046-pat00065
)을 공유함으로써 반도체 메모리 장치의 크기가 감소된다.

Claims (10)

  1. 비트라인(BL)과 상보 비트라인(
    Figure 112005062381559-pat00072
    )으로 구성된 비트라인쌍을 구비하는 메모리 셀 어레이(211) 및 외부와 연결되는 입출력선쌍(IO,
    Figure 112005062381559-pat00073
    )에 연결된 데이터 감지 회로(201)에 있어서,
    상기 비트라인쌍에 발생하는 전압을 감지 및 증폭하고 상기 증폭된 전압을 출력선쌍(SA,
    Figure 112005062381559-pat00074
    )을 통해서 상호 반전된 전압으로써 출력하는 감지 증폭기(221);
    상기 감지 증폭기에 연결되어 상기 감지 증폭기의 동작 모드를 바꾸어주는 제어기(261);
    상기 출력선쌍을 등화시키는 등화기(231);
    상기 출력선쌍에 발생한 전압을 증폭하여 상기 입출력선쌍으로 전송하는 출력 증폭부(241); 및
    상기 입출력선쌍의 전압을 상기 출력선쌍에 전달하는 스위칭부(251)를 구비하는 것을 특징으로 하는 데이터 감지 회로.
  2. 제1항에 있어서, 상기 제어기는 외부 신호(DR)에 의해 게이팅되어 상기 감지 증폭기의 입력과 출력을 교차 단락시키는 두 개의 NMOS 트랜지스터들(263,265)을 구비하는 것을 특징으로 하는 데이터 감지 회로.
  3. 제1항에 있어서, 상기 감지 증폭기는 상기 메모리 셀 어레이에 저장된 데이터를 독출할 때 상기 비트라인의 전압과 상보 비트라인의 전압을 비교 및 증폭하는 차동 증폭기인 것을 특징으로 하는 데이터 감지 회로.
  4. 제1항에 있어서, 상기 감지 증폭기는 상기 메모리 셀 어레이에 데이터를 기입할 때 상기 입출력선쌍을 통해서 입력되는 데이터를 반전시켜서 상기 비트라인과 상보 비트라인에 전달하는 인버터인 것을 특징으로 하는 데이터 감지 회로.
  5. 제1항에 있어서, 상기 출력 증폭부는
    상기 출력선쌍에 게이트들이 연결되고 상기 입출력선쌍에 드레인들이 교차 연결되며 소오스들이 서로 연결된 두 개의 NMOS 트랜지스터들(243,245);
    상기 두 개의 NMOS 트랜지스터들의 소오스들과 접지단이 연결되며 칼럼 선택선 신호에 의해 게이팅되는 다른 하나의 NMOS 트랜지스터(247)를 구비하는 것을 특징으로 하는 데이터 감지 회로.
  6. 제5항에 있어서, 상기 칼럼 선택선 신호는 독출시 액티브되는 것을 특징으로 하는 데이터 감지 회로.
  7. 제1항에 있어서, 상기 스위칭부는 상기 출력선쌍에 연결되며 칼럼선택선 신호에 의해 게이팅되어 상기 입출력선쌍을 상기 출력선쌍과 전기적으로 연결시키는 것을 특징으로 하는 데이터 감지 회로.
  8. 데이터를 저장하는 메모리 셀 어레이(221);
    상기 메모리 셀 어레이에 연결되며 상호 반전된 전압을 전달하는 비트라인(BL)과 상보 비트라인(
    Figure 112005062381559-pat00075
    )으로 구성된 비트라인쌍;
    상기 비트라인과 상보 비트라인의 캐패시턴스를 감소시키는 제어기(261);
    상기 비트라인쌍에 발생하는 전압을 감지 및 증폭하고 상기 증폭된 전압을 출력선쌍(SA,
    Figure 112005062381559-pat00076
    )을 통해서 상호 반전된 전압으로써 출력하는 감지 증폭기(221);
    상기 출력선쌍을 등화시키는 등화기(231);
    상기 출력선쌍에 발생한 전압을 외부로 전달하거나 또는 외부 전압을 상기 출력선들로 전달하는 입출력선쌍(IO,
    Figure 112005062381559-pat00077
    );
    독출시 칼럼 선택선 신호(CSLR)에 의해 게이팅되어 상기 출력선쌍의 전압을 증폭하여 상기 입출력선쌍에 전달하는 출력 증폭부(241); 및
    기입시 다른 칼럼 선택선 신호에 의해 게이팅되어 상기 출력선쌍을 상기 입출력선쌍과 전기적으로 연결시키는 다른 스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제어기는 상기 비트라인과 상기 상보 비트라인에 연결되며 외부 제어 신호(DR)에 의해 게이팅되는 NMOS 트랜지스터들(263,265)을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 출력 증폭부는
    상기 출력선쌍에 게이트들이 연결되고 상기 입출력선쌍에 드레인들이 교차 연결되며 소오스들이 서로 연결된 두 개의 NMOS 트랜지스터들(243,245);
    상기 두 개의 NMOS 트랜지스터들의 소오스들과 접지단이 연결되며 칼럼 선택선 신호에 의해 게이팅되는 다른 하나의 NMOS 트랜지스터(247)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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