KR0164804B1 - 센싱동작이 효율적으로 이루어지는 반도체 메모리장치 - Google Patents

센싱동작이 효율적으로 이루어지는 반도체 메모리장치 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 :
격리제어신호에 응답하여 센싱동작이 효율적으로 이루어지도록 하는 반도체 메모리장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
고속으로 센싱동작을 수행하는 반도체 메모리장치를 제공함에 있다.
3. 발명의 해결방법의 요지 :
반도체 메모리장치에 있어서, 비트라인쌍에 형성되며 인가되는 격리제어신호의 논리 레벨상태에 응답하여 엔형 및 피형 센스앰프를 상기 비트라인쌍에 전기적으로 연결하거나 격리하는 격리트랜지스터와, 액세스동작시 상기 격리트랜지스터가 전기적으로 연결하는 동작을 할 경우에 상기 비트라인의 로딩을 분산시키기 위하여 상기 격리제어신호를 소정시간동안 지연시켜 상기 격리트랜지스터에 인가하는 지연부를 구비하는 것을 요지로 한다.
4. 발명의 중요한 용도 :
고속으로 센싱동작을 수행하는 반도체 메모리장치에 적합하다.

Description

센싱동작이 효율적으로 이루어지는 반도체 메모리장치
제1도는 종래의 센스앰프회로를 포함하는 반도체 메모리장치의 코아부구성을 보여주는 회로도.
제2도는 제1도에 따른 동작타이밍도.
제3도는 본 발명의 실시예에 따른 센스앰프회로를 포함하는 반도체 메모리장치의 코아부구성을 보여주는 회로도.
제4도는 제3도에 따른 동작타이밍도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 격리제어신호에 응답하여 센싱동작이 효율적으로 이루어지도록 하는 반도체 메모리장치에 관한 것이다.
반도체 메모리장치가 고집적화됨에 따라 더욱 정밀한 감지동작을 수행하는 소자들이 요구되고 있다. 이와 함께 회로구성 및 제어신호의 공급을 적절히 하여 감지동작을 용이하게 하는 것도 집적화된 메모리장치에서 불가결한 과제가 되고 있다. 반도체 메모리장치의 센스앰프회로에 있어서, 집적화로 인하여 한쌍의 비트라인쌍에 접속되는 메모리셀의 갯수는 많아지고 이에 따라 비트라인의 로딩도 커지게 된다. 상기와 같이 대용량의 로딩을 지니는 비트라인과 메모리셀의 차아지셰어링동작으로 인하여 발생되는 비트라인쌍간의 전압차이는 집적화에 비례하여 점점 줄어들 수 밖에 없다. 미세한 전압차이를 갖는 비트라인쌍의 전압을 감지하는 센스앰프회로는 오동작을 발생할 확률이 더욱 커지게 되므로 센싱동작을 효율적으로 수행하는 문제는 반도체 메모리장치의 커다란 과제이다. 상기와 같이 효율적인 센싱동작을 수행하기 위한 종래의 기술들이 본 출원인에 의해 출원된 특허출원 제94-38971호, 제목 반도체 메모리장치의 센스앰프회로.에 자세히 개시되어 있다.
제1도는 전술된 특허출원에 나타나 있는 종래의 센스앰프회로를 포함하는 반도체 메모리장치의 코아부구성을 보여주는 회로도이다. 메모리셀어레이부(100)와, 다수의 비트라인쌍과, 상기 비트라인쌍에 채널이 직렬로 연결된 엔형트랜지스터(7,8,9)로 이루어져 스탠바이동작시 상기 비트라인쌍을 소정전압레벨로 프리차아지 및 등화하는 프리차아지 및 등화회로와, 액세스동작시 낮은 전압레벨의 비트라인을 접지전압레벨로 방전하며 엔형트랜지스터(3,4)로 이루어진 엔형센스앰프와, 액세스동작시 높은 전압레벨의 비트라인을 전원전압레벨로 충전하여 피형트랜지스터(5,6)로 이루어진 피형센스앰프회로와, 상기 비트라인쌍상에 드레인은 상기 메모리셀어레이부(100)의 비트라인과 연결되고 소오스는 상기 센스앰프와 등화회로부에 연결된 비트라인에 연결되고 게이트는 격리제어신호가 입력되는 격리트랜지스터(1,2)로 구성된다. 즉, 설명의 이해를 쉽게 하기 위하여 하나의 비트라인을 제1비트라인과 제1서브비트라인으로 명한다면, 상기 격리트랜지스터(1)에 의해 드레인은 메모리셀어레이부의 비트라인인 상기 제1비트라인과 연결되고 소오스는 센스증폭부와 등화회로부의 비트라인인 상기 제1서브비트라인에 연결된 구조를 가진다. 이와같이 상기 격리트랜지스터(2)의 경우도 일치된다.
제2도는 제1도에 따른 동작파형도이다. 상기 제1도 및 제2도를 참조하여 제1도에 나타난 회로의 동작이 설명된다.
상기 제2도의 도면상의 신호인 ISO는 상기 격리트랜지스터(1,2)의 게이팅신호이며, LA는 상기 센스증폭기의 제어신호이며, LAB는 상기 LA의 상보적인 신호이며, PIEQ는 상기 프리차아지 및 등화회로를 이루고 있는 트랜지스터(7,8,9)의 게이팅신호이며, WL 및 BL은 워드라인과 비트라인에 인가되는 리이드신호임을 미리 인지시키는 바이다.
상기 비트라인의 데이타를 리이드하기 위한 동작의 경우에 상기 격리트랜지스터(1,2)를 계속 열어놓기 때문에 비트라인쌍의 상기 제1,2비트라인 및 제1,2서브비트라인 전체의 로딩을 상기 센스증폭회로에서 감지하여 증폭을 한다. 부연하자면 상기 제1도와 같은 종래의 회로에서는 스탠바이상태에서나 액세스동작시 상기 격리트랜지스터들은 항상 도통된 상태를 유지하게 된다. 이에따라, 비트라인전체에 해당되는 로딩이 상당히 커서 비트라인과 메모리셀간의 전하의 차아지셰어링동작후에 발생되는 비트라인쌍간의 전압차이가 적어서 센싱속도가 느리고 센싱동작에 있어서 오동작이 발생될 확률이 커지게 된다.
따라서 본 발명의 목적은 고속으로 센싱동작을 수행하는 반도체 메모리장치를 제공함에 있다.
본 발명의 다른 목적은 차아지셰어링동작으로 발생되는 비트라인쌍간의 전압차이를 크게 하므로서 오동작발생율을 줄인 안정적인 반도체 메모리장치를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명에 따라, 다수의 메모리셀과, 다수의 비트라인쌍과, 스탠바이동작시 비트라인쌍을 소정전압레벨로 프리차아지 및 등화하는 프리차아지 및 등화회로와, 액세스동작시 낮은 전압레벨의 비트라인을 접지전압레벨로 방전하는 엔형센스앰프와, 액세스동작시 높은 전압레벨의 비트라인을 전원전압레벨로 충전하는 피형 센스앰프회로를 구비하는 반도체 메모리장치에 있어서, 상기 비트라인쌍에 형성되며 인가되는 격리제어신호의 논리 레벨상태에 응답하여 상기 엔형 및 피형 센스앰프를 상기 비트라인쌍에 전기적으로 연결하거나 격리하는 격리트랜지스터와, 상기 액세스동작시 상기 격리트랜지스터가 전기적으로 연결하는 동작을 할 경우에 상기 비트라인의 로딩을 분산시키기 위하여 상기 격리제어신호를 소정시간동안 지연시켜 상기 격리트랜지스터에 인가하는 지연부를 구비함을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 본 발명의 실시예에 따른 센스앰프회로를 포함하는 반도체 메모리장치의 코아부구성을 보여주는 회로도이다.
제3도의 구성은 상기 제1도 회로 구성에서 액세스동작의 소정시간동안 디스에이블시키기 위하여 상기 격리트랜지스터(1,2)의 게이트에 입력되는 격리제어신호를 칩인에이블신호와 같은 마스터 클럭을 입력으로 하는 지연수단 또는 펄스발생수단(300)을 더 구비하여 상기 격리제어신호를 지연발생시키는 것이다. 이에, 상기 지연수단 또는 상기 펄스발생수단(300)은 통상적인 회로도이므로 회로도와 그의 동작설명은 생략한다. 제3도에서, 상기 격리트랜지스터(1,2)는 인가되는 격리제어신호 ISO의 논리레벨상태(하이 또는 로우)에 응답하여 상기 엔형 및 피형 센스앰프(3,4,5,6)를 상기 비트라인쌍에 전기적으로 연결하거나 격리한다. 그런데, 데이터의 액세스동작시 상기 격리트랜지스터(1,2)가 전기적으로 연결하는 동작을 할 경우에 비트라인의 로딩을 분산시키기 위하여 상기 격리제어신호 ISO를 소정시간동안 지연시켜 상기 격리트랜지스터(1,2)의 게이트에 인가하는 것이 상기 지연수단 또는 펄스발생수단(300)의 동작인 것이다.
제4도는 제3도에 따른 동작타이밍도를 도시하고 있다. 상기 제3도 및 제4도를 참조하여 제3도에 나타난 회로의 동작이 설명된다. 먼저, 리드동작모드에서 PIEQ가 하이에서 로우로 바뀌면 프리차아지 및 등화동작이 완료되어 제1,2서브비트라인의 전위는 하프 전원전압(1/2 Vcc)가 된다. 선택된 워드라인이 전원전압 이상의 레벨로 유지되면 상기 메모리셀 어레이부100내의 선택된 메모리 셀에 축적된 차아지가 상기 비트라인에 디벨롭되어 전하분배(차아지 셰어링)동작이 일어난다. 이에 따라 동일한 전위를 유지하고 있던 비트라인쌍의 전위는 서로 반대로 하강하거나 상승하기 시작한다. 이 경우에, 제4도의 파형 ISO의 레벨에서 알 수 있는 바와 같이, 비트라인의 로딩을 분산시키기 위하여 제4도의 칩인에이블 신호를 수신하는 지연수단이나 펄스수단(300)의 동작에 의해 상기 격리제어신호 ISO는 소정시간동안 전원전압레벨에서 0볼트로 천이된다. 이에 따라 상기 격리트랜지스터(1,2)의 게이트에는 로우레벨이 인가되므로 동작이 디스에이블된다. 그 결과로서 제1비트라인과 제1서브비트라인은 전기적으로 미연결(격리)되고 제2비트라인과 제2서브비트라인은 전기적으로 분리된다. 즉, 차아지 셰어링된 만큼의 전위에 해당하는 데이타가 실린상태에서 상기 엔형트랜지스터(3,4)로 이루어진 엔형센스앰프의 동작중간 또는 동시에 상기 격리제어신호 ISO를 하이(VCC전압)에서 로우(VSS전압)상태로 디스에이블시켜 상기 비트라인 전체의 로딩을 감지하지 않고 일부의 비트라인인 상기 제1,2비트라인의 로딩만으로 상기 센스앰프가 감지동작을 행하게 된다. 이에 따라, 상기 제1,2서브비트라인은 신속한 시간내에 증폭된 전위차를 가진다. 그리고, 상기 제1,2비트라인의 데이타 리스토아(restore)가 필요한 경우에만 일정시간 이후에 상기 신호 ISO를 다시 VCC+(1/2)Vt이상인 하이로 인에이블시켜 완전히 디벨롭(develop)된 상기 제1,2비트라인의 데이타를 상기 제1,2서브 비트라인으로 전송하게 된다.
상기한 바와 같은 본 발명에 따르면, 고속으로 센싱동작을 수행하며, 차아지셰어링동작으로 발생되는 비트라인쌍간의 전압차이를 크게 하므로서 오동작발생율을 줄일 수 있는 효과가 있다.

Claims (3)

  1. 다수의 메모리셀과, 다수의 비트라인쌍과, 스탠바이동작시 비트라인쌍을 소정전압레벨로 프리차아지 및 등화하는 프리차아지 및 등화회로와, 액세스동작시 낮은 전압레벨의 비트라인을 접지전압레벨로 방전하는 엔형센스앰프와, 액세스동작시 높은 전압레벨의 비트라인을 전원전압레벨로 충전하는 피형 센스앰프회로를 구비하는 반도체 메모리장치에 있어서, 상기 비트라인쌍에 형성되며 인가되는 격리제어신호의 논리 레벨상태에 응답하여 상기 엔형 및 피형 센스앰프를 상기 비트라인쌍에 전기적으로 연결하거나 격리하는 격리트랜지스터와, 상기 액세스동작시 상기 격리트랜지스터가 전기적으로 연결하는 동작을 할 경우에 상기 비트라인의 로딩을 분산시키기 위하여 상기 격리제어신호를 소정시간동안 지연시켜 상기 격리트랜지스터에 인가하는 지연부를 구비함을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 격리제어신호가 칩외부에서 전달되는 제어신호에 응답하여 발생되고 소정폭을 지니는 펄스신호임을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 소정시간이 비트라인과 메모리셀간의 차아지셰어링동작을 보장하는 데 걸리는 시간임을 특징으로 하는 반도체 메모리장치.
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