JP3277557B2 - デュアルポートメモリ - Google Patents
デュアルポートメモリInfo
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- JP3277557B2 JP3277557B2 JP16804792A JP16804792A JP3277557B2 JP 3277557 B2 JP3277557 B2 JP 3277557B2 JP 16804792 A JP16804792 A JP 16804792A JP 16804792 A JP16804792 A JP 16804792A JP 3277557 B2 JP3277557 B2 JP 3277557B2
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- transistor
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- signal line
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Description
【０００１】
【産業上の利用分野】本発明は、デュアルポートメモリ
に関する。
に関する。
【０００２】
【従来の技術】図３は、従来のデュアルポートメモリの
読み出し書き込み回路を含むセンスアンプ部の回路図で
ある。図３において、Ｔ１０，Ｔ４０はライトスイッ
チ、Ｔ２０，Ｔ５０はＹスイッチ、Ｔ３０，Ｔ６０は全
対のビット線に書き込みを行うためのスイッチ（フラッ
シュライトスイッチ）、ＷＳＷはライトスイッチ制御信
号線、ＦＷＧはフラッシュライト制御信号線、ＹＳＷは
Ｙスイッチ制御信号線、ＷＢＳ１Ｔ，ＷＢＳ１Ｂはデー
タバス、ＢＬ１，ＢＬ２はビット線である。
読み出し書き込み回路を含むセンスアンプ部の回路図で
ある。図３において、Ｔ１０，Ｔ４０はライトスイッ
チ、Ｔ２０，Ｔ５０はＹスイッチ、Ｔ３０，Ｔ６０は全
対のビット線に書き込みを行うためのスイッチ（フラッ
シュライトスイッチ）、ＷＳＷはライトスイッチ制御信
号線、ＦＷＧはフラッシュライト制御信号線、ＹＳＷは
Ｙスイッチ制御信号線、ＷＢＳ１Ｔ，ＷＢＳ１Ｂはデー
タバス、ＢＬ１，ＢＬ２はビット線である。
【０００３】この回路の動作について説明する。はじめ
に、通常の１対のビット線の書き込み動作について説明
する。１対のビット線の書き込みは、ライトスイッチ制
御信号線ＷＳＷおよびＹスイッチ制御信号線ＹＳＷの信
号を低レベルから高レベルにし、書き込みを行うビット
線対ＢＬ１，ＢＬ２のライトスイッチＴ１０，Ｔ４０お
よびＹスイッチＴ２０，Ｔ５０を導通させ、１組のデー
タバスＷＢＳ１Ｔ，ＷＢＳ１Ｂ上の情報をこのビット線
対に送り、センスアンプで増幅してメモリセルに情報を
書き込む。ここで、ＷＢＳ１ＴとＷＢＳ１Ｂの情報は逆
データとなっている。
に、通常の１対のビット線の書き込み動作について説明
する。１対のビット線の書き込みは、ライトスイッチ制
御信号線ＷＳＷおよびＹスイッチ制御信号線ＹＳＷの信
号を低レベルから高レベルにし、書き込みを行うビット
線対ＢＬ１，ＢＬ２のライトスイッチＴ１０，Ｔ４０お
よびＹスイッチＴ２０，Ｔ５０を導通させ、１組のデー
タバスＷＢＳ１Ｔ，ＷＢＳ１Ｂ上の情報をこのビット線
対に送り、センスアンプで増幅してメモリセルに情報を
書き込む。ここで、ＷＢＳ１ＴとＷＢＳ１Ｂの情報は逆
データとなっている。
【０００４】次に、４対のビット線に同時にデータを書
き込む（ブロックライト）動作について、図４のブロッ
ク図を用いて説明する。図４において、ＢＬ１〜ＢＬ８
ｎはビット線、ＷＢＳ１Ｔ〜ＷＢＳ４Ｔ，ＷＢＳ１Ｂ〜
ＷＢＳ４Ｂはデータバス、ＷＳＷ１〜ＷＳＷ４はライト
スイッチ制御信号線である。ブロックライト動作は、４
つのライトスイッチ制御信号線ＷＳＷ１〜ＷＳＷ４およ
びＹスイッチ制御信号線ＹＳＷの信号を低レベルから高
レベルにして、４組のデータバス上の情報を同時に４対
のビット線に並列に書き込み、センスアンプで増幅して
メモリセルに情報を書き込む。したがって、１対のビッ
ト線に書き込みを行う時と比べて、データバスが増加す
る。
き込む（ブロックライト）動作について、図４のブロッ
ク図を用いて説明する。図４において、ＢＬ１〜ＢＬ８
ｎはビット線、ＷＢＳ１Ｔ〜ＷＢＳ４Ｔ，ＷＢＳ１Ｂ〜
ＷＢＳ４Ｂはデータバス、ＷＳＷ１〜ＷＳＷ４はライト
スイッチ制御信号線である。ブロックライト動作は、４
つのライトスイッチ制御信号線ＷＳＷ１〜ＷＳＷ４およ
びＹスイッチ制御信号線ＹＳＷの信号を低レベルから高
レベルにして、４組のデータバス上の情報を同時に４対
のビット線に並列に書き込み、センスアンプで増幅して
メモリセルに情報を書き込む。したがって、１対のビッ
ト線に書き込みを行う時と比べて、データバスが増加す
る。
【０００５】最後に、フラッシュライト動作について説
明する。フラッシュライト動作は、フラッシュライト制
御信号線ＦＷＧの信号を低レベルから高レベルにし、フ
ラッシュライトスイッチＴ３０，Ｔ６０を導通させてデ
ータバス上の同一情報をすべての対を成すビット線に書
き込み、センスアンプで増幅してメモリセルに書き込
む。
明する。フラッシュライト動作は、フラッシュライト制
御信号線ＦＷＧの信号を低レベルから高レベルにし、フ
ラッシュライトスイッチＴ３０，Ｔ６０を導通させてデ
ータバス上の同一情報をすべての対を成すビット線に書
き込み、センスアンプで増幅してメモリセルに書き込
む。
【０００６】
【発明が解決しようとする課題】このような従来の回路
では、１対のビット線に情報を送る通常の機能の他に、
４対のビット線に情報を送るブロックライト機能および
すべての対を成すビット線に情報を送るフラッシュライ
ト機能があるために、データバスおよびライトスイッチ
が多くなるという問題点がある。
では、１対のビット線に情報を送る通常の機能の他に、
４対のビット線に情報を送るブロックライト機能および
すべての対を成すビット線に情報を送るフラッシュライ
ト機能があるために、データバスおよびライトスイッチ
が多くなるという問題点がある。
【０００７】本発明の目的は、以上に述べた問題点を解
決することにあり、データバスおよびライトスイッチの
数を減らすことのできるデュアルポートメモリを提供す
ることにある。
決することにあり、データバスおよびライトスイッチの
数を減らすことのできるデュアルポートメモリを提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明は、ビット線対の
一方に情報を書き込むためのスイッチ回路と、複数のビ
ット線対の一方に同時に情報を書き込むためのスイッチ
回路と、すべてのビット線対の一方に同時に同一情報を
書き込むためのスイッチ回路を備えるデュアルポートメ
モリにおいて、ゲートが１対のビット線の一方に接続さ
れ、ドレインが１対のビット線の他方に接続された第１
のトランジスタと、ドレインが第１のトランジスタのソ
ースに接続され、ソースがＧＮＤに接続され、ゲートが
片側書き込み制御信号線に接続された第２のトランジス
タと、ドレインが１本のデータ線に接続され、ソースが
ビット線対の一方に接続され、ゲートがフラッシュライ
ト制御信号線に接続された第３のトランジスタと、ドレ
インが１本のデータ線に接続され、ゲートがＹスイッチ
制御信号線に接続された第４のトランジスタと、ドレイ
ンが第４のトランジスタのソースに接続され、ソースが
ビット線対の一方に接続され、ゲートがライトスイッチ
制御信号線に接続された第５のトランジスタとを備える
ことを特徴としている。
一方に情報を書き込むためのスイッチ回路と、複数のビ
ット線対の一方に同時に情報を書き込むためのスイッチ
回路と、すべてのビット線対の一方に同時に同一情報を
書き込むためのスイッチ回路を備えるデュアルポートメ
モリにおいて、ゲートが１対のビット線の一方に接続さ
れ、ドレインが１対のビット線の他方に接続された第１
のトランジスタと、ドレインが第１のトランジスタのソ
ースに接続され、ソースがＧＮＤに接続され、ゲートが
片側書き込み制御信号線に接続された第２のトランジス
タと、ドレインが１本のデータ線に接続され、ソースが
ビット線対の一方に接続され、ゲートがフラッシュライ
ト制御信号線に接続された第３のトランジスタと、ドレ
インが１本のデータ線に接続され、ゲートがＹスイッチ
制御信号線に接続された第４のトランジスタと、ドレイ
ンが第４のトランジスタのソースに接続され、ソースが
ビット線対の一方に接続され、ゲートがライトスイッチ
制御信号線に接続された第５のトランジスタとを備える
ことを特徴としている。
【０００９】また、本発明によれば、前記第１のトラン
ジスタおよび第２のトランジスタのしきい値電圧を他の
トランジスタのそれよりも小さい値としてビット線の片
側に情報を書き込むのが好ましい。
ジスタおよび第２のトランジスタのしきい値電圧を他の
トランジスタのそれよりも小さい値としてビット線の片
側に情報を書き込むのが好ましい。
【００１０】
【実施例】次に、本発明の第１の実施例について図面を
参照して説明する。図１は、図３に示す従来例に対応す
る本発明のデュアルポートメモリの読み出し書き込み回
路を含むセンスアンプ部の回路図である。図１におい
て、Ｔ１はライトスイッチ、Ｔ２はＹスイッチ、Ｔ３は
フラッシュライトスイッチ、Ｔ４，Ｔ５は片側書き込み
スイッチ、ＷＳＷはライトスイッチ制御信号線、ＹＳＷ
はＹスイッチ制御信号線、ＦＷＧはフラッシュライト制
御信号線、ＷＳは片側書き込み制御信号線、ＷＳＢ１は
データバス、ＢＬ１，ＢＬ２はビット線である。
参照して説明する。図１は、図３に示す従来例に対応す
る本発明のデュアルポートメモリの読み出し書き込み回
路を含むセンスアンプ部の回路図である。図１におい
て、Ｔ１はライトスイッチ、Ｔ２はＹスイッチ、Ｔ３は
フラッシュライトスイッチ、Ｔ４，Ｔ５は片側書き込み
スイッチ、ＷＳＷはライトスイッチ制御信号線、ＹＳＷ
はＹスイッチ制御信号線、ＦＷＧはフラッシュライト制
御信号線、ＷＳは片側書き込み制御信号線、ＷＳＢ１は
データバス、ＢＬ１，ＢＬ２はビット線である。
【００１１】片側書き込みスイッチＴ５は、ゲートがビ
ット線ＢＬ１に接続され、ドレインがビット線ＢＬ２に
接続されている。片側書き込みスイッチＴ４は、ドレイ
ンが片側書き込みスイッチＴ５のソースに接続され、ソ
ースがＧＮＤに接続され、ゲートが片側書き込み制御信
号線ＷＳに接続されている。
ット線ＢＬ１に接続され、ドレインがビット線ＢＬ２に
接続されている。片側書き込みスイッチＴ４は、ドレイ
ンが片側書き込みスイッチＴ５のソースに接続され、ソ
ースがＧＮＤに接続され、ゲートが片側書き込み制御信
号線ＷＳに接続されている。
【００１２】フラッシュライトスイッチＴ３は、ドレイ
ンがデータバスＷＢＳ１に接続され、ソースがビット線
ＢＬ１に接続され、ゲートがフラッシュライト制御信号
線ＦＷＧに接続されている。
ンがデータバスＷＢＳ１に接続され、ソースがビット線
ＢＬ１に接続され、ゲートがフラッシュライト制御信号
線ＦＷＧに接続されている。
【００１３】ＹスイッチＴ２は、ドレインがデータバス
ＷＢＳ１に接続され、ゲートがＹスイッチ制御信号線Ｙ
ＳＷに接続されている。ライトスイッチＴ１は、ドレイ
ンがＹスイッチＴ２のソースに接続され、ソースがビッ
ト線ＢＬ１に接続され、ゲートがライトスイッチ制御信
号線ＷＳＷに接続されている。
ＷＢＳ１に接続され、ゲートがＹスイッチ制御信号線Ｙ
ＳＷに接続されている。ライトスイッチＴ１は、ドレイ
ンがＹスイッチＴ２のソースに接続され、ソースがビッ
ト線ＢＬ１に接続され、ゲートがライトスイッチ制御信
号線ＷＳＷに接続されている。
【００１４】次に、第１の実施例の動作について説明す
る。
る。
【００１５】図２は、本発明の第１の実施例の情報書き
込み時の動作波形を示す図である。ライトスイッチ制御
信号線ＷＳＷとＹスイッチ制御信号線ＹＳＷまたはフラ
ッシュライト制御信号線ＦＷＧおよび片側書き込み制御
信号線ＷＳの信号を低レベルから高レベルにし、１本の
データバス上の情報がビット線ＢＬ１に書き込まれる。
低レベルの情報を書き込む時には、ライトスイッチＴ１
とＹスイッチＴ２によりビット線ＢＬ１がＧＮＤまで引
き落とされ、メモリセルに低レベルの情報が書き込まれ
る。高レベルの情報を書き込む時は、ビット線ＢＬ１の
レベルが片側書き込みスイッチＴ４，Ｔ５のしきい値電
圧以上になったときに片側書き込みスイッチＴ４，Ｔ５
が導通し、ビット線ＢＬ２をＧＮＤまで引き落とす。そ
して、センスアンプで情報を増幅してメモリセルに書き
込みを行う。
込み時の動作波形を示す図である。ライトスイッチ制御
信号線ＷＳＷとＹスイッチ制御信号線ＹＳＷまたはフラ
ッシュライト制御信号線ＦＷＧおよび片側書き込み制御
信号線ＷＳの信号を低レベルから高レベルにし、１本の
データバス上の情報がビット線ＢＬ１に書き込まれる。
低レベルの情報を書き込む時には、ライトスイッチＴ１
とＹスイッチＴ２によりビット線ＢＬ１がＧＮＤまで引
き落とされ、メモリセルに低レベルの情報が書き込まれ
る。高レベルの情報を書き込む時は、ビット線ＢＬ１の
レベルが片側書き込みスイッチＴ４，Ｔ５のしきい値電
圧以上になったときに片側書き込みスイッチＴ４，Ｔ５
が導通し、ビット線ＢＬ２をＧＮＤまで引き落とす。そ
して、センスアンプで情報を増幅してメモリセルに書き
込みを行う。
【００１６】次に、本発明の第２の実施例について説明
する。
する。
【００１７】第２の実施例では、図１の片側書き込みス
イッチＴ４，Ｔ５のしきい値電圧を、他のトランジスタ
のそれよりも小さな値としている。回路動作は、上記第
１の実施例と同様であるが、片側書き込みスイッチＴ
４，Ｔ５のしきい値電圧を、他のトランジスタのそれよ
りも小さくしたことにより、片側書き込みスイッチＴ
４，Ｔ５のオン抵抗が小さくなるため、電圧が低くなっ
たときに有効な手段となる。
イッチＴ４，Ｔ５のしきい値電圧を、他のトランジスタ
のそれよりも小さな値としている。回路動作は、上記第
１の実施例と同様であるが、片側書き込みスイッチＴ
４，Ｔ５のしきい値電圧を、他のトランジスタのそれよ
りも小さくしたことにより、片側書き込みスイッチＴ
４，Ｔ５のオン抵抗が小さくなるため、電圧が低くなっ
たときに有効な手段となる。
【００１８】
【発明の効果】以上説明したように、本発明のデュアル
ポートメモリは、メモリセルに情報を書き込む際に、ビ
ット線対の片側のみに書き込みを行うため、データバス
およびライトスイッチを減らすことができ、そのために
チップ面積を小さくすることができるという効果を有す
る。
ポートメモリは、メモリセルに情報を書き込む際に、ビ
ット線対の片側のみに書き込みを行うため、データバス
およびライトスイッチを減らすことができ、そのために
チップ面積を小さくすることができるという効果を有す
る。
【図１】本発明のデュアルポートメモリの読み出し書き
込み回路を含むセンスアンプ部の回路図である。
込み回路を含むセンスアンプ部の回路図である。
【図２】本発明の第１の実施例の情報書き込み時の動作
波形を示す図である。
波形を示す図である。
【図３】従来のデュアルポートメモリの読み出し書き込
み回路を含むセンスアンプ部の回路図である。
み回路を含むセンスアンプ部の回路図である。
【図４】従来のデュアルポートメモリの読み出し書き込
み回路を含むセンスアンプ部のブロック図である。
み回路を含むセンスアンプ部のブロック図である。
Ｔ１，Ｔ１０，Ｔ４０ ライトスイッチ Ｔ２，Ｔ２０，Ｔ５０ Ｙスイッチ Ｔ３，Ｔ３０，Ｔ６０ フラッシュライトスイッチ Ｔ４，Ｔ５ 片側書き込みスイッチ ＦＷＧ フラッシュライト制御信号線 ＷＳＷ，ＷＳＷ１〜ＷＳＷ４ ライトスイッチ制御信号
線 ＹＳＷ Ｙスイッチ制御信号線 ＷＢＳ１，ＷＢＳ１Ｔ〜ＷＢＳ４Ｔ，ＷＢＳ１Ｂ〜ＷＢ
Ｓ４Ｂ データバス ＷＳ 片側書き込み制御信号線 ＢＬ１〜ＢＬ８ｎ ビット線
線 ＹＳＷ Ｙスイッチ制御信号線 ＷＢＳ１，ＷＢＳ１Ｔ〜ＷＢＳ４Ｔ，ＷＢＳ１Ｂ〜ＷＢ
Ｓ４Ｂ データバス ＷＳ 片側書き込み制御信号線 ＢＬ１〜ＢＬ８ｎ ビット線
Claims (2)
- 【請求項１】ビット線対の一方に情報を書き込むための
スイッチ回路と、複数のビット線対の一方に同時に情報
を書き込むためのスイッチ回路と、すべてのビット線対
の一方に同時に同一情報を書き込むためのスイッチ回路
を備えるデュアルポートメモリにおいて、 ゲートが１対のビット線の一方に接続され、ドレインが
１対のビット線の他方に接続された第１のトランジスタ
と、 ドレインが第１のトランジスタのソースに接続され、ソ
ースがＧＮＤに接続され、ゲートが片側書き込み制御信
号線に接続された第２のトランジスタと、 ドレインが１本のデータ線に接続され、ソースがビット
線対の一方に接続され、ゲートがフラッシュライト制御
信号線に接続された第３のトランジスタと、 ドレインが１本のデータ線に接続され、ゲートがＹスイ
ッチ制御信号線に接続された第４のトランジスタと、 ドレインが第４のトランジスタのソースに接続され、ソ
ースがビット線対の一方に接続され、ゲートがライトス
イッチ制御信号線に接続された第５のトランジスタとを
備えることを特徴とするデュアルポートメモリ。 - 【請求項２】請求項１記載のデュアルポートメモリにお
いて、前記第１のトランジスタおよび第２のトランジス
タのしきい値電圧を他のトランジスタのそれよりも小さ
い値としてビット線の片側に情報を書き込むことを特徴
とするデュアルポートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16804792A JP3277557B2 (ja) | 1992-06-26 | 1992-06-26 | デュアルポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16804792A JP3277557B2 (ja) | 1992-06-26 | 1992-06-26 | デュアルポートメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612864A JPH0612864A (ja) | 1994-01-21 |
| JP3277557B2 true JP3277557B2 (ja) | 2002-04-22 |
Family
ID=15860847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16804792A Expired - Fee Related JP3277557B2 (ja) | 1992-06-26 | 1992-06-26 | デュアルポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3277557B2 (ja) |
-
1992
- 1992-06-26 JP JP16804792A patent/JP3277557B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612864A (ja) | 1994-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |