JPH09190694A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH09190694A JPH09190694A JP8348087A JP34808796A JPH09190694A JP H09190694 A JPH09190694 A JP H09190694A JP 8348087 A JP8348087 A JP 8348087A JP 34808796 A JP34808796 A JP 34808796A JP H09190694 A JPH09190694 A JP H09190694A
- Authority
- JP
- Japan
- Prior art keywords
- data bus
- memory blocks
- memory
- memory block
- activated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】データバス10に寄生する寄生容量を減らし、動
作速度を速める。 【解決手段】データバス10をアップスイッチSWUPとダウ
ンスイッチSWNDとにより、２つの区間に分割し、分割し
たデータバス区間のうち、活性されていないメモリブロ
ックに接続されたデータバス区間を、活性化されたメモ
リブロックBLK1, BLK3に接続されたデータバス区間から
分離する。
作速度を速める。 【解決手段】データバス10をアップスイッチSWUPとダウ
ンスイッチSWNDとにより、２つの区間に分割し、分割し
たデータバス区間のうち、活性されていないメモリブロ
ックに接続されたデータバス区間を、活性化されたメモ
リブロックBLK1, BLK3に接続されたデータバス区間から
分離する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係わるもので、詳しくは半導体メモリのデータバスを
複数に分割し、寄生容量を減らして動作速度を速く行い
得る技術に関するものである。
に係わるもので、詳しくは半導体メモリのデータバスを
複数に分割し、寄生容量を減らして動作速度を速く行い
得る技術に関するものである。
【０００２】
【従来の技術】従来、半導体メモリ装置においては、図
３に示すように、 8個のメモリブロックBLK1〜BLK8とそ
れらメモリブロックに接続されたデータバス10と前記メ
モりーブロックBLK1〜BLK8とデータバス10間に接続さ
れ、 MOSトランジスタを夫々有する各スイッチSW1 〜SW
8 と、選択スイッチSELLを通って前記データバス10に夫
々接続されたリードアンプ20及びライトアンプ30と、備
えていた。
３に示すように、 8個のメモリブロックBLK1〜BLK8とそ
れらメモリブロックに接続されたデータバス10と前記メ
モりーブロックBLK1〜BLK8とデータバス10間に接続さ
れ、 MOSトランジスタを夫々有する各スイッチSW1 〜SW
8 と、選択スイッチSELLを通って前記データバス10に夫
々接続されたリードアンプ20及びライトアンプ30と、備
えていた。
【０００３】且つ、前記各メモリブロックBLK1〜BLK8に
おいては、図４に示すようにデータを貯蔵する複数のメ
モリセルを有したメモリセルアレイ１，３と、それらメ
モリセルアレイ１，３に接続され、データのライト／リ
ードの時に該データをセンシングする複数のセンスアン
プを有したセンスアンプアレイ２と、を備えた同様なメ
モリブロックにて夫々構成されている。
おいては、図４に示すようにデータを貯蔵する複数のメ
モリセルを有したメモリセルアレイ１，３と、それらメ
モリセルアレイ１，３に接続され、データのライト／リ
ードの時に該データをセンシングする複数のセンスアン
プを有したセンスアンプアレイ２と、を備えた同様なメ
モリブロックにて夫々構成されている。
【０００４】そして、このように構成された各メモリブ
ロックBLK1〜BLK8が、夫々、一つのメモリブロックアレ
イ40として構成され、図５に示すように、それら複数の
メモリブロックアレイ40が前記リードアンプ20及びライ
トアンプ30の両方側に夫々配置され、それらメモリブロ
ックアレイ40が、前記データバス10及び前記選択スイッ
チSELL, SELRを介してリードアンプ20とライトアンプ30
とに接続されている。
ロックBLK1〜BLK8が、夫々、一つのメモリブロックアレ
イ40として構成され、図５に示すように、それら複数の
メモリブロックアレイ40が前記リードアンプ20及びライ
トアンプ30の両方側に夫々配置され、それらメモリブロ
ックアレイ40が、前記データバス10及び前記選択スイッ
チSELL, SELRを介してリードアンプ20とライトアンプ30
とに接続されている。
【０００５】このように構成された従来半導体メモリ装
置の作用を説明する。即ち、図３に示すように、各メモ
リブロックBLK1〜BLK8とデータバス10とは、夫々、スイ
ッチSW１〜SW８により接続され、それらスイッチSW１〜
SW８により、接続されているメモリブロックBLK1〜BLK8
が選択される。従って、外部のライトアンプ30から印加
されたデータは、データバス10を通って、選択されたメ
モリブロックにライトされるか、又は、選択されたメモ
リブロックのデータは、リードされてデータバス10を通
って外部のリードアンプ20に出力される。
置の作用を説明する。即ち、図３に示すように、各メモ
リブロックBLK1〜BLK8とデータバス10とは、夫々、スイ
ッチSW１〜SW８により接続され、それらスイッチSW１〜
SW８により、接続されているメモリブロックBLK1〜BLK8
が選択される。従って、外部のライトアンプ30から印加
されたデータは、データバス10を通って、選択されたメ
モリブロックにライトされるか、又は、選択されたメモ
リブロックのデータは、リードされてデータバス10を通
って外部のリードアンプ20に出力される。
【０００６】図３は８個のメモリブロックBLK1〜BLK8の
うち、二つのメモリブロックBLK1，BLK5が活性化、即
ち、イネーブル信号により特定のメモリブロックが選択
された場合を示すものであって、前記活性化された二つ
のメモリブロックBLK1, BLK5のうち、一つのメモリブロ
ックからはリフレッシュ動作だけが遂行され、他の一つ
のメモリブロックからは、前記データのリード又はライ
ト動作が選択的に行われる。
うち、二つのメモリブロックBLK1，BLK5が活性化、即
ち、イネーブル信号により特定のメモリブロックが選択
された場合を示すものであって、前記活性化された二つ
のメモリブロックBLK1, BLK5のうち、一つのメモリブロ
ックからはリフレッシュ動作だけが遂行され、他の一つ
のメモリブロックからは、前記データのリード又はライ
ト動作が選択的に行われる。
【０００７】このようにデータバス10は、前記スイッチ
SW１〜SW８のスイッチングにより前記メモリブロックBL
K1〜BLK8とリードアンプ20又はライトアンプ30とに、選
択的に電気的に接続される。たとえば、図３に示した８
個のブロックBLK1〜BLK8のうち、二つのブロックが活性
化され、活性化されたブロックのうち、一つのブロック
からデータがライトまたはリードされると、データのラ
イト／リードされるメモリブロックのスイッチのみにデ
ータバスが電気的に接続される。
SW１〜SW８のスイッチングにより前記メモリブロックBL
K1〜BLK8とリードアンプ20又はライトアンプ30とに、選
択的に電気的に接続される。たとえば、図３に示した８
個のブロックBLK1〜BLK8のうち、二つのブロックが活性
化され、活性化されたブロックのうち、一つのブロック
からデータがライトまたはリードされると、データのラ
イト／リードされるメモリブロックのスイッチのみにデ
ータバスが電気的に接続される。
【０００８】
【発明が解決しようとする課題】然るに、このような従
来の半導体メモリ装置においては、半導体チップが大容
量、及び高集積化になる程、チップ内部のデータバスが
長くなってデータバスに寄生する寄生容量C1〜C4も増加
する。その一方、各メモリブロックに接続された全ての
データバスが複数のメモリブロックBLK1〜BLK8に夫々接
続されているため、データバス自体の寄生容量が大きく
なると、データの伝達時間が遅くなるという不都合な点
があった。
来の半導体メモリ装置においては、半導体チップが大容
量、及び高集積化になる程、チップ内部のデータバスが
長くなってデータバスに寄生する寄生容量C1〜C4も増加
する。その一方、各メモリブロックに接続された全ての
データバスが複数のメモリブロックBLK1〜BLK8に夫々接
続されているため、データバス自体の寄生容量が大きく
なると、データの伝達時間が遅くなるという不都合な点
があった。
【０００９】本発明はこのような従来の課題に鑑みてな
されたもので、データバスの寄生容量を減らして高速に
動作し得る半導体メモリ装置を提供することを目的とす
る。
されたもので、データバスの寄生容量を減らして高速に
動作し得る半導体メモリ装置を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】このため、請求項１の発
明にかかる装置は、複数のメモリブロックと、各メモリ
ブロックのデータを読み出すリードアンプと、各メモリ
ブロックにデータを書き込むライトアンプと、前記複数
のメモリブロックとリードアンプ間及び複数のメモリブ
ロックとライトアンプ間に接続されたデータバスと、活
性化させるメモリブロックを選択してデータバスに接続
する接続手段と、前記データバスを複数の区間に分割
し、前記接続手段により、活性化させるメモリブロック
が選択されたとき、分割されたデータバス区間のうち、
選択されなかったメモリブロックに対応するデータバス
区間を、選択されたメモリブロックに接続されたデータ
バス区間から分離する分離手段と、を設けるようにし
た。
明にかかる装置は、複数のメモリブロックと、各メモリ
ブロックのデータを読み出すリードアンプと、各メモリ
ブロックにデータを書き込むライトアンプと、前記複数
のメモリブロックとリードアンプ間及び複数のメモリブ
ロックとライトアンプ間に接続されたデータバスと、活
性化させるメモリブロックを選択してデータバスに接続
する接続手段と、前記データバスを複数の区間に分割
し、前記接続手段により、活性化させるメモリブロック
が選択されたとき、分割されたデータバス区間のうち、
選択されなかったメモリブロックに対応するデータバス
区間を、選択されたメモリブロックに接続されたデータ
バス区間から分離する分離手段と、を設けるようにし
た。
【００１１】かかる構成によれば、データバス区間が短
くなってデータバスの寄生容量が減り、半導体メモリが
高速に動作するようになる。請求項２の発明にかかる装
置では、前記分離手段は、NMOSトランジスタにて構成さ
れている。かかる構成によれば、NMOSトランジスタによ
りデータバス区間が分離される。
くなってデータバスの寄生容量が減り、半導体メモリが
高速に動作するようになる。請求項２の発明にかかる装
置では、前記分離手段は、NMOSトランジスタにて構成さ
れている。かかる構成によれば、NMOSトランジスタによ
りデータバス区間が分離される。
【００１２】請求項３の発明にかかる装置では、前記分
離手段は、トランスミッションゲートにて構成されてい
る。かかる構成によれば、トランスミッションゲートに
よりデータバス区間を分離することが可能となる。請求
項４の発明にかかる装置では、１つの信号で前記接続手
段の接続動作と分離手段の分離動作とを連動させるよう
に構成している。
離手段は、トランスミッションゲートにて構成されてい
る。かかる構成によれば、トランスミッションゲートに
よりデータバス区間を分離することが可能となる。請求
項４の発明にかかる装置では、１つの信号で前記接続手
段の接続動作と分離手段の分離動作とを連動させるよう
に構成している。
【００１３】かかる構成によれば、接続手段の接続動作
と分離手段の分離動作とが１つの信号で連動して行われ
る。請求項５の発明にかかる装置では、前記接続手段
は、活性化させるメモリブロックが複数あるときは、活
性化させるメモリブロックを同じデータバス区間で選択
してデータバスに接続するように構成されている。
と分離手段の分離動作とが１つの信号で連動して行われ
る。請求項５の発明にかかる装置では、前記接続手段
は、活性化させるメモリブロックが複数あるときは、活
性化させるメモリブロックを同じデータバス区間で選択
してデータバスに接続するように構成されている。
【００１４】かかる構成によれば、複数のメモリブロッ
クが同じデータバス区間内で選択されて活性化される。
クが同じデータバス区間内で選択されて活性化される。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図１
及び図２に基づいて説明する。尚、図３〜図５と同一要
素のものについては同一符号を付して説明は省略する。
本実施の形態を示す図１に示すように、本発明に係る半
導体メモリ装置においては、複数のメモリブロックBLK1
〜BLK8と、それらメモリブロックBLK1〜BLK8に夫々接続
されたデータバス10と、それらメモリブロックBLK1〜BL
K8とデータバス10間に夫々接続され、NMOSトランジスタ
にて構成された複数のスイッチSW１〜SW８と、各メモリ
ブロックのデータを読み出すリードアンプ20と、各メモ
リブロックにデータを書き込むライトアンプ30と、該リ
ードアンプ20及びライトアンプ30とデータバス10間に接
続され、前記各メモリブロックBLK1〜BLK4に接続された
データバス10のみを選択するアップスイッチSWUPと、前
記各メモリブロックBLK5〜BLK8に接続されたデータバス
10のみを選択するダウンスイッチSWNDと、を備えてい
る。
及び図２に基づいて説明する。尚、図３〜図５と同一要
素のものについては同一符号を付して説明は省略する。
本実施の形態を示す図１に示すように、本発明に係る半
導体メモリ装置においては、複数のメモリブロックBLK1
〜BLK8と、それらメモリブロックBLK1〜BLK8に夫々接続
されたデータバス10と、それらメモリブロックBLK1〜BL
K8とデータバス10間に夫々接続され、NMOSトランジスタ
にて構成された複数のスイッチSW１〜SW８と、各メモリ
ブロックのデータを読み出すリードアンプ20と、各メモ
リブロックにデータを書き込むライトアンプ30と、該リ
ードアンプ20及びライトアンプ30とデータバス10間に接
続され、前記各メモリブロックBLK1〜BLK4に接続された
データバス10のみを選択するアップスイッチSWUPと、前
記各メモリブロックBLK5〜BLK8に接続されたデータバス
10のみを選択するダウンスイッチSWNDと、を備えてい
る。
【００１６】アップスイッチSWUP、ダウンスイッチSWDN
には、夫々、MOS トランジスタによって構成されてい
る。このアップスイッチSWUPとダウンスイッチSWNDとは
スイッチング手段に相当する。尚、アップスイッチSWU
P、ダウンスイッチSWDNに、図２に示すようなPMOSトラ
ンジスタ、NMOSトランジスタ、インバータによって構成
されたトランスミッションゲートを用いることもでき
る。
には、夫々、MOS トランジスタによって構成されてい
る。このアップスイッチSWUPとダウンスイッチSWNDとは
スイッチング手段に相当する。尚、アップスイッチSWU
P、ダウンスイッチSWDNに、図２に示すようなPMOSトラ
ンジスタ、NMOSトランジスタ、インバータによって構成
されたトランスミッションゲートを用いることもでき
る。
【００１７】次に、動作を説明する。例えば、図１に示
す８個のメモリブロックBLK1〜BLK8中の２つのメモリブ
ロックBLK1，BLK3に対し、夫々、リード／ライト動作、
リフレッシュ動作を行うときは、スイッチSW１、SW3 の
ゲートにイネーブル信号を出力してメモリブロックBLK
1，BLK3を選択する。
す８個のメモリブロックBLK1〜BLK8中の２つのメモリブ
ロックBLK1，BLK3に対し、夫々、リード／ライト動作、
リフレッシュ動作を行うときは、スイッチSW１、SW3 の
ゲートにイネーブル信号を出力してメモリブロックBLK
1，BLK3を選択する。
【００１８】これによりメモリブロックBLK1，BLK3が活
性化し、活性化された２つのメモリブロックBLK1，BLK3
中、一つからデータのリード又はライト動作が行われる
と、前記アップスイッチSWUPはオンし、ダウンスイッチ
SWDNはオフする。尚、２つのメモリブロックBLK1，BLK3
の活性化、アップスイッチSWUP、ダウンスイッチSWDNの
操作を例えば１つのイネーブル信号で連動させるように
してもよい。
性化し、活性化された２つのメモリブロックBLK1，BLK3
中、一つからデータのリード又はライト動作が行われる
と、前記アップスイッチSWUPはオンし、ダウンスイッチ
SWDNはオフする。尚、２つのメモリブロックBLK1，BLK3
の活性化、アップスイッチSWUP、ダウンスイッチSWDNの
操作を例えば１つのイネーブル信号で連動させるように
してもよい。
【００１９】前記メモリブロックBLK1〜BLK8と接続され
たデータバス10には、寄生容量C1、C2のみが発生する。
反面、メモリブロックBLK5〜BLK8と接続されたデータバ
ス10は現在動作中のデータバス10に接続されていないた
め、メモリブロックBLK5＿BLK8と接続されたデータバス
10による寄生容量C3、C4は寄与しない。また、メモリブ
ロックBLK5〜BLK8中の所定メモリブロックが活性化され
ると、今度は、前記ダウンスイッチSWDNがオンになり、
アップスイッチSWUPがオフになる。
たデータバス10には、寄生容量C1、C2のみが発生する。
反面、メモリブロックBLK5〜BLK8と接続されたデータバ
ス10は現在動作中のデータバス10に接続されていないた
め、メモリブロックBLK5＿BLK8と接続されたデータバス
10による寄生容量C3、C4は寄与しない。また、メモリブ
ロックBLK5〜BLK8中の所定メモリブロックが活性化され
ると、今度は、前記ダウンスイッチSWDNがオンになり、
アップスイッチSWUPがオフになる。
【００２０】この場合、メモリブロックBLK5〜BLK8と接
続されたデータバス10には、寄生容量C3、C4のみが発生
し、メモリブロックBLK1〜BLK4と接続されたデータバス
10による寄生容量C1、C2は寄与しない。又、活性化され
る２つのデータブロックは前記２つに区分されたデータ
バス10中の何れか一方側に位置するように配置されてお
り、これは活性化された２つのデータブロック中のいず
れか一つを選択してもデータのリード及びライトを可能
にならしめるためである。
続されたデータバス10には、寄生容量C3、C4のみが発生
し、メモリブロックBLK1〜BLK4と接続されたデータバス
10による寄生容量C1、C2は寄与しない。又、活性化され
る２つのデータブロックは前記２つに区分されたデータ
バス10中の何れか一方側に位置するように配置されてお
り、これは活性化された２つのデータブロック中のいず
れか一つを選択してもデータのリード及びライトを可能
にならしめるためである。
【００２１】かかる構成によれば、メモリブロックBLK1
〜BLK4、又はBLK5〜BLK8のうち、いずれか一方を活性化
させ、活性化していないデータバス10をアップスイッチ
SWUPとダウンスイッチSWNDとによってオフするので、デ
ータバス10による寄生容量が低減し、半導体メモリの駆
動速度を速く行うことができる。尚、本発明は、かかる
実施の形態に限るものではなく、例えば、リード／ライ
ト動作、リフレッシュ動作を行うメモリブロックを、ア
ップスイッチSWUP、ダウンスイッチSWDNを境としてでき
るだけまとめるようにすれば、少ないスイッチ数で寄生
容量を低減させることができるし、アップスイッチSWU
P、ダウンスイッチSWDNの数を増やして寄生容量をさら
に低減させることもできる。
〜BLK4、又はBLK5〜BLK8のうち、いずれか一方を活性化
させ、活性化していないデータバス10をアップスイッチ
SWUPとダウンスイッチSWNDとによってオフするので、デ
ータバス10による寄生容量が低減し、半導体メモリの駆
動速度を速く行うことができる。尚、本発明は、かかる
実施の形態に限るものではなく、例えば、リード／ライ
ト動作、リフレッシュ動作を行うメモリブロックを、ア
ップスイッチSWUP、ダウンスイッチSWDNを境としてでき
るだけまとめるようにすれば、少ないスイッチ数で寄生
容量を低減させることができるし、アップスイッチSWU
P、ダウンスイッチSWDNの数を増やして寄生容量をさら
に低減させることもできる。
【００２２】
【発明の効果】以上説明したように、請求項１の発明に
かかる装置によれば、データバスと複数のメモリブロッ
クとの間にアップスイッチSWUP、及びダウンスイッチSW
DNを夫々接続し、メモリブロックの動作時にデータバス
を分割して選択的に動作させるようになっているため、
データバスに寄生する寄生容量を減らして半導体メモリ
装置の駆動速度を速くすることができるという効果があ
る。
かかる装置によれば、データバスと複数のメモリブロッ
クとの間にアップスイッチSWUP、及びダウンスイッチSW
DNを夫々接続し、メモリブロックの動作時にデータバス
を分割して選択的に動作させるようになっているため、
データバスに寄生する寄生容量を減らして半導体メモリ
装置の駆動速度を速くすることができるという効果があ
る。
【００２３】請求項２の発明にかかる装置によれば、NM
OSトランジスタによりデータバス区間を分離することが
できる。請求項３の発明にかかる装置によれば、トラン
スミッションゲートによりデータバス区間を分離するこ
とができる。請求項４の発明にかかる装置によれば、接
続手段の接続動作と分離手段の分離動作とを１つの信号
で連動して行うことができる。
OSトランジスタによりデータバス区間を分離することが
できる。請求項３の発明にかかる装置によれば、トラン
スミッションゲートによりデータバス区間を分離するこ
とができる。請求項４の発明にかかる装置によれば、接
続手段の接続動作と分離手段の分離動作とを１つの信号
で連動して行うことができる。
【００２４】請求項５の発明にかかる装置によれば、同
じデータバス区間内で複数のメモリブロックが選択され
るので、分離手段を数多く設ける必要がなくなる。
じデータバス区間内で複数のメモリブロックが選択され
るので、分離手段を数多く設ける必要がなくなる。
【図１】本発明に係る実施の形態を示すブロック図。
【図２】図１の構成に用いられるトランスミッションゲ
ートの回路図。
ートの回路図。
【図３】従来の半導体メモリ装置を示すブロック図。
【図４】図３のメモリブロックの構成を示す説明図。
【図５】従来のメモリブロックアレイの配置状態表示
図。
図。
10 データバス 20 リードアンプ 30 ライトアンプ 40 メモリブロックアレイ BLK1〜BLK8 メモリブロック SWUP アップスイッチ SWND ダウンスイッチ
Claims (5)
- 【請求項１】複数のメモリブロックと、 各メモリブロックのデータを読み出すリードアンプと、 各メモリブロックにデータを書き込むライトアンプと、 前記複数のメモリブロックとリードアンプ間及び複数の
メモリブロックとライトアンプ間に接続されたデータバ
スと、 活性化させるメモリブロックを選択してデータバスに接
続する接続手段と、 前記データバスを複数の区間に分割し、前記接続手段に
より、活性化させるメモリブロックが選択されたとき、
分割されたデータバス区間のうち、選択されなかったメ
モリブロックに対応するデータバス区間を、選択された
メモリブロックに接続されたデータバス区間から分離す
る分離手段と、を設けたことを特徴とする半導体メモリ
装置。 - 【請求項２】前記分離手段は、NMOSトランジスタにて構
成されたことを特徴とする請求項２記載の半導体メモリ
装置。 - 【請求項３】前記分離手段は、トランスミッションゲー
トにて構成されたことを特徴とする請求項２記載の半導
体メモリ装置。 - 【請求項４】１つの信号で前記接続手段の接続動作と分
離手段の分離動作とを連動させるように構成したことを
特徴とする請求項１〜請求項３のいずれか１つに記載の
半導体メモリ装置。 - 【請求項５】前記接続手段は、活性化させるメモリブロ
ックが複数あるときは、活性化させるメモリブロックを
同じデータバス区間で選択してデータバスに接続するよ
うに構成されたことを特徴とする請求項１〜請求項４の
いずれか１つに記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950062057A KR970051258A (ko) | 1995-12-28 | 1995-12-28 | 반도체 메모리의 데이타 버스 구동 회로 |
| KR62057/1995 | 1995-12-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09190694A true JPH09190694A (ja) | 1997-07-22 |
Family
ID=19446086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8348087A Pending JPH09190694A (ja) | 1995-12-28 | 1996-12-26 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09190694A (ja) |
| KR (1) | KR970051258A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002230976A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2006054034A (ja) * | 2004-07-13 | 2006-02-23 | Renesas Technology Corp | 半導体記憶装置 |
| JP2007095266A (ja) * | 2005-09-28 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| US9001582B2 (en) | 2012-03-22 | 2015-04-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having a column decoder with multiple data bus portions connected via a switch |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978282A (en) * | 1997-04-03 | 1999-11-02 | Texas Instruments Incorporated | Low power line system and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171697A (ja) * | 1984-02-15 | 1985-09-05 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1995
- 1995-12-28 KR KR1019950062057A patent/KR970051258A/ko not_active Application Discontinuation
-
1996
- 1996-12-26 JP JP8348087A patent/JPH09190694A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171697A (ja) * | 1984-02-15 | 1985-09-05 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002230976A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2006054034A (ja) * | 2004-07-13 | 2006-02-23 | Renesas Technology Corp | 半導体記憶装置 |
| JP4721776B2 (ja) * | 2004-07-13 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2007095266A (ja) * | 2005-09-28 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| US9001582B2 (en) | 2012-03-22 | 2015-04-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having a column decoder with multiple data bus portions connected via a switch |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970051258A (ko) | 1997-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0905705B1 (en) | Space-efficient semiconductor memory having hierarchical column select line architecture | |
| US5734619A (en) | Semiconductor memory device having cell array divided into a plurality of cell blocks | |
| KR100822613B1 (ko) | 반도체 기억 장치 | |
| US4473895A (en) | Semiconductor memory device | |
| US20070150668A1 (en) | Multi-path accessible semiconductor memory device | |
| JPH0229987A (ja) | 半導体メモリ回路 | |
| US5826056A (en) | Synchronous memory device and method of reading data from same | |
| JP2006147145A (ja) | 半導体メモリ装置の配置方法 | |
| JPH02156497A (ja) | 半導体記憶装置 | |
| US20040257860A1 (en) | Bi-directional buffering for memory data lines | |
| JPH09190694A (ja) | 半導体メモリ装置 | |
| US5943253A (en) | Semiconductor memory device with efficient layout | |
| JPH10173153A (ja) | 半導体記憶装置 | |
| JPH0434234B2 (ja) | ||
| US7990789B2 (en) | Semiconductor memory device and control method | |
| US5337287A (en) | Dual port semiconductor memory device | |
| JPH0786425A (ja) | ダイナミック型ｒａｍ | |
| JP3085526B2 (ja) | 記憶装置 | |
| JP2867256B2 (ja) | 半導体メモリ装置 | |
| KR19990034768A (ko) | 프리디코더를 구비한 반도체 메모리장치 | |
| JPH0574143A (ja) | 半導体記憶装置 | |
| JPS6221200B2 (ja) | ||
| JP3050704B2 (ja) | 半導体メモリ装置 | |
| KR19990086530A (ko) | 센스 앰프 구동 회로 | |
| JPS61217989A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |