JP2006054034A - 半導体記憶装置 - Google Patents

Abstract

【課題】 半導体記憶装置におけるセンスアンプノードの負荷を軽減して高速の内部データ読出を実現する。
【解決手段】 データ１ビットあたり複数個配置されるメモリブロック（ＭＢ）各々を２つのサブアレイ（ＭＡＵ，ＭＡＬ）に分割し、それぞれに対して、別々にローカルデータ線（ＬＤＵ，ＬＤＬ）を設け、分離ゲート（ＩＧＵ，ＩＧＬ）を介してセンスアンプ（ＳＡ）に結合する。選択メモリブロックの選択サブアレイにおいてメモリセルが選択されて、選択セルのビット線（ＢＬ、ＢＬＣ）が対応のローカルデータ線に結合される。選択サブアレイのローカルデータ線対のみをセンスアンプに結合してセンス動作を行ない、リードドライバ（ＲＤＲ）を介してグローバル読出データ線（ＧＤＯＣ）を駆動する。
【選択図】 図２

Description

この発明は、半導体記憶装置に関し、特に、スタティック型半導体記憶装置（ＳＲＡＭ：スタティック・ランダム・アクセス・メモリ）に関する。より特定的には、この発明は、ＳＲＡＭの内部データ読出部の構成および内部データ転送部の構成に関する。

ＳＲＡＭは、メモリセルがラッチ回路で構成されており、相補データが、メモリセル内部の記憶ノードに保持される。したがって、ＳＲＡＭセルは、電源が供給されている間、安定にデータを記憶することができ、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のようにキャパシタの充電電荷で情報を記憶する構成と異なり、記憶データのリフレッシュを行なうことは要求されない。したがって、ＳＲＡＭは、ＤＲＡＭに比べて、制御が容易であり、各種処理システムにおいて広く用いられている。

また、ＳＲＡＭは、行および列（ワード線およびビット線）を同時に選択しても、メモリセルデータは正確に読出されるため、ＤＲＡＭに比べて高速アクセスが可能であり、サイクル時間が短く、キャッシュメモリなどの高速メモリとして広く利用されている。

このようなＳＲＡＭを始めとする各種メモリに対しても、近年の処理システムの高速化に伴ってさらに高速アクセスを実現することが要求される。このような半導体記憶装置の高速化を実現する構成の一例が、特許文献１（特開平６−３３３３８９号公報）において示されている。

この特許文献１は、ＤＲＡＭのデータ読出を高速化する構成を示している。すなわち、特許文献１に示される構成においては、選択列を共通データ線に接続する列選択ゲートの相互コンダクタンスｇｍを増大させるために、列選択信号の電圧レベルを、内部電源電圧よりも高いレベルに昇圧し、低抵抗で選択列のビット線（センスアンプ）を共通データ線に結合する。

この特許文献１に示される構成においては、またメモリアレイは、ビット線を分割するようにブロック分割構造に形成され、分割ビット線の間にセンスアンプが配置され、いわゆる「シェアードセンスアンプ」構成が用いられる。ビット線の負荷を軽減して、センスアンプに対するメモリセルの読出電圧を増大し、また高速でセンスアンプにメモリセルデータを転送することにより、高速読出を実現することを図る。

また、ＳＲＡＭのデータ読出部のセンスアンプを高速化することを意図する構成が、特許文献２（特開平６−１１９７８５号公報）に示されている。この特許文献２に示される構成においては、内部データ線へ、選択列のビット線対が結合される。この内部データ線上の信号変化を、カレントミラー型センスアンプで検出する。特許文献２は、このセンスアンプの読出信号波形を対称波形とするために、２段のカレントミラー型センスアンプを設け、初段のセンスアンプにおいて内部データ線対の相補信号に従って相補なミラー電流を生成し、この相補ミラー電流により次段センスアンプを駆動して、メインアンプまたは出力バッファへ最終読出データを転送する。

この特許文献２においては、また、内部データバス線の信号振幅を小さくするバス負荷回路を配置して、信号振幅を制限して高速で内部データ転送を実現することを図る。

また、データを高速で読出すために２つのメモリプレーン各々に内部データ線を設け、選択メモリプレーンに対して設けられた内部データ線をスイッチ回路を介してセンスアンプに接続する構成が、特許文献３（特開昭５９−１３９１９３号公報）に示されている。この特許文献３に示される構成においては、メモリマットが、行方向に２つのメモリプレーンに分割され、メモリプレーン各々が行列状に配列されるスタティック型メモリセルを含む。各メモリプレーンに対応して内部データ線が配置される。選択メモリプレーンの列選択回路により、選択列のビット線対が対応の内部データ線に結合される。次いで、この内部データ線が、スイッチ回路を介してセンス増幅器に結合されて、データの読出が行なわれる。内部データ線を分割構造とすることにより、各内部データ線に接続される列選択回路内の列選択ゲートの数を低減し、応じて内部データ線の寄生容量を低減し、高速で、センスアンプに、選択ビット線からの読出データを伝達することを図る。

また、書込および読出を高速化することは意図する構成が、特許文献４（特開平１０−１０６２６５号公報）に示されている。この特許文献４に示される構成においては、メモリマットをビット線方向に沿って２つのメモリブロックに分割する。各メモリブロックに対して共通ビット線（内部データ線）を配置し、選択列のビット線を対応の共通ビット線に結合する。メモリブロックに共通に、センスアンプおよびライトドライバが配置される。選択メモリブロックの共通ビット線を選択回路により選択して、センスアンプおよびライトドライバに結合する。

特許文献４は、ビット線を分割構造とすることにより、１つのビット線に接続されるメモリセルの数を低減し、応じてビット線負荷を低減する。このビット線負荷の低減により、ビット線の充放電（プリチャージを含む）を高速化し、アクセス時間を短縮することを図る。
特開平６−３３３３８９号公報 特開平６−１１９７８５号公報 特開昭５９−１３９１９３号公報 特開平１０−１０６２６５号公報

特許文献１に示される構成においては、ＤＲＡＭのシェアードセンスアンプ構成における選択列と共通データ線との接続の低抵抗化を図る。しかしながら、ＤＲＡＭにおいては、メモリセル列（ビット線対）それぞれに対応してセンスアンプが配置され、選択メモリブロックの各ビット線対がそれぞれ、ビット線分離ゲートを介して対応のセンスアンプに結合される。列選択ゲートにより、選択列のセンスアンプ（ビット線対）が共通データ線に結合される。この共通データ線は、内部読出データを、出力バッファ回路にまで転送するため、長距離にわたって延在して配置され、その負荷は大きい。また、この共通データ線には、さらに内部読出データを増幅するメインアンプおよびデータ書込を行なうライトドライバが接続され、その負荷が大きい。

この特許文献１は、単に選択列のビット線対（センスアンプ）を低抵抗で共通データ線に接続する構成を示すだけであり、この共通データ線の負荷がデータ読出に及ぼす影響については何ら考慮しておらず、また、共通データ線の負荷を軽減する構成については何ら考慮していない。ＳＲＡＭにおいては、センスアンプは、選択列のビット線対と内部データ線を介して結合される。したがって、このようなＳＲＡＭセンスアンプは、内部データ線上に現われるメモリセルデータに応じた信号振幅を高速で増幅することが要求される。上述のように、内部データ線には、ライトドライバなどが結合されており、負荷が大きい。したがって、この特許文献１に示されるようなＤＲＡＭのシェアードセンスアンプ構成を、単純にＳＲＡＭのセンスアンプの部分に適用することはできない。

また、ＤＲＡＭにおいては、センスアンプによりメモリセルデータを増幅してラッチした後に、列選択動作が行なわれ、選択列のビット線対（センスアンプ）が共通データ線に結合される。したがって、選択列のメモリセルデータに応じた信号振幅だけをセンスアンプに伝達して増幅して内部読出データを生成するＳＲＡＭの構成に対して、この特許文献１のＤＲＡＭセンスアンプの構成を適用することはできない。

また、特許文献２に示される構成においては、センスアンプを複数段縦続接続して、対称的な信号波形の内部読出データを生成して小振幅の内部データを転送することを図る。この特許文献２においては、また、内部データバスが、複数のメモリブロックに対して共通に配置され、選択ブロックのメモリセルデータが読出されるブロック分割構造が示される。各ブロックにおいてローカルデータ線が配置され、ローカルデータ線を、列選択機能を備える読出アンプによりメモリセルデータに従って駆動し、ローカルデータ線の信号をローカルセンスアンプにより増幅する。選択メモリブロックに対するブロック読出アンプが活性化され、対応のローカルセンスアンプの出力信号に従って共通内部データ線を駆動する。

共通内部データ線には各メモリブロックに対応してブロック読出アンプが配置され、これらのブロック読出アンプの負荷が共通内部データ線に結合される。この共通データ線が最終内部データを生成するセンス・メインアンプに結合される。対称波形のデータを生成するために、この特許文献２に示される構成においては、メインアンプが、相補電流を共通データ線電圧に従って生成するセンスアンプと並行して、負荷の大きな共通内部データバスに結合される。メモリアレイがブロック分割構造とされ、選択ブロックが内部読出データを共通データ線を介してセンスアンプへ伝達する構成において、共通内部データバスの負荷を軽減する問題については、この特許文献２は何ら考慮していない。すなわち、この特許文献２は、内部データ転送をセンスアンプ負荷のばらつきに係らず高速に行うために、信号波形を整形することを意図しているだけであり、内部データバスの負荷が大きい場合のデータ転送速度の問題、および内部データバスの負荷を軽減して、データ読出を高速化する構成については何ら考慮していない。

特許文献３に示される構成においては、ワード線方向に沿って２つのメモリプレーンが配置され、選択メモリプレーンに対応して配置される内部データ線がセンスアンプに結合される。したがって、この構成の場合、ビット線方向についてのメモリプレーンは分割されていないため、ビット線方向にメモリセルの数が増大した場合、ビット線負荷が大きくなり、高速読出を行なうことができなくなるという問題が生じる。

この特許文献３は、単に内部データ線を分割構造として内部データ線の負荷を軽減することのみを考慮しており、センスアンプに対するビット線負荷を軽減することについては何ら考慮していない。

また、特許文献４に示される構成においては、メモリブロックが２つに分割され、この２つのメモリブロックの間に、共通データ線選択回路およびセンスアンプ／ライトドライバが配置される。したがって、ビット線非分割構造に比べて、ビット線分割構造とすることにより、ビット線負荷を半減することができる。しかしながら、メモリセルの数が、さらに増大した場合、同様、ビット線の負荷が増大するため高速の書込／読出を行なうことができなくなるという問題が生じる。この特許文献４においては、ビット線を２分割構造とすることは考慮されているものの、メモリセルの数がさらにビット線方向に増大した場合のビット線負荷の増大の問題については何ら考慮していない。

それゆえ、この発明の目的は、センスアンプが接続する内部データバスの負荷を軽減して高速でデータを読出すことのできる半導体記憶装置を提供することである。

この発明の他の目的は、チップレイアウト面積を増大させることなく、高速で内部読出データを転送することのできるスタティック型半導体記憶装置を提供することである。

この発明の第１の観点に係る半導体記憶装置は、行列状に配列されるメモリセルを有する互いに整列して配置される複数のメモリブロックを含む。各メモリブロックは、各々が、行列状に配列されるスタティック型メモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対とを含む第１および第２のサブアレイを含む。

この発明の第１の観点に係る半導体記憶装置は、さらに、各メモリブロックについて第１および第２のサブアレイに共通に配置され、活性化時、第１および第２のセンスノードの電位を差動的に増幅するセンスアンプと、各メモリブロックについて第１のサブアレイに対応して配置される第１のデータ線対と、各メモリブロックについて第２のサブアレイに対応して配置される第２のデータ線対と、各メモリブロックについて第１のサブアレイに対応して配置され、第１のサブアレイの選択時、与えられた列選択信号に従って第１のサブアレイの選択列のビット線対を第１のデータ線対に結合する第１の列選択回路と、各メモリブロックについて第２のサブアレイに対応して配置され、第２のサブアレイの選択時、与えられた列選択信号に従って第２のサブアレイの選択列に対応するビット線対を第２のデータ線対に結合する第２の列選択回路と、各メモリブロックについて少なくともサブアレイ選択信号に従って第１のデータ線対をセンスアンプの第１および第２のセンスノードに結合する第１の接続制御回路と、各メモリブロックについて少なくともサブアレイ選択信号に従って第２のデータ線対をセンスアンプの第１および第２のセンスノードに結合する第２の接続制御回路と、複数のメモリブロックのセンスアンプに共通に配置され、選択センスアンプからのデータを転送するグローバル読出データ線を含む。

この発明の第２の観点に係る半導体記憶装置は、１つのデータビットに対応して配置される複数のメモリブロックを含む。これら複数のメモリブロックの各々は、行列状に配列される複数のスタティック型メモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対とを含む第１および第２のサブアレイを含む。

この発明の第２の観点に係る半導体記憶装置は、さらに、各メモリブロックについて、第１および第２のサブアレイにそれぞれ対応して配置される第１および第２のデータ線対と、各メモリブロックについて、第１のサブアレイに対応して配置され、与えられた列選択信号に従って第１のサブアレイの選択列のビット線対を第１のデータ線対に結合する第１の列選択回路と、各メモリブロックについて、第２のサブアレイに対応して配置され、与えられた列選択信号に従って第２のサブアレイの選択列のビット線対を第２のデータ線対に結合する第２の列選択回路と、各メモリブロックについて、第１および第２のサブアレイの間に第１および第２のサブアレイに整列して配置されるカラム回路領域内に配置され、少なくともサブアレイ選択信号に従って第１および第２のデータ線対の一方を選択するデータ線選択回路と、各メモリブロックについて、第１および第２のサブアレイの間のカラム回路領域内に配置され、活性化時データ線選択回路により選択されたデータ線から与えられたデータを増幅するセンス読出回路と、各メモリブロックについて、第１および第２のサブアレイの間のカラム回路領域内に配置され、データ線選択回路により選択されたデータ線対に内部書込データを伝達する内部書込回路と、複数のメモリブロックに共通に配置され、かつ各メモリブロックのセンス読出回路および内部書込回路に共通に結合されて内部データを転送するグローバルデータバスを含む。

各メモリブロックをサブアレイに分割し、サブアレイそれぞれに対してデータ線を設け、選択サブアレイに対するデータ線をセンスアンプのセンスノードに結合する。したがって、データ線には、対応のサブアレイの列選択回路の列選択ゲート（各ビット線対に対応して配置される）の容量およびビット線負荷が接続されるだけであり、センスアンプのデータ線の負荷を軽減することができ、ビット線分割構造によるビット線負荷の軽減の効果を内部データ線に対しても同様に反映させることができ、メモリセル行数増大時においても高速のデータ読出を実現することができる。

また、データ１ビット当り複数のメモリブロックを配置し、各メモリブロックを第１および第２のサブアレイに分割しこれらの第１および第２のサブアレイ間にセンス読出回路および内部書込回路を配置することにより、ビット線の長さをメモリセル数増大時においても短くすることができ、応じてビット線負荷が軽減され、内部データ線の負荷が応じて軽減されて高速の書込／読出を実現することができる。また、グローバルデータバスには、メモリブロックに対応する数のセンス読出回路および内部書込回路が接続されるだけであり、その負荷は小さく、高速で、内部データの転送を行なうことができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の要部の構成を概念的に示す図である。図１において、メモリアレイは、複数のＩＯブロックＩＯＢ０−ＩＯＢｎに分割される。これらのＩＯブロックＩＯＢ０−ＩＯＢｎは、それぞれ、外部の入力データＤＩおよび外部出力データＤＯの１ビットに対応する。ＩＯブロックＩＯＢ０−ＩＯＢｎそれぞれにおいて、データの入出力が並行して行なわれる。

ＩＯブロックＩＯＢ０−ＩＯＢｎは、各々、複数のメモリブロックＭＢに分割される。図１においては、ＩＯブロックＩＯＢ０におけるメモリブロックＭＢを代表的に示す。メモリブロックＭＢは、さらに、サブアレイＭＡＵおよびＭＡＬに分割される。ＩＯブロックＩＯＢ０−ＩＯＢｎそれぞれにおいて、１つのメモリブロックＭＢが選択され、さらに、選択メモリブロックにおけるサブアレイＭＡＵおよびＭＡＬの一方が選択される。

ＩＯブロックＩＯＢ０−ＩＯＢｎは、それぞれ、内部データの書込／読出を行なう書込／読出回路ＷＲＫ０−ＷＲＫｎと、書込／読出回路ＷＲＫ０−ＷＲＫｎと選択サブアレイとの分離／接続を行なうサブアレイ分離／接続部ＩＳＫ０−ＩＳＫｎを含む。サブアレイＭＡＵおよびＭＡＬは、それぞれ、後にその構成は詳細に説明するように、メモリセルが行列状に配列され、各メモリセル列に対応してビット線対が接続される。選択サブアレイのビット線を、対応のサブアレイ分離／接続部ＩＳＫ０−ＩＳＫｎを介して書込／読出回路ＷＲＫ０−ＷＲＫｎに接続することにより、書込／読出回路ＷＲＫ０−ＷＲＫｎの負荷、特に、読出回路を構成するセンスアンプのセンスノードの負荷を軽減して、高速のデータ読出を実現する。

また、各ＩＯブロックにおいて、ビット線がサブアレイ単位で分割構造とされるため、ビット線負荷を軽減することができ、高速でビット線の充放電を行うことができ、高速アクセスが実現される。

さらに、各ＩＯブロックにおいて、メモリセルの行の数が増大しても、メモリブロックの数を増大することにより対応することができ、ビット線負荷の増大を抑制することができ、応じてローカルデータ線（内部データ線；センスノード）の負荷を軽減することができ、高速のセンス動作を実現することができる。

また、記憶容量の変更に対してもメモリブロックの数の変更により対応することができ、メモリの仕様変更に対しても容易に対応することができ、設計効率が改善される。

書込／読出回路ＷＲＫ０−ＷＲＫｎは、それぞれ、グローバルデータバスＧＤＢ０−ＧＤＢｎを介して入出力回路ＩＯＣＫに結合される。これらのグローバルデータバスＧＤＢ０−ＧＤＢｎは、内部書込データおよび内部読出データを別々のデータ線を介して転送するＩＯ分離構造に形成されてもよく、また、内部書込データと内部読出データが共通のデータ線を介して伝達される共通ＩＯ線構造に形成されてもよい。

入出力回路ＩＯＣＫは、各ＩＯブロックＩＯＢ０−ＩＯＢｎと入力データＤＩまたは出力データＤＯを授受する。データＤＩおよびＤＯは、各ＩＯブロックＩＯＢ０−ＩＯＢｎに対応するデータビットを含む多ビットデータである。

図２は、この発明の実施の形態１における半導体記憶装置の要部の構成を概念的に示す図である。図２において、メモリブロックＭＢが、サブアレイＭＡＵおよびＭＡＬに分割される。サブアレイＭＡＵおよびＭＡＬ各々においては、メモリセルＭＣが行列状に配列され、各メモリセル行に対応してワード線ＷＬが配設され、メモリセル列に対応してビット線対ＢＬＰが配置される。図２においては、これらのサブアレイＭＡＵおよびＭＡＬ各々において、１つのビット線対ＢＬＰと、１つのワード線ＷＬと、これらの交差部に対応して配置されるメモリセルＭＣを代表的に示す。

サブアレイＭＡＵのビット線対ＢＬＰは、列選択ゲートＣＳＧＵを介してローカルデータ線ＬＤＵに結合され、サブアレイＭＡＬのビット線対ＢＬＰは、列選択ゲートＣＳＧＬを介してローカルデータ線対ＬＤＬに結合される。

メモリブロックＭＢの選択時、選択メモリセルを含むサブアレイの列選択ゲートが、列アドレス信号に従って導通し、選択列のビット線対ＢＬＰが対応のローカルデータ線対ＬＤＵまたはＬＤＬに接続される。

ローカルデータ線対ＬＤＵおよびＬＤＬは、それぞれ、分離ゲートＩＧＵおよびＩＧＬを介してセンスアンプＳＡおよびライトドライバＷＤＲに結合される。分離ゲートＩＧＵおよびＩＧＬは、図１に示すサブアレイ分離／接続部ＩＳＫ（ＩＳＫ０−ＩＳＫｎ）に含まれる。分離ゲートＩＧＵおよびＩＧＬは、選択サブアレイのローカルデータ線対をセンスアンプＳＡおよびライトドライバＷＤＲに結合する。ライトドライバＷＤＲは、このメモリブロックＭＢの選択時、グローバル書込データ線ＧＤＩＣ上の内部書込データに従ってメモリセルへの書込データを生成する。センスアンプＳＡの出力信号は、リードドライバＲＤＲを介してグローバル読出データ線ＧＤＯＣに伝達される。これらのグローバル書込データ線ＧＤＩＣおよびグローバル読出データ線ＧＤＯＣが、図１に示すグローバルデータバスＧＤＢ（ＧＤＢ０−ＧＤＢｎ）に対応する。図２においては、グローバルデータバスが、書込データ線と読出データ線とが別々に設けられるＩＯ分離構造の場合を一例として示す。このグローバルデータバスＧＤＯＣは、共通ＩＯ構造のバスであっても良い。

この図２に示すように、分離ゲートＩＧＵおよびＩＧＬを用いて、選択サブアレイのローカルデータ線対をセンスアンプＳＡに結合する。非選択のサブアレイをセンスアンプから分離する。したがって、これらのローカルデータ線ＬＤＵおよびＬＤＬの寄生容量ＣｐｕおよびＣｐｌは、一方のみがセンスアンプＳＡに結合され、このセンスアンプＳＡのセンスノードの負荷が軽減され、高速で、このセンスアンプＳＡのセンスノード電位を変化させることができる。

特に、ライトドライバＷＤＲに対しても、分離ゲートＩＧＵおよびＩＧＬを接続することにより、このセンスアンプＳＡに対するライトドライバＷＤＲの負荷を分離することができ、センスアンプＳＡの負荷をさらに軽減することができる。特に、ＳＲＡＭにおいては、この接続／分離部においては、センスアンプ、リードアンプおよびライトドライバが配置され、そのサブアレイ間のセンスアンプ配置領域の占有面積は大きい。従って、ローカルデータ線を、サブアレイＭＡＵおよびＭＡＬに共通に配置した場合、その配線長が長くなり、負荷が大きくなる。このため、ビット線を分割構造としてセンスアンプに接続することによりビット線負荷を低減する効果が、ローカルデータ線の負荷により損なわれる。ローカルデータ線を、分割構造としてサブアレイそれぞれに設け、選択サブアレイのみをセンスアンプに接続する。この分割ローカルデータ線構造により、センスアンプＳＡに対するローカルデータ線の負荷を軽減することができ、ビット線分割構造の効果を十全に発揮することができる。

また、メモリセル行の数が増大しても、メモリブロックの数を増大させることにより、各メモリブロックのビット線負荷の増大を抑制することができ、高速のデータ読出を実現することができる。グローバル読出データ線の長さが長くなるもののリードドライバが結合されるだけであり、その負荷の増大は小さく、また、リードドライバにより高速でグローバル読出データ線ＧＤＯＣを駆動することができる。以下、各部の構成について具体的に説明する。

図３は、この発明に従う半導体記憶装置において用いられるメモリセルＭＣの構成の一例を示す図である。図３において、メモリセルＭＣは、電源ノードと記憶ノードＳＮの間に接続されかつそのゲートが記憶ノードＳＮＣに接続されるＰチャネルＭＯＳトランジスタＰ１と、電源ノードと記憶ノードＳＮＣの間に接続されかつそのゲートが記憶ノードＳＮに接続されるＰチャネルＭＯＳトランジスタＰ２と、記憶ノードＳＮと接地ノードの間に接続されかつそのゲートが記憶ノードＳＮＣに接続されるＮチャネルＭＯＳトランジスタＮ１と、記憶ノードＳＮＣと接地ノードとの間に接続されかつそのゲートが記憶ノードＳＮに接続されるＮチャネルＭＯＳトランジスタＮ２と、ワード線ＷＬ上の信号電位に応答して、記憶ノードＳＮおよびＳＮＣをそれぞれビット線ＢＬおよびＢＬＣに接続するＮチャネルＭＯＳトランジスタＮ３およびＮ４を含む。

これらのＭＯＳトランジスタＰ１、Ｐ２、Ｎ１およびＮ２が、いわゆるインバータラッチ回路を構成し、記憶ノードＳＮおよびＳＮＣに、相補データをラッチする。このメモリセルＭＣは、フルＣＭＯＳ構成のスタティック型メモリセルであり、電源ノードに電源電圧が供給されている間、記憶ノードＳＮおよびＳＮＣに、相補データを保持する。

データ読出時においては、ワード線ＷＬ選択状態へ駆動され、応じてＭＯＳトランジスタＮ３およびＮ４が導通し、ビット線ＢＬおよびＢＬＣに、記憶ノードＳＮおよびＳＮＣの記憶データに応じた電位変化が相補的に生じる。このビット線ＢＬおよびＢＬＣの電位変化を、図２に示すセンスアンプＳＡへ転送して、増幅する。

図４は、この発明の実施の形態１に従う半導体記憶装置の１つのＩＯブロックＩＯＢの構成の一例を概略的に示す図である。図４において、ＩＯブロックＩＯＢは、一例として、４つのメモリブロックＭＢ［０］−ＭＢ［３］を含む。これらのメモリブロックＭＢ［０］−ＭＢ［３］は、各々、同一構成を有するため、図４においては、メモリブロックＭＢ［３］の構成を代表的に示し、残りのメモリブロックＭＢ［０］−ＭＢ［２］については、単にブロックのみで示す。これらのメモリブロックＭＢ［０］−ＭＢ［３］は、共通にグローバルデータ線ＧＤＯＣおよびＧＤＩＣに結合される。

メモリブロックＭＢ［３］は、２つのサブアレイＭＡＵおよびＭＡＬを含む。これらのサブアレイＭＡＵおよびＭＡＬ各々においては、メモリセルＭＣが行列状に配列され、メモリセルＭＣの各列に対応してビット線対が配設され、また、メモリセルの各行に対応してワード線ＷＬが配置される。図４においては、サブアレイＭＡＵおよびＭＡＬ各々において、２行４列に配列されるメモリセルＭＣを一例として示す。メモリセルＭＣの各行に対応してワード線ＷＬ［０］およびＷＬ［１］が配設される。ビット線対は、メモリセルＭＣの各列に対応して配置されるビット線ＢＬ［０］，ＢＬＣ［０］−ＢＬ［３］，ＢＬＣ［３］を含む。サブアレイＭＡＬにおいても同様に、２行４列に配列されたメモリセルＭＣに対して、ワード線およびビット線対が、それぞれメモリセル行およびメモリセル列に対応して配設される。この図４においては、図面の煩雑化を避けるため、メモリサブアレイＭＡＬにおいては、ビット線対ＢＬＰ、ビット線ＢＬおよびＢＬＣおよびワード線ＷＬの符号を代表的に示す。

サブアレイＭＡＵおよびＭＡＬそれぞれに対して、ワード線ＷＬを、与えられたアドレス信号に従って選択状態へ駆動するためのロウデコード回路ＸＤが設けられる。サブアレイＭＡＵおよびＭＡＬの間に、選択サブアレイのメモリセルデータの読出および選択メモリセルへのデータの書込を行なうカラム回路ＹＣが設けられる。これらのメモリブロックＭＢ［０］−ＭＢ［３］のカラム回路ＹＣは、グローバルデータ線ＧＤＯＣおよびＧＤＩＣに共通に結合され、入出力回路ＩＯＫとの間で内部データの転送を行なう。入出力回路ＩＯＫは、図１に示す入出力回路ＩＯＣＫのうちの１ビットのデータを入出力する回路部分を示す。

カラム回路ＹＣは、図１に示されるサブアレイ分離／接続部ＩＳＫおよび書込／読出回路ＷＲＫに含まれ、メモリブロックＭＢに対応してサブアレイＭＡＵおよびＭＡＬの間に配置される。すなわち、図１に示すサブアレイ分離／接続部ＩＳＫおよび書込／読出回路ＷＲＫが、各メモリブロックに対応してカラム回路ＹＣとして分割かつ分散して配置される。従って、カラム回路ＹＣは、その構成は後に詳細に説明するが、サブアレイの分離／接続および書込／読出の機能を実現する。

メモリブロックＭＢ［０］−ＭＢ［３］の動作を制御するために、外部からのクロック信号ＣＬＫ、この半導体記憶装置が選択されたことを示すチップセレクト信号ＣＳＣ、およびデータ書込を示す書込信号ＷＥＣに従って、内部クロック信号ＩＣＬＫ、リードイネーブル信号ＲＥおよび内部書込指示信号（図示せず）を生成する制御回路ＣＴＬが設けられる。この制御回路ＣＴＬからの内部クロック信号ＩＣＬＫおよびリードイネーブル信号ＲＥが、アドレス信号ＡＤとともに、メモリブロックＭＢ［０］−ＭＢ［３］それぞれに設けられるローカル制御回路ＬＣへ与えられる。このローカル制御回路ＬＣに対しては、また、内部書込指示信号が与えられブロック単位での書込の制御が行われるが、図４においては、この書込指示信号（ライトイネーブル信号）の経路は示していない。

ローカル制御回路ＬＣは、このアドレス信号ＡＤに含まれるメモリブロック選択信号およびサブアレイ選択信号に従って、データ読出時、内部クロック信号ＩＣＬＫおよびリードイネーブル信号ＲＥの規定するタイミングでカラム回路ＹＣを選択的に活性化する。

メモリブロックＭＢ［０］−ＭＢ［３］各々において、サブアレイＭＡＵおよびＭＡＬを設け、それらの間にカラム回路ＹＣを配置することにより、ビット線ＢＬおよびＢＬＣが、各サブアレイＭＡＵおよびＭＡＬ内においてのみ延在し、ビット線分割構造を実現して、ビット線の長さを短くし、ビット線に接続されるメモリセルの数を低減して、ビット線負荷を軽減する。

さらに、カラム回路ＹＣにおいて、ローカル制御回路ＬＣの制御の下に、選択サブアレイのみをセンスアンプおよびライトドライバに接続することにより、さらに、このカラム回路の駆動負荷を軽減する。

入出力回路ＩＯＫは、データ読出時、制御回路ＣＴＬからのリードイネーブル信号ＲＥの活性化に応答して、グローバル読出データ線ＧＤＯＣ上の信号に従って外部読出データＤＯを生成する。

図５は、図４に示すカラム回路ＹＣの構成を概略的に示す図である。このカラム回路ＹＣは、サブアレイＭＡＵのビット線対ＢＬＵ［０］，ＢＬＣＵ［０］−ＢＬＵ［３］，ＢＬＣＵ［３］それぞれに対して設けられるビット線プリチャージ回路ＢＰＣＧと、サブアレイＭＡＬのビット線対ＢＬＬ［０］，ＢＬＣＬ［０］−ＢＬＬ［３］，ＢＬＣＬ［３］それぞれに対して設けられるビット線プリチャージ回路ＢＰＣＧと、列選択信号ＹＳＵ［０］−ＹＳＵ［３］に従ってサブアレイＭＡＵのビット線対を選択してローカルデータ線ＤＵおよびＤＣＵに結合する列選択回路ＹＴＧＵと、列選択信号ＹＳＬ［０］−ＹＳＬ［３］に従ってサブアレイＭＡＬの指定された列のビット線対を選択して、ローカルデータ線ＤＬおよびＤＣＬにそれぞれ結合する列選択回路ＹＴＧＬを含む。図２に示すローカルデータ線対ＬＤＵが、ローカルデータ線ＤＵおよびＤＣＵに対応し、図２に示すローカルデータ線対ＬＤＬが、ローカルデータ線ＤＬおよびＤＣＬに対応する。

ビット線プリチャージ回路ＢＰＣＧは、プリチャージ指示信号ＰＥＣの活性化時、対応のビット線を、所定のたとえば電源電位レベルにプリチャージする。

列選択回路ＹＴＧＵおよびＹＴＧＬは、それぞれ対応の列選択信号ＹＳＵ［０］−ＹＳＵ［３］およびＹＳＬ［０］−ＹＳＬ［３］の１つが選択状態に駆動されると、対応のビット線対をローカルデータ線ＤＵ，ＤＣＵおよびＤＬ，ＤＣＬに結合する。ローカルデータ線として、サブアレイＭＡＵに対するローカルデータ線ＤＵおよびＤＣＵとサブアレイＭＡＬに対するローカルデータ線ＤＬおよびＤＣＬを別々に設けることにより、これらのローカルデータ線の負荷を軽減する。

ローカルデータ線ＤＵおよびＤＣＵの間に、データ線プリチャージ回路ＤＰＣＧが設けられ、またローカルデータ線ＤＬおよびＤＣＬの間にも、これらのローカルデータ線をプリチャージするデータ線プリチャージ回路ＤＰＣＧが設けられる。これらのデータ線プリチャージ回路ＤＰＣＧは、ビット線プリチャージ回路ＢＰＣＧと同様、プリチャージ指示信号ＰＥＣの活性化に応答して、対応のローカルデータ線の所定電位レベルへのプリチャージを実行する。

カラム回路ＹＣは、さらに、分離接続制御回路として、センス活性化信号ＳＥを反転するインバータＧ１００と、インバータＧ１００の出力信号ＳＥＣとサブアレイ指定信号ＢＳＣＵとを受けるＮＡＮＤゲートＧ１０１と、インバータＧ１００の出力信号ＳＥＣとサブアレイ指定信号ＢＳＣＬとを受けるＮＡＮＤゲートＧ１０２と、ＮＡＮＤゲートＧ１０２の出力信号がＬレベルのとき導通し、ローカルデータ線ＤＵおよびＤＣＵを、センスノードＳＩおよびＳＩＣにそれぞれ結合するＰチャネルＭＯＳトランジスタＰ１００およびＰ１０１と、ＮＡＮＤゲートＧ１０１の出力信号がＬレベルのとき導通し、ローカルデータ線ＤＬおよびＤＣＬをセンスノードＳＩおよびＳＩＣへ結合するＰチャネルＭＯＳトランジスタＰ１０２およびＰ１０３を含む。

サブアレイ指定信号ＢＳＣＬおよびＢＳＣＵは、サブアレイ選択信号を構成し、それぞれ、活性化時、サブアレイＭＡＬおよびＭＡＵを指定する。

センスノードＳＩおよびＳＩＣに結合されるセンスアンプＳＡは、一例として、ラッチ型センスアンプで構成され、センス活性化信号ＳＥの活性化時、これらのセンスノードＳＩおよびＳＩＣの電位を差動的に増幅して相補信号ＳＯおよびＳＯＣを生成する。しかしながら、このセンスアンプＳＡは、カレントミラー型センスアンプで構成されても良い。

ローカルデータ線ＤＵおよびＤＣＵおよびローカルデータ線ＤＬおよびＤＣＬには、それぞれ、データ線プリチャージ回路ＤＰＣＧが設けられ、それぞれ、プリチャージ指示信号ＰＥＣの活性化時、対応のデータ線プリチャージ回路ＤＰＣＧにより所定電位レベルにプリチャージされる。これらのローカルデータ線対に対してデータ線プリチャージ回路を配置することにより。ローカルデータ線の負荷をサブアレイＭＡＵおよびＭＡＬ両者に対して同一とすることができ、選択サブアレイに係らず同一タイミングでセンス動作を開始することができ、センスマージンを大きくすることができる。

ローカルデータ線とセンスアンプＳＡの接続を制御するために、ＰチャネルＭＯＳトランジスタＰ１００−Ｐ１０３を利用することにより、ローカルデータ線ＤＵ，ＤＣＵおよびＤＬ，ＤＣＬが、たとえば電源電圧レベルにプリチャージされる状態であっても、ＭＯＳトランジスタのしきい値電圧損失を伴うことなく、データ線電位を、センスノードＳＩおよびＳＩＣへ伝達することができる。

リードドライバＲＤＲは、インバータＧ１００の出力信号の活性化時（Ｌレベルのとき）イネーブルされ、センスアンプＳＡの相補出力信号ＳＯおよびＳＯＣに従ってグローバル読出データ線ＧＤＯＣを駆動する。

このリードドライバＲＤＲは、センスノードＳＩの信号ＳＯとインバータＧ１００の出力する補のセンス活性化信号ＳＥＣとを受けるＮＯＲゲートＧ１１０と、センスノードＳＩＣの信号ＳＯＣと補のセンス活性化信号ＳＥＣとを受けるＮＯＲゲートＧ１１２と、ＮＯＲゲートＧ１１０の出力信号を反転するインバータＧ１１１と、インバータＧ１１１の出力信号がＬレベルのときに、グローバル読出データ線ＧＤＯＣを電源ノードに結合するＰチャネルＭＯＳトランジスタＰ１１０と、ＮＯＲゲートＧ１１２の出力信号がＨレベルのとき導通し、グローバル読出データ線ＧＤＯＣを接地ノードに結合するＮチャネルＭＯＳトランジスタＮ１１０を含む。

補のセンス活性化信号ＳＥＣがＨレベルであり、センスアンプＳＡが非活性状態のときには、ＮＯＲゲートＧ１１０およびＧ１１２の出力信号はともにＬレベルであり、ＭＯＳトランジスタＰ１１０およびＮ１１０がオフ状態となり、このリードドライバＲＤＲは出力ハイインピーダンス状態にある。補のセンス活性化信号ＳＥＣがＬレベルとなると、ＮＯＲゲートＧ１１０およびＧ１１２がインバータとして動作し、センスアンプＳＡの出力信号ＳＯおよびＳＯＣに従って、ＭＯＳトランジスタＰ１１０およびＮ１１０の一方がオン状態となり、グローバル読出データ線ＧＤＯＣが、電源電位または接地電圧に駆動される。

ライトドライバＷＤＲは、グローバル書込データ線ＧＤＩＣ上の信号を受けるインバータＩＶ１と、インバータＩＶ１の出力信号を反転するインバータＩＶ２と、相補書込活性化信号ＷＥＮＣおよびＷＥＮの活性化に応答して、インバータＩＶ１の出力信号を反転するトライステートインバータＴＩＶ１と、相補書込活性化信号ＷＥＮおよびＷＥＮＣの活性化に応答して活性化され、インバータＩＶ２の出力信号を反転するトライステートインバータＴＩＶ２を含む。これらのトライステートインバータＴＩＶ１およびＴＩＶ２は、非活性化時出力ハイインピーダンス状態にある。１つのメモリブロックにおいて、１つのインバータＩＶ１のみを、グローバル書込データ線ＧＤＩＣに接続することにより、このグローバル書込データ線ＧＤＩＣの負荷を軽減する。

図２に示す分離ゲートＩＧＵおよびＩＧＬの書込データ転送部は、サブアレイ指定信号ＢＳＣＵと書込活性化信号ＷＥＮＣを受けるＮＯＲゲートＧ１０３と、ＮＯＲゲートＧ１０３の出力信号がＨレベルのとき導通し、トライステートインバータＴＩＶ１およびＴＩＶ２の出力信号をそれぞれローカルデータ線ＤＣＵおよびＤＵに伝達するＮチャネルＭＯＳトランジスタＮ１０１およびＮ１００と、補の書込活性化信号ＷＥＮＣとサブアレイ指定信号ＢＳＣＬとを受けるＮＯＲゲートＧ１０４と、ＮＯＲゲートＧ１０４の出力信号がＨレベルのときに、トライステートインバータＴＩＶ１およびＴＩＶ２の出力信号を、それぞれ、ローカルデータ線ＤＣＬおよびＤＬに伝達するＮチャネルＭＯＳトランジスタＮ１０３およびＮ１０２を含む。

サブアレイ指定信号ＢＳＣＵおよびＢＳＣＬは、活性化時（Ｌレベルのとき）、それぞれ、サブアレイＭＡＵおよびＭＡＬを指定する。したがって、データ書込時、補の書込活性化信号ＷＥＮＣが活性化されてＬレベルとなると、ＮＯＲゲートＧ１０３およびＧ１０４のうち、選択サブアレイに対して設けられたＮＯＲゲートの出力信号がＨレベルとなり、対応のＮチャネルＭＯＳトランジスタＮ１０１，Ｎ１００またはＮ１０３，Ｎ１０２が導通し、トライステートバッファＴＩＶ１およびＴＩＶ２の出力信号が、選択サブアレイに対するローカルデータ線ＤＣＵ，ＤＵまたはＤＣＬ，ＤＬに伝達される。

対応のサブアレイが非選択状態のときには、サブアレイ指定信号ＢＳＣＵまたはＢＳＣＬは、Ｈレベルであり、ＮＯＲゲートＧ１０３およびＧ１０４のうち非選択サブアレイに対するＮＯＲゲートの出力信号がＬレベルとなり、非選択サブアレイに対するローカルデータ線の書込データの伝達は禁止される。

ローカルデータ線ＤＵ，ＤＣＵおよびＤＬ，ＤＣＬを各サブアレイに対応して分割構造とし、分離ゲートＰ１００−Ｐ１０３およびＮ１００−Ｎ１０３を用いて、選択サブアレイに対するローカルデータ線のみをセンスアンプＳＡまたはライトドライバＷＤＲに接続することにより、ローカルデータ線ＤＵ，ＤＣＵおよびＤＬ，ＤＣＬの負荷が軽減される。したがって、データ読出時、このラッチ型センスアンプＳＡに対し、高速で、選択メモリセルデータを伝達して、センス動作を行なってデータの読出を行なうことができる。

なお、図５に示す構成においては、スタンバイ時において、トライステートバッファＴＩＶ１およびＴＩＶ２が出力ハイインピーダンスとなり、また，ＭＯＳトランジスタＮ１００−Ｎ１０３が、全てオフ状態となる。この場合、トライステートインバータＴＩＶ１およびＴＩＶ２の出力にスタンバイ時に電源電圧などの所定電圧レベルにプリチャージするプリチャージ回路が設けられても良く、また、ＭＯＳトランジスタＮ１００−Ｎ１０３が、スタンバイ時に導通状態となる構成が利用されてもよい。

図６は、図５に示すセンスアンプＳＡの構成の一例を示す図である。図６において、センスアンプＳＡは、電源ノードとセンスノードＳＩの間に接続されかつそのゲートがセンスノードＳＩＣに接続されるＰチャネルＭＯＳトランジスタＰＱ１と、電源ノードとセンスノードＳＩＣの間に接続されかつそのゲートがセンスノードＳＩに接続されるＰチャネルＭＯＳトランジスタＰＱ２と、センスノードＳＩと共通ソースノードＣＳＮＤの間に接続されかつそのゲートがセンスノードＳＩＣに接続されるＮチャネルＭＯＳトランジスタＮＱ１と、センスノードＳＩＣと共通ソースノードＣＳＮＤの間に接続されかつそのゲートがセンスノードＳＩに接続されるＮチャネルＭＯＳトランジスタＮＱ２と、センス活性化信号ＳＥの活性化時共通ソースノードＣＳＮＤを接地電位を供給する接地ノードに結合するＮチャネルＭＯＳトランジスタＮＱ３を含む。

この図６に示すセンスアンプＳＡは、ＭＯＳトランジスタＰＱ１，ＰＱ２，ＮＱ１およびＮＱ２により活性化時インバータラッチを構成する交差結合型センスアンプ、すなわちラッチ型センスアンプである。センス活性化信号ＳＥがＬレベルの非活性状態のときには、センスノードＳＩおよびＳＩＣは、プリチャージ電圧レベルにあるかまたは読出データ信号のレベルにある。共通ソースノードＣＳＮＤは、この状態においてはハイレベル（プリチャージ電圧に近いレベル）にある。

センス活性化信号ＳＥがＨレベルとなると、ＭＯＳトランジスタＮＱ３がオン状態となり、共通ソースノードＣＳＮＤが接地電位レベルに設定される。センスノードＳＩおよびＳＩＣは、プリチャージ電圧レベルに近い電圧レベルであり、これらのセンスノードＳＩおよびＳＩＣの低いほうのセンスノードが、ＭＯＳトランジスタＮＱ１またはＮＱ２により接地電位レベルに放電され、一方、これらのセンスノードＳＩおよびＳＩＣのうちの電位の高いほうのセンスノードは、ＭＯＳトランジスタＰＱ１またはＰＱ２により電源電圧レベル（電源ノードの電圧レベル）に駆動され、これらのセンスノードＳＩおよびＳＩＣの信号電位差が差動的に増幅され、相補信号ＳＯおよびＳＯＣが生成される。

この交差結合型センスアンプにおいて、センスノードＳＩおよびＳＩＣを、接地電位レベルへ駆動するセンス活性化トランジスタのみが設けられているのは、センスノードＳＩおよびＳＩＣは、電源電圧レベルのプリチャージ電圧レベルに設定されるためである。

この図６に示すような交差結合型センスアンプＳＡを利用することにより、微小電位差を高速で増幅して、ＣＭＯＳレベルの信号（電源電圧と接地電位との間で変化する信号）を生成して、相補信号ＳＯおよびＳＯＣを生成することができる。

図７は、図５に示すビット線、ローカルデータ線をそれぞれプリチャージするプリチャージ回路ＢＰＣＧおよびＤＰＣＧの構成の一例を示す図である。これらのビット線およびローカルデータ線をプリチャージするプリチャージ回路ＢＰＣＧおよびＤＰＣＧの構成は同じであり、図７においては、プリチャージ回路ＰＣＧをこれらのプリチャージ回路の代表的として示す。プリチャージ回路ＰＣＧは、プリチャージ活性化信号ＰＥＣの活性化に応答して、電源電位をノードＮＤ０およびＮＤ１にそれぞれ伝達するＰチャネルＭＯＳトランジスタＰＱ３およびＰＱ４を含む。ノードＮＤ０およびＮＤ１が、それぞれ、相補ビット線または相補ローカルデータ線に接続される。

プリチャージ活性化信号ＰＥＣは、活性化時Ｌレベルであり、ノードＮＤ０およびＮＤ１は、電源ノードの電圧（電源電圧）レベルにプリチャージされる。プリチャージ活性化信号ＰＥＣが不活性状態となると、これらのＭＯＳトランジスタＰＱ３およびＰＱ４が、非導通状態となり、ノードＮＤ０およびＮＤ１が電源ノードから分離される。このプリチャージ活性化信号ＰＥＣは、メモリブロック単位で活性／非活性が制御され、選択メモリブロックにおいてプリチャージ動作が停止されてデータの書込または読出が行われる。非選択メモリブロックは、プリチャージ状態を維持する。

図８は、図５に示す列選択回路ＹＴＧＵおよびＹＴＧＬの構成の一例を示す図である。これらの列選択回路ＹＴＧＵおよびＹＴＧＬは、それぞれ与えられる列選択信号が異なるだけであり、図８においては、列選択回路ＹＴＧＵの構成および対応のビット線および列選択信号を代表的に示す。

図８において、列選択回路ＹＴＧＵは、ビット線対ＢＬＵ［０］，ＢＬＣＵ［０］−ＢＬＵ［３］，ＢＬＣＵ［３］それぞれに対して設けられる列選択ゲートＣＳＧＵ０−ＣＳＧＵ３を含む。これらの列選択ゲートＣＳＧＵ０−ＣＳＧＵ３は、それぞれ、ビット線ＢＬＵ［０］−ＢＬＵ［３］に対して設けられるＣＭＯＳトランスミッションゲートＴＧａと、ビット線ＢＬＣＵ［０］−ＢＬＣＵ［３］それぞれに対して設けられるＣＭＯＳトランスミッションゲートＴＧｂを含む。

列選択ゲートＣＳＧＵ０−ＣＳＧＵ３は、それぞれ、列選択信号ＹＳＵ［０］−ＹＳＵ［３］に応答して対応のＣＭＯＳトランスミッションゲートＴＧａおよびＴＧｂが導通し、対応のビット線ＢＬＵ［０］，ＢＬＣＵ［０］−ＢＬＵ［３］，ＢＬＣＵ［３］をデータ線ＤＵおよびＤＣＵに結合する。

列選択信号ＹＳＵ［０］−ＹＳＵ［３］は、１つがサブアレイＭＡＵの選択時に選択状態へ駆動され、１つのビット線対がローカルデータ線ＤＵおよびＤＣＵに結合される。サブアレイＭＡＬに対して設けられる列選択回路ＹＴＧＬは、同様の構成を備え、ビット線ＢＬＬ［０］，ＢＬＣＬ［０］−ＢＬＬ［３］，ＢＬＣＬ［３］それぞれに対して設けられるＣＭＯＳトランスミッションゲートＴＧａおよびＴＧｂを含み、列選択信号ＹＳＬ［０］−ＹＳＬ［３］に従って対応のビット線対をローカルデータ線ＤＬおよびＤＣＬに結合する。

この図８に示すように、ローカルデータ線ＤＵおよびＤＣＵそれぞれには、ビット線それぞれに対して設けられるＣＭＯＳトランスミッションゲートＴＧａおよびＴＧｂの容量が接続され、これらのローカルデータ線ＤＵおよびＤＣＵの負荷は、選択ビット線対の負荷と、これらの非選択列選択ゲートの寄生容量の和となる。ローカルデータ線を分割データ線構造とし、選択サブアレイのローカルデータ線をセンスノードに結合することにより、１つの列選択回路および選択ビット線の寄生容量が接続されるだけであり、センスアンプのセンスノードの寄生容量を低減することができる。

図９は、図４に示す１ビットの入出力回路ＩＯＫに含まれるデータ出力回路の構成の一例を概略的に示す図である。図９において、１ビット入出力回路ＩＯＫのデータ出力回路は、グローバル読出データ線ＧＤＯＣ上の信号をリードイネーブル信号ＲＥの活性化時伝達するＣＭＯＳトランスミッションゲートＧ２００と、ＣＭＯＳトランスミッションゲートＧ２００の出力信号を反転して外部読出データＤＯを生成するインバータＩＶ１０と、外部読出データＤＯを反転するインバータＩＶ１１と、リードイネーブル信号ＲＥの非活性化時（Ｌレベルのとき）導通し、インバータＩＶ１１の出力信号をインバータＩＶ１０の入力へ伝達するＣＭＯＳトランスミッションゲートＧ２０１を含む。これらのＣＭＯＳトランスミッションゲートＧ２００およびＧ２０１は相補的に導通する。

データ読出時においては、リードイネーブル信号ＲＥが活性化され、グローバル読出データ線ＧＤＯＣを介して伝達された読出データが、ＣＭＯＳトランスミッションゲートＧ２００を介してインバータＩＶ１０へ伝達されて外部読出データ（１ビット）ＤＯが生成される。このときには、ＣＭＯＳトランスミッションゲートＧ２０１はオフ状態である。データ読出が完了し、リードイネーブル信号ＲＥがＬレベルとなると、ＣＭＯＳトランスミッションゲートＧ２００がオフ状態、ＣＭＯＳトランスミッションゲートＧ２０１がオン状態となり、インバータＩＶ１０およびＩＶ１１によりラッチ回路が構成され、外部データＤＯが維持される。外部のプロセッサなどが、適当なタイミングで、この外部読出データ（１ビット）ＤＯをサンプリングする。

この図９に示す出力回路が、入出力回路ＩＯＣＫにおいて各ＩＯブロックに対応して配置されてリードイネーブル信号ＲＥに従って並行して動作して、この結果、多ビットデータＤＯが出力される。

図１０は、図４に示す１ビットの入出力回路ＩＯＫに含まれるデータ入力回路の構成の一例を概略的に示す図である。図１０において、１ビットの入出力回路ＩＯＫのデータ入力回路は、書込指示信号ＷＥＣの非活性化時導通し、外部からの入力データＤＩを転送するＣＭＯＳトランスミッションゲートＧ２１０と、ＣＭＯＳトランスミッションゲートＧ２１０からのデータを反転してグローバル書込データ線ＧＤＩＣ上に伝達するインバータＩＶ２０と、インバータＩＶ２０の出力信号を反転するインバータＩＶ２１と、書込指示信号ＷＥＣの活性化時導通し、インバータＩＶ２１の出力信号をインバータＩＶ２０の入力へ転送するＣＭＯＳトランスミッションゲートＧ２１１を含む。

外部入力データ（１ビット）ＤＩは、クロック信号ＣＬＫよりも早いタイミングでアドレス信号と同様のタイミングで与えられて確定状態となる。この外部入力データ（１ビット）ＤＩが確定状態となったときに、クロック信号ＣＬＫおよび書込指示信号ＷＥＣが活性化され、ＣＭＯＳトランスミッションゲートＧ２１０がオフ状態となり、一方、ＣＭＯＳトランスミッションゲートＧ２１１がオン状態となり、インバータＩＶ２０およびＩＶ２１により入力データＤＩがラッチされる。このラッチデータに基づいて、内部で選択メモリセルに対するデータの書込が、選択メモリブロックに対して設けられたライトドライバにより実行される。

この図１０に示す入力回路が入出力回路ＩＯＣＫにおいて各ＩＯブロックに対応して配置され、外部からの多ビットデータの各ビットが、並行して対応の入力回路から対応のグローバル書込データ線に転送される。

図１１は、この発明の実施の形態１に従う半導体記憶装置のデータ読出時の動作を示す信号波形図である。以下、図１１を参照して、図４および図５に示す半導体記憶装置の動作について説明する。図１１においては、図５に示すサブアレイＭＡＵが選択され、サブアレイＭＡＵのワード線ＷＬＵが選択されて、メモリセルデータが読出される場合の信号波形を一例として示す。

この半導体記憶装置は、クロック信号ＣＬＫがＨレベルの間動作し、クロック信号ＣＬＫがＬレベルのときには非動作状態となる。

クロック信号ＣＬＫがＬレベルのときには、図４に示す制御回路ＣＴＬは、内部クロック信号ＩＣＬＫおよびリードイネーブル信号ＲＥをともにＬレベルに維持する。したがって、図４に示すロウデコード回路ＸＤは非活性状態であり、図４に示すメモリブロックＭＢ［０］−ＭＢ［３］においてワード線ＷＬはすべて非選択状態である。

一方、プリチャージ指示信号ＰＥＣは、Ｌレベルの活性状態にあり、メモリブロックＭＢ［０］−ＭＢ［３］において、すべてのビット線ＢＬＵ，ＢＬＣＵおよびＢＬＬ，ＢＬＣＬは、電源電圧レベルのＨレベルにプリチャージされる。同様、図５に示すローカルデータ線ＤＵおよびＤＣＵは、対応のデータ線プリチャージ回路ＤＰＣＧにより電源電圧レベルにプリチャージされ、またローカルデータ線ＤＬおよびＤＣＬも対応のプリチャージ回路ＤＰＣＧにより、電源電圧レベルにプリチャージされる。

ブロック選択信号が、クロック信号ＣＬＫと非同期で生成される（この構成については後に説明する）。今、ブロック選択信号およびワード線選択信号に従ってサブアレイ指定信号ＢＳＣＬが、Ｈレベルの非選択状態を示し、サブアレイ指定信号ＢＳＣＵが、Ｌレベルの選択状態に維持される（サブアレイＭＡＵが選択されるため）。この状態においても、センス活性化信号ＳＥは、Ｌレベルの非活性状態にあり、図５に示すインバータＧ１００の出力信号ＳＥＣがＨレベルであり、ＮＡＮＤゲートＧ１０２およびＧ１０１は、インバータとして動作する。したがって、この場合、ＮＡＮＤゲートＧ１０１の出力信号がＨレベルとなり、ＰチャネルＭＯＳトランジスタＰ１０２およびＰ１０３がオフ状態となる。一方、ＮＡＮＤゲートＧ１０２の出力信号は、Ｌレベルであり、ＰチャネルＭＯＳトランジスタＰ１００およびＰ１０１がオン状態であり、センスアンプＳＡのセンスノードＳＩおよびＳＩＣは、ローカルデータ線ＤＵおよびＤＣＵに設けられたデータ線プリチャージ回路ＤＰＣＧにより、電源電圧レベルにプリチャージされる。

また、補のセンス活性化信号ＳＥＣがＨレベルであるため、リードドライバＲＤＲは、ＭＯＳトランジスタＰ１１０およびＮ１１０がともにオフ状態であり、出力ハイインピーダンス状態にある。

ライトドライバＷＤＲは、トライステートインバータＴＩＶ１およびＴＩＶ２が、書込活性化信号ＷＥＮが非活性状態にあるため、出力ハイインピーダンス状態にある。また、補の書込活性化信ＷＥＮＣが、Ｈレベルであり、ＮＯＲゲートＧ１０３およびＧ１０４の出力信号はＬレベルであり、データ書込のための分離ゲートトランジスタＮ１００−Ｎ１０３は、すべてオフ状態にある。

クロック信号ＣＬＫがＨレベルに立上がり、外部からのアクセス指示信号ＣＳＣがＬレベルとなり、また書込信号ＷＥＣがＨレベルとなると、データ読出モードが指定される。

クロック信号ＣＬＫの立上がりにおける制御信号ＣＳＣおよびＷＥＣの状態に従って、図４に示す制御回路ＣＴＬは、内部クロック信号ＩＣＬＫおよびプリチャージ指示信号ＰＥＣをともにＨレベルに駆動する。このプリチャージ指示信号ＰＥＣについては、選択メモリブロックに対してのみ、非活性化が行なわれ、残りの非選択メモリブロックに対しては、プリチャージ指示信号ＰＥＣはＬレベルに維持される。

このクロック信号ＣＬＫの立上がりに同期して、内部クロック信号ＩＣＬＫがＨレベルとなると、アドレス信号ＡＤに従ってロウデコード回路ＸＤがデコード動作を行なう。このとき、ローカル制御回路ＬＣが、サブアレイ指定信号ＢＳＣＵに従って、選択サブアレイＭＡＵに対するロウデコード回路ＸＤを活性化する。非選択サブアレイＭＡＬに対するロウデコード回路ＸＤは、非選択状態を維持する。したがって、サブアレイＭＡＬにおいては、ワード線ＷＬＬは、Ｌレベルの非選択状態に維持され、一方、サブアレイＭＡＵにおいて、アドレス信号ＡＤが指定する行に対応するワード線ＷＬＵが選択状態へ駆動される。ビット線についてはすべてプリチャージ動作は完了しており、メモリセルの記憶データに応じた電位変化が、ビット線ＢＬＵ，ＢＬＣＵにおいて生じる。サブアレイＭＡＬにおいては、プリチャージ動作が完了するものの、ワード線ＷＬＬが、非選択状態であり、ビット線ＢＬＬおよびＢＬＣＬは、プリチャージ電圧レベルを維持する。

ワード線選択動作と同時にまたはそれより少し早く、列選択動作が行なわれる。このときにも、選択サブアレイに対するサブアレイ指定信号ＢＳＣＵに従って、図５に示す列選択回路ＹＴＧＵに対する列選択信号ＹＳＵ［０］−ＹＳＵ［３］のいずれか（ＹＳＵ）が選択状態へ駆動される。列選択回路ＹＴＧＬに対する列選択信号ＹＳＬ［０］−ＹＳＬ［３］は、非選択状態のＬレベルを維持する。したがってローカルデータ線ＤＬおよびＤＣＬは、サブアレイＭＡＬのビット線とは分離された状態であり、プリチャージ電圧レベルを維持する。

この図５に示す列選択回路ＹＴＧＵの列選択動作により、選択列に対するビット線対ＢＬＵおよびＢＬＣＵがローカルデータ線ＤＵおよびＤＣＵに接続され、ローカルデータ線ＤＵおよびＤＣＵの電圧レベルが、プリチャージ電圧レベルから、メモリセルの記憶データに応じた電圧レベルに変化する。このローカルデータ線ＤＵおよびＤＣＵの電位変化は、ＭＯＳトランジスタＰ１００およびＰ１０１を介してセンスノードＳＩおよびＳＩＣへ伝達され、センスノードＳＩおよびＳＩＣの電位が変化する。この場合、先に説明しているように、センスノードＳＩおよびＳＩＣには、ローカルデータ線ＤＵおよびＤＣＵが結合されるだけであるため、その負荷は小さく、高速で、センスノードＳＩおよびＳＩＣの電位が変化する。

センスノードＳＩおよびＳＩＣの電位差が十分に拡大されると、センス活性化信号ＳＥが活性化され、センスアンプＳＡがセンス動作を行なう。このセンス活性化信号ＳＥの活性化に応答して、インバータＧ１００の出力する補のセンス活性化信号ＳＥＣがＬレベルとなり、ＮＡＮＤゲートＧ１０２の出力信号はＨレベルとなり、ＭＯＳトランジスタＰ１００およびＰ１０１がオフ状態となる。したがって、センスノードＳＩおよびＳＩＣが、ローカルデータ線ＤＵおよびＤＣＵと分離された状態で、センスアンプＳＡが、センス動作を行なう。いわゆる「電荷閉じ込め方式」に従ってセンス動作を行なうことにより、センスノードＳＩおよびＳＩＣの負荷を軽減して、高速でセンス動作を行ない、このセンスアンプＳＡの出力信号ＳＯおよびＳＯＣが、選択メモリセルの記憶データに応じて電源電圧レベルおよび接地電圧レベルに駆動される。

センス活性化信号ＳＥが活性化されると、リードドライバＲＤＲにおいて、ＮＯＲゲートＧ１１０およびＧ１１２がインバータとして動作し、このセンスアンプＳＡの増幅データに従って、グローバル読出データ線ＧＤＯＣを駆動する。このグローバル読出データ線ＧＤＯＣが、読出データに応じてプリチャージ電圧レベル（Ｈレベル）またはＬレベルに駆動される。

このセンス動作と並行して、リードイネーブル信号ＲＥが活性化され、図９に示すデータ出力回路においてＣＭＯＳトランスミッションゲートＧ２００が導通し、外部データＤＯが生成される。

クロック信号ＣＬＫがＬレベルとなると、制御信号ＣＳＣがＨレベルとなり、また、書込信号ＷＥＣがＬレベルとなり、１つの動作サイクルが完了する。このクロック信号ＣＬＫの立下がりおよび制御信号ＣＳＣの立上がりに従って、制御回路ＣＴＬからの内部クロック信号ＩＣＬＫがＬレベルとなり、またプリチャージ信号ＰＥＣもＬレベルとなる。応じて、リードイネーブル信号ＲＥおよびセンス活性化信号ＳＥもＬレベルの非活性状態となり、メモリブロックＭＢにおいて、サブアレイＭＡＵが再びプリチャージ状態へ復帰し、ワード線ＷＬＵが非選択状態へ駆動されて、各ビット線ＢＬＵおよびＢＬＣＵが、プリチャージ電圧レベルに復帰する。同様、メモリサブアレイＭＡＬにおいても、プリチャージ回路ＰＣＧにより、ビット線ＢＬＬおよびＢＬＣＬが、プリチャージ電圧レベルにプリチャージされる。

同様、ローカルデータ線ＤＵおよびＤＣＵおよびＤＬおよびＤＣＬも対応のプリチャージ回路ＰＣＧにより、電源電圧レベルにプリチャージされる。センスアンプＳＡは非活性状態にあるため、センスノードＳＩおよびＳＩＣも、同様、このＭＯＳトランジスタＰ１００およびＰ１０１がこの状態においてオン状態であるため、ローカルデータ線ＤＵおよびＤＣＵからのプリチャージ電圧により所定電圧レベルにプリチャージされる。リードドライバＲＤＲは、再び出力ハイインピーダンス状態となり、グローバル読出データ線ＧＤＯＣが所定のプリチャージ電圧レベルに復帰する。

したがって、このクロック信号ＣＬＫのＨレベルの期間において、センス活性化信号ＳＥを、データ線ＤＵおよびＤＣＵとローカルデータ線ＤＬおよびＤＣＬが連続的に延在する構造に比べて、センスノードＳＩおよびＳＩＣの負荷が軽減されるため、早いタイミングでこのセンス活性化信号を活性化することができる。

図１２は、図１０に示す制御回路ＣＴＬの構成の一例を概略的に示す図である。図１２において、制御回路ＣＴＬは、外部からのクロック信号ＣＬＫとアクセス指示信号ＣＳＣとを受けて内部クロック信号ＩＣＬＫを生成するクロックゲート１００と、内部クロック信号ＩＣＬＫと書込指示信号ＷＥＣとを受けて、ライトイネーブル信号（書込活性化信号）ＷＥを生成する書込制御ゲート１０２と、内部クロック信号ＩＣＬＫと書込指示信号ＷＥＣとを受けてリードイネーブル信号ＲＥを生成するリード制御回路１０４を含む。

クロック制御ゲート１００は、外部クロック信号ＣＬＫがＨレベルであり、アクセス指示信号ＣＳＣがＬレベルにときに、内部クロック信号ＩＣＬＫをＨレベルに設定する。したがって、アクセス指示が与えられたとき、外部クロック信号ＣＬＫがＨレベルの間、内部クロック信号ＩＣＬＫが生成されて、この半導体記憶装置が動作する。

書込制御ゲート１０２は、内部クロック信号ＩＣＬＫがＨレベルであり、かつ書込指示信号ＷＥＣがＬレベルのとき、ライトイネーブル信号ＷＥを活性化する。このライトイネーブル信号ＷＥに従って、選択メモリブロックに対して設けられたライトドライバＷＤＲが活性化される。

リード制御回路１０４は、内部クロック信号ＩＣＬＫおよび書込指示信号ＷＥＣの少なくともいずれか一方の活性化を所定期間遅延して、リードイネーブル信号ＲＥを活性化し、内部クロック信号ＩＣＬＫおよび書込指示信号ＷＥＣが非活性化されると、リードイネーブル信号ＲＥを非活性化する。このリード制御回路１０４は、たとえば、書込指示信号ＷＥＣの立上がりを所定時間遅延し、この立上がり遅延信号と内部クロック信号ＩＣＬＫのＡＮＤをとる回路により実現することができる。

図１３は、図１０に示すローカル制御回路ＬＣの構成を概略的に示す図である。図１３において、ローカル制御回路ＬＣは、アドレス信号ＡＤに含まれるブロックアドレスＡＤ（Ｂ）をデコードしブロック選択信号ＢＳを生成するブロックデコーダ１１０と、ブロックデコーダ１１０からのブロック選択信号ＢＳとライトイネーブル信号ＷＥとに従って書込活性化信号ＷＥＮおよびＷＥＮＣを生成するライト制御ゲート１１２と、ブロック選択信号ＢＳとリードイネーブル信号ＲＥとに従ってセンス活性化信号ＳＥを生成するセンス制御ゲート１１４と、ブロック選択信号ＢＳと内部クロック信号ＩＣＬＫとに従ってプリチャージ指示信号ＰＥＣを生成するプリチャージ制御ゲート１１６と、アドレス信号ＡＤに含まれるワード線アドレスの所定のビットＡＤ（Ｘ０）とブロック選択信号ＢＳとに従ってサブアレイ指定信号ＢＳＣＵおよびＢＳＣＬを生成するサブアレイデコーダ１１８を含む。所定のワード線アドレスビットＡＤ（Ｘ０）は、例えば、ワード線アドレスの最上位ビットである。

ブロックデコーダ１１０は、クロック信号と非同期でアドレス信号ＡＤに含まれるブロックアドレスをデコードして、ブロック選択信号ＢＳを生成する。

ライト制御ゲート１１２は、ブロック選択信号ＢＳが対応のメモリブロックＭＢを指定しているときにイネーブルされ、ライトイネーブル信号ＷＥに従って相補な書込活性化信号ＷＥＮおよびＷＥＮＣを生成する。

センス制御ゲート１１４は、このブロック選択信号ＢＳが対応のメモリブロックを指定しているときに、リードイネーブル信号ＲＥに従ってセンス活性化信号ＳＥを活性化する。したがって、非選択メモリブロックにおいてはリードイネーブル信号ＲＥが活性化されても、センス活性化信号ＳＥは非活性状態にある。

プリチャージ制御ゲート１１６は、ブロック選択信号ＢＳが対応のメモリブロックを指定しているとき、内部クロック信号ＩＣＬＫがＨレベルの期間、プリチャージ指示信号ＰＥＣをＨレベルに設定し、選択メモリブロックにおけるプリチャージ動作を停止する。

サブアレイデコーダ１１８は、このブロック選択信号ＢＳが対応のメモリブロックを指定するとき、２つのサブアレイＭＡＵおよびＭＡＬのいずれのワード線が指定されたかを、ワード線アドレスの所定のビットＡＤ（Ｘ０）に従って判定して、サブアレイ指定信号ＢＳＣＵおよびＢＳＣＬを選択的に活性化する。

ローカル制御回路ＬＣは、さらに、アドレス信号ＡＤの列アドレス信号ＡＤ（Ｙ）をブロック選択信号ＢＳの活性化時デコードして、列選択信号ＹＳＥＬを生成するカラムデコード回路１２０と、サブアレイ指定信号ＢＳＣＵと列選択信号ＹＳＥＬとに従ってサブアレイＭＡＵに対する列選択信号ＹＳＵ［３：０］を生成するサブカラムデコーダ１２２と、列選択信号ＹＳＥＬとサブアレイ指定信号ＢＳＣＬとに従ってサブアレイＭＡＬに対する列選択信号ＹＳＬ［３：０］を生成するサブカラムデコーダ１２４を含む。

カラムデコード回路１２０は、ブロック選択信号ＢＳが対応のメモリブロックを指定するとき、カラムアドレスＡＤ（Ｙ）をデコードして列選択信号ＹＳＥＬを生成する。この列選択信号ＹＳＥＬは、対応のメモリブロックにおける２つのサブアレイＭＥＵおよびＭＥＬ両者の同一列を指定する。サブアレイ指定信号ＢＳＣＵおよびＢＳＣＬにより、サブカラムデコーダ１２２および１２４の一方をイネーブルし、選択サブアレイに対する列選択信号ＹＳＵ［３：０］またはＹＳＬ［３：０］を生成する。

したがって、非選択メモリブロックにおいては、カラムデコード回路１２０は非活性状態であり、列選択動作は行なわれない。

アドレス信号ＡＤに含まれる所定のワード線アドレスビットＡＤ（Ｘ０）は、図４に示すロウデコード回路ＸＤへも与えられる。このロウデコード回路ＸＤは、内部クロック信号ＩＣＬＫとブロック選択信号ＢＳとに従ってデコード動作を行なう。この場合、サブアレイＭＡＵおよびＭＡＬにおけるワード線のアドレスが、メモリブロック単位で設定されている場合には、サブアレイＭＡＵおよびＭＡＬのワード線のアドレス領域が異なるため、選択サブアレイにおいてワード線が選択される。しかしながら、サブアレイＭＡＬおよびＭＡＵにおいてワード線アドレスが同じアドレス範囲で指定されており、ワード線アドレスＡＤ（Ｘ０）がサブアレイ指定アドレスとして利用される場合には、サブアレイ指定信号ＢＳＣＵおよびＢＳＣＬに従ってサブアレイＭＡＵおよびＭＡＬに対するロウデコード回路を活性化する。

なお、図１３に示す構成において、プリチャージ制御ゲート１１６が、ブロック選択信号ＢＳと内部クロック信号ＩＣＬＫに従ってプリチャージ指示信号ＰＥＣを生成している。この場合、メモリブロック単位でプリチャージ動作の活性／非活性化が制御される。プリチャージ制御ゲート１１６へ、ブロック選択信号ＢＳに代えて、サブアレイ指定信号ＢＳＣＵおよびＢＳＣＬを与えることにより、非選択サブアレイおよび対応のローカルデータ線に対するプリチャージ動作を維持し、選択サブアレイに対してのみプリチャージの停止を行なう構成を実現することができる。

以上のように、この発明の実施の形態１に従えば、各メモリブロックを２つのサブアレイに分割し、サブアレイごとにローカルデータバスを設け、選択サブアレイのローカルデータバスをセンスアンプに接続するように構成しており、センスアンプのセンスノードの負荷が軽減され、センスノードの電位を高速で変化させることができ、高速の読出を実現することができる。特に、サブアレイごとに対応してローカルデータ線を配置するローカルデータ線分割構造とすることにより、ビット線分割構造の効果をより発揮することができ、ローカルデータ線負荷を軽減でき、高速でセンス動作を行なうことができる。

また、各ＩＯブロックにおいてメモリアレイを複数のブロックに分割するブロック分割構造を利用し、各メモリブロックをサブアレイに分割することにより、記憶容量増大時においても、ビット線の負荷の増大を抑制することができ、高速アクセスを実現することができる。

［実施の形態２］
図１４は、この発明の実施の形態２に従う半導体記憶装置のカラム回路ＹＣの構成を概略的に示す図である。この図１４に示すカラム回路ＹＣは、図５に示すカラム回路ＹＣと以下の点でその構成が異なる。すなわち、データ線プリチャージ回路ＤＰＣＧは、ローカルデータ線ＤＵおよびＤＣＵに対して設けられる。サブアレイＭＡＬに対するローカルデータ線ＤＬおよびＤＣＬに対してはデータ線プリチャージ回路は配置されない。

また、サブアレイ指定信号ＢＳＣＬおよびＢＳＣＵが、内部クロック信号ＩＣＬＫに同期して生成される。この図１４に示すカラム回路ＹＣの他の構成は図５に示すカラム回路ＹＣの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図１５は、図１４に示すカラム回路ＹＣのデータ読出時の動作を示す信号波形図である。以下、図１５を参照して、この図１４に示すカラム回路ＹＣのデータ読出時の動作について説明する。

外部クロック信号ＣＬＫがＬレベルのとき、この半導体記憶装置は非動作状態にあり、プリチャージ指示信号ＰＥＣがＬレベルの活性状態にあり、またサブアレイ指定信号ＢＳＣＬおよびＢＳＣＵがともにＨレベルにある。また、センス活性化信号ＳＥがＬレベルであり、補のセンス活性化信号ＳＥＣがＨレベルである。応じて、ＮＡＮＤゲートＧ１０２およびＧ１０１の出力信号はＬレベルであり、ＭＯＳトランジスタＰ１００−Ｐ１０３はすべてオン状態であり、センスノードＳＩおよびＳＩＣが、ローカルデータ線ＤＵおよびＤＣＵに結合され、また、ローカルデータ線ＤＬおよびＤＣＬに結合される。データ線プリチャージ回路ＤＰＣＧが、プリチャージ指示信号ＰＥＣが活性状態にあるため、活性化され、ローカルデータ線ＤＵおよびＤＣＵがＨレベルにプリチャージされる。このデータ線プリチャージ回路ＤＰＣＧのプリチャージ電圧は、またＭＯＳトランジスタＰ１００−Ｐ１０３を介してローカルデータ線ＤＬおよびＤＣＬにさらに伝達され、ローカルデータ線ＤＬおよびＤＣＬも、電源電圧レベルにプリチャージされる。

クロック信号ＣＬＫがＨレベルとなり、外部からの動作モードを示している制御信号ＣＳＣおよびＷＥＣがそれぞれＬレベルおよびＨレベルとなると、データ読出動作が開始される。このクロック信号ＣＬＫに同期して内部クロック信号ＩＣＬＫがＨレベルとなり、またプリチャージ指示信号ＰＥＣがＨレベルとなり、データ線プリチャージ回路ＤＰＣＧおよびビット線プリチャージ回路ＢＰＣＧが非活性化され、このメモリブロックのプリチャージ動作が停止する。サブアレイ指定信号ＢＳＣＵがＬレベルの活性状態となり、一方、サブアレイ指定信号ＢＳＣＬは、Ｈレベルである。センス活性化信号ＳＥはまだＬレベルであるため、ＮＡＮＤゲートＧ１０２の出力信号がＬレベル、一方、ＮＡＮＤゲートＧ１０１の出力信号がＨレベルとなり、ＭＯＳトランジスタＰ１００およびＰ１０１がオン状態、ＭＯＳトランジスタＰ１０２およびＰ１０３がオフ状態となる。応じて、ローカルデータバスＤＬおよびＤＣＬが、センスノードＳＩおよびＳＩＣから分離され、一方、ローカルデータ線ＤＵおよびＤＣＵは、センスノードＳＩおよびＳＩＣに持続的に接続される。

列選択動作が行なわれ、列選択回路ＹＴＧＵを介して選択列のビット線上の電位がローカルデータ線ＤＵおよびＤＣＵを介してセンスノードＳＩおよびＳＩＣへ伝達される。

センス活性化信号ＳＥが活性化されると、ＮＡＮＤゲートＧ１０２の出力信号がＨレベルとなり、ＭＯＳトランジスタＰ１００およびＰ１０１がオフ状態となり、ローカルデータ線ＤＵおよびＤＣＵがセンスアンプＳＡから分離される。センスアンプＳＡはセンス活性化信号ＳＥの活性化に従ってこのセンスノードＳＩおよびＳＩＣの電位を差動的に増幅して、センス出力信号ＳＯおよびＳＯＣを生成する。

外部クロック信号ＣＬＫがＬレベルとなると、この半導体記憶装置の動作期間が終了し、再びプリチャージ指示信号ＰＥＣがＬレベルに活性化され、サブアレイＭＡＵおよびＭＡＬにおいて元のプリチャージ状態への復帰（選択ワード線の非選択状態への駆動）が行なわれ、また各ビット線へのビット線プリチャージ回路ＢＰＣＧからのプリチャージおよびデータ線ＤＵおよびＤＣＵのプリチャージがデータ線プリチャージ回路ＤＰＣＧにより行なわれる。このときまた、ローカルデータ線ＤＵおよびＤＣＵがローカルデータ線ＤＬおよびＤＣＬに結合され、それまでフローティング状態にあったローカルデータ線ＤＬおよびＤＣＬが再び所定電位にプリチャージされる。

この図１４に示すカラム回路ＹＣの構成の場合、ローカルデータ線ＤＵおよびＤＣＵに対してデータ線プリチャージ回路ＤＰＣＧが設けられ、ローカルデータ線ＤＬおよびＤＣＬにはプリチャージ回路は設けられない。したがって、回路占有面積を低減することができる。特に、このメモリブロックが数多く設けられている場合、カラム回路ＹＣの占有面積を低減することにより、メモリアレイ全体の占有面積を大きく低減することができる。たとえ、ローカルデータ線ＤＬおよびＤＣＬに対してデータ線プリチャージ回路が設けられていない場合においても、内部クロック信号ＩＣＬＫに同期してサブアレイ指定信号ＢＳＣＬおよびＢＳＣＵを生成することにより、動作サイクル開始前には、確実に、センスノードＳＩおよびＳＩＣを所定のプリチャージ電位にプリチャージすることができ、また他方のローカルデータ線ＤＬおよびＤＣＬも所定のプリチャージ電位にプリチャージすることができる。

なお、内部クロック信号ＩＣＬＫに同期してサブアレイ指定信号ＢＳＣＬおよびＢＳＣＵを生成する構成は、図１３に示すローカル制御回路ＬＣにおいてブロックデコーダ１１０を、内部クロック信号ＩＣＬＫに同期してデコード動作を開始させるように構成することにより、ブロック選択信号ＢＳが内部クロック信号ＩＣＬＫに従って生成され、サブアレイ指定信号ＢＳＣＵおよびＢＳＣＬも、それぞれ、内部クロック信号ＩＣＬＫに同期して生成することができる。

これに代えて、図１６に示すように、内部クロック信号ＩＣＬＫをサブアレイデコーダ１３０へ与え、このサブアレイデコーダ１３０において、クロック信号ＩＣＬＫと非同期で生成されるブロック選択信号ＢＳとワード線アドレス信号の例えば最上位ビットのアドレスビットＡＤ（Ｘ０）に従ってサブアレイ指定信号ＢＳＣＵおよびＢＳＣＬが生成されてもよい。

いずれも構成が、クロック信号に同期してサブアレイ選択信号を生成するために用いられてもよい。なお、この図１６に示すローカル制御回路ＬＣの他の構成は、図１３に示すローカル制御回路ＬＣの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

以上のように、この発明の実施の形態２に従えば、サブアレイ間に配置されるローカルデータ線の分割構造において、一方のローカルデータ線に対してのみプリチャージ回路を設けており、回路占有面積を低減することができる。

なお、センスアンプおよびライトドライバは、サブアレイの間の領域に配置される。この場合、センスアンプおよびライトドライバが、サブアレイ端部に配置され、そのサブアレイ端部領域までローカルデータ線が延在する構成が用いられてもよい。

［実施の形態３］
図１７は、この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。図１７においては、半導体記憶装置が、４ビットのデータを入力／出力する。データビットＤＯ０−ＤＯ３は、出力データビットを示し、データビットＤＩ０−ＤＩ３は、入力データビットを示す。入出力ＤＯ０，ＤＩ０−ＤＯ３，ＤＩ３それぞれに対応して、ＩＯブロックＩＯＢ０−ＩＯＢ３が設けられる。これらのＩＯブロックＩＯＢ０−ＩＯＢ３の各々において１ビットのデータの入出力が行なわれる。

実施の形態１および２と同様、ＩＯブロックＩＯＢ０−ＩＯＢ３は、各々、複数のメモリブロックＭＢに分割され、各メモリブロックＭＢが、上側サブアレイＭＡＵと下側サブアレイＭＡＬとに分割される。メモリブロックＭＢのサブアレイＭＡＵおよびＭＡＬの間にカラム回路ＹＣが配置される。カラム回路ＹＣは、先の実施の形態１および２と同様、センス読出回路（センスアンプおよびリードドライバ）および内部書込回路（ライトドライバ）、および分離／接続ゲート（接続制御回路）、および列選択回路を含む。

ＩＯブロックＩＯＢ０−ＩＯＢ３それぞれにおいて、メモリブロックＭＢに共通に、グローバルデータバスＧＤＢ（ＧＤＢ０−ＧＤＢ３）が配置される。グローバルデータバスＧＤＢ０−ＧＤＢ３は、それぞれ対応のＩＯブロックＩＯＢ０−ＩＯＢ３のカラム回路ＹＣ内のセンス読出回路および内部書込回路（ライトドライバ）に共通に結合される。グローバルデータバスＧＤＢ０−ＧＤＢ３は、それぞれ対応のＩＯブロックＩＯＢ０−ＩＯＢ３のメモリブロックＭＢ（サブアレイＭＢＵおよびＭＢＬ）上を渡って延在して配置される。これにより、ＩＯブロックＩＯＢ０−ＩＯＢ３において、このグローバルデータバスＧＤＢ０−ＧＤＢ３を専用の配線領域に配置する必要はなく、レイアウト面積を低減することができる。

ＩＯブロックＩＯＢ１およびＩＯＢ２の間の領域に、各メモリブロックＭＢのサブアレイＭＡＵおよびＭＡＬ各々に対応してロウデコード回路ＸＤが配置され、また、カラム回路ＹＣに対応してローカル制御回路ＬＣが配置される。これらのロウデコード回路ＸＤおよびローカル制御回路ＬＣは、先の実施の形態１または２に示す構成と同じである。整列して配置されるロウデコード回路ＸＤのうち１つのロウデコード回路ＸＤが活性化され、対応のメモリブロックのサブアレイにおいてワード線が選択され、また、1つのカラム回路ＹＣが活性化されて、選択されて活性化されたカラム回路ＹＣに含まれる列選択回路により列選択が行なわれる。したがって、ＩＯブロックＩＯＢ０−ＩＯＢ３において同じ位置のメモリセルが選択されて、対応のグローバルデータバスＧＤＢ０−ＧＤＢ３を介して選択メモリセルに対するデータの書込または読出が行なわれる。

ＩＯブロックＩＯＢ０−ＩＯＢ３それぞれに対応して、入出力回路ＩＯＫ０−ＩＯＫ３が設けられ、これらの入出力回路ＩＯＫ０−ＩＯＫ３は、それぞれ対応のグローバルデータバスＧＤＢ０−ＧＤＢ３と外部装置との間でデータの転送を行なう。

また、ロウデコード回路ＸＤおよびローカル制御回路ＬＣに整列して制御回路ＣＴＬが設けられ、クロック信号ＣＬＫ、書込イネーブル信号ＷＥＣおよびチップセレクト信号（アクセス指示信号）ＣＳＣが制御回路ＣＴＬへ与えられる。また、アドレス信号ＡＤが、この制御回路ＣＴＬ配置領域を介してローカル制御回路ＬＣおよびロウデコード回路ＸＤへ伝達される。

したがって、図１７に示すように、半導体記憶装置の外部の装置との間でのデータは、常に一方端（図１７の下側）を介して行なわれる。したがって、たとえばシステム・オン・チップ（ＳＯＣ）などのシステムＬＳＩを１チップで実現する場合においても、この半導体記憶装置の一方側においてデータ／信号のインターフェイス回路を配置するだけでよく、同一チップ上のロジック回路に対するインターフェイスをとる回路部分をロジック回路に近接して容易に配置することができ、システム・オン・チップにおける半導体記憶装置の配置位置の制約が緩和される。

図１８は、図１７に示す半導体記憶装置の１つのメモリブロックおよびカラム回路の配置を概略的に示す図である。図１８において、サブアレイＭＡＵおよびＭＡＬと整列して、カラム回路配置領域ＹＣＲＧが設けられる。カラム回路配置領域ＹＣＲＧ内には、サブアレイＭＡＵおよびＭＡＬそれぞれに対して配置される列選択回路ＹＴＧＵおよびＹＴＧＬと、内部データの読出を行なうセンス読出回路（センスアンプおよびリードドライバ）と内部データの書込を行なうライトドライバ（内部書込回路）が配置される。

サブアレイＭＡＵおよびＭＡＬには、それぞれ、ビット線対ＢＬＰおよびワード線ＷＬが配設され、これらのワード線ＷＬとビット線対ＢＬＰの交差部に対応してメモリセルＭＣが配置される。

カラム回路配置領域ＹＣＲＧにおいては、列選択回路ＹＴＧＵおよびＹＴＧＬそれぞれに対応して内部データ線ＬＤＵおよびＬＤＬが配置される。これらの内部データ線ＬＤＵおよびＬＤＬは、相補信号をそれぞれ伝達するバスであり、図１８においては、この相補信号を伝達するデータ線対を、信号線に斜めの交差線を付して示す。

内部データ線ＬＤＵは、リード選択ゲートＲＳＧＵを介してセンスアンプＳＡに結合され、内部データ線ＬＤＬが、リード選択ゲートＲＳＧＬを介してセンスアンプＳＡに結合される。これらのリード選択ゲートＲＳＧＵおよびＲＳＧＬは、先の実施の形態１における分離ゲートＩＧＵおよびＩＧＬの一部に対応し、実施の形態２における転送ゲートＰ１００−Ｐ１０３の構成に対応する。センスアンプＳＡは、図６に示す構成と同様、交差結合されたＰチャネルＭＯＳトランジスタおよび交差結合されたＮチャネルＭＯＳトランジスタを含む交差結合型ラッチセンスアンプの構成を備える。

センスアンプＳＡの出力信号ＳＯ、ＳＯＣが、リードドライバＲＤＲに伝達される。リードドライバＲＤＲは、グローバルデータバスＧＤＢに含まれるグローバル読出データ線ＧＤＯＣにその出力が結合される。リードドライバＲＤＲは、図５に示す構成と同様の構成を備え、センスアンプＳＡが生成した相補増幅データ（ＳＯ，ＳＯＣ）を、活性化時、さらに増幅してシングルエンドのグローバル読出データ線ＧＤＯＣを駆動する。

また、内部データ線ＬＤＵおよびＬＤＬは、それぞれライト選択ゲートＷＳＧＵおよびＷＳＧＬを介してライトドライバＷＤＲに結合される。ライトドライバＷＤＲは、グローバルデータバスＧＤＢに含まれるグローバル書込データ線ＧＤＩＣ上の内部書込データに従って内部書込データを生成する。ライトドライバＷＤＲおよびライト選択ゲートＷＳＧＵおよびＷＳＧＬの構成は、たとえば図５に示す構成と同様であり、ライト選択ゲートＷＳＧＵおよびＷＳＧＬが、トランスファゲートＮ１００−Ｎ１０３の部分に対応し、ライトドライバＷＤＲは、図５に示すライトドライバＷＤＲと同様の構成を有する。

この図１８に示す構成においては、センスアンプＳＡは、このカラム回路配置領域ＹＣＲＧのビット線延在方向についての中央位置に配置され、センスアンプＳＡからサブアレイＭＡＵおよびＭＡＬの列選択回路ＹＴＧＵおよびＹＴＧＬに対する距離Ｌｓが等しくされる。これにより、サブアレイＭＡＵおよびＭＡＬ選択時においても、読出データ転送経路の負荷を同一として、同一活性化タイミングでかつ同じマージンでセンスアンプＳＡにおいてセンス動作を行なわせることができ、確実にかつ正確なデータ読出を実現する。また、センスアンプＳＡの活性化タイミングのマージンを小さくすることができ、センス動作を早いタイミングで行うことができ、データ読出時間を短縮することができる。

サブアレイＭＡＵおよびＭＡＬにおいては、複数のビット線対ＢＬＰが配置される。したがって、センスアンプＳＡを、このカラム回路配置領域ＹＣＲＧ内において最適位置に配置し、残りの空き領域に、リードドライバＲＤＲおよびライトドライバＷＤＲ等の列選択回路を除くカラム回路の残りの回路要素を配置する。ライトドライバＷＤＲは、このカラム回路配置領域ＹＣＲＧにおいてビット線延在方向の中央位置に好ましくは配置される。しかしながら、このライトドライバＷＤＲは、図５に示すように、大きな電流駆動力を有するバッファ回路（トライステートインバータバッファ）で構成されており、少しのデータ伝達経路の負荷の相違は、この電流駆動力により吸収することができ、有意の伝播遅延を生じさせることなく、高速で、選択列のビット線対ＢＬＰに対して内部書込データを伝達することができる。

また、このサブアレイＭＡＵおよびＭＡＬおよびカラム回路配置領域ＹＣＲＧ上にグローバルデータバスＧＤＯＣおよびＧＤＩＣが配置され、カラム回路配置領域ＹＣＲＧ外部に、グローバルデータバスＧＤＢを配置するためのレイアウト面積を確保する必要がなく、チップ上のアレイレイアウト面積を低減することができる。

また、リードドライバＲＤＲは、図５に示すように、非選択時出力ハイインピーダンス状態であり（センスアンプ活性化信号ＳＥがブロック選択信号の成分を含んでいる）、各メモリブロックにおいて、リードドライバＲＤＲが共通にグローバル読出データ線ＧＤＯＣに結合されても、正確に、内部読出データを伝達することができる。また、各カラム回路のリードドライバＲＤＲがグローバル読出データ線ＧＤＯＣに結合されるだけであり、グローバル読出データ線ＧＤＯＣが配線長が長くなる場合においても、その負荷は小さくすることができ、また、リードドライバＲＤＲにより大きな電流駆動力でグローバル読出データ線ＧＤＯＣを駆動することができ、高速のデータ読出を実現することができる。

［変形例］
図１９は、この発明の実施の形態３に従う半導体記憶装置のカラム回路配置領域における回路配置の変更例を概略的に示す図である。図１９に示す回路配置においては、カラム回路配置領域ＹＣＲＧにおいて、センスアンプＳＡおよびリードドライバＲＤＲで構成されるセンス読出回路が、ライトドライバＷＤＲとビット線延在方向において整列して配置される。リードドライバＲＤＲは、その出力がグローバル読出データ線ＧＤＯＣに結合される。ライトドライバＷＤＲは、その入力が、グローバル書込データ線ＧＤＩＣに結合される。この図１９に示す回路配置においては、グローバルデータ線ＧＤＯＣおよびＧＤＩＣが、ライトドライバＷＤＲに関して対向して配置されるように示される。

センスアンプＳＡのセンス入力ノードＳＩおよびＳＩＣとサブアレイＭＡＵおよびＭＡＬ各々に対する距離が少し異なるものの、センスアンプＳＡおよびリードドライバＲＤＲとライトドライバＷＤＲを、ビット線延在方向において整列して配置させることにより、ローカル制御回路（ＬＣ）からの制御信号を、データ書込系の制御信号およびデータ読出系制御信号をそれぞれ別々の領域を介して伝達することができ、制御信号転送経路の錯綜を防止することができ、配線レイアウトが簡略化され、また、制御信号の配線長を短くすることができ、信号伝播遅延を低減することができる。

また、このグローバルデータ線ＧＤＩＣおよびＧＤＯＣは、後に詳細に説明するように、たとえば電源線または接地線（メモリセルに電源電圧または接地電圧を供給する）と同層の配線層の配線を用いて形成される。サブアレイＭＡＵおよびＭＡＬには、複数列のメモリセルＭＣが配置される。メモリセル電源／接地線（電源線または接地線）の配線レイアウトは、メモリセル列のレイアウトおよびメモリセルの電源電圧/接地電圧の制御方式により決定されるものの、メモリセル電源／接地線の空き領域に、グローバルデータ線ＧＤＩＣおよびＧＤＯＣを配置する、たとえばビット線上層にビット線と並行して配置することにより、メモリセル電源／接地線のレイアウトに影響を及ぼすことなく、グローバルデータ線ＧＤＩＣおよびＧＤＯＣを配置することができる。

なお、上述のメモリセル電源/接地電圧の制御方式においては、メモリセルの読出／書込を高速化するために、選択列のメモリセルの電源電圧または接地電圧レベルを非選択状態（スタンバイ状態）時から変更する。メモリセル列単位で、メモリセル電源電圧または接地電圧を制御する。また、メモリセル電源電圧および接地電圧は、メモリセル列の選択／非選択に係らず常時一定の電圧レベルに維持される構成が利用されてもよい（この場合、メモリセル電源線およびメモリセル接地線が列方向に延在して配置される）。

図２０は、この発明の実施の形態３における半導体記憶装置の配線層の関係を概略的に示す図である。図２０においては、１ビットのデータＤＯｉおよびＤＩｉに対するＩＯブロックの配線レイアウトを示す。ＩＯブロックＩＯｉにおいては、メモリブロックＭＢがビット線延在方向に整列して複数個配置される。メモリブロックＭＢは、それぞれ、サブアレイＭＡＵおよびＭＡＬを含む。図２０においては、図面を簡略化するため、カラム回路配置領域は示していない。

サブアレイＭＡＵ（およびＭＡＬ）においては、ビット線対ＢＬＰ（ビット線ＢＬ，ＢＬＣ）が配設され、これらのビット線ＢＬおよびＢＬＣと交差する方向にワード線ＷＬが配設される。ビット線ＢＬおよびＢＬＣは、第２メタル配線で構成され、ワード線ＷＬは、第３メタル配線で形成さる。ここで、第２メタル配線は、メタル配線のうち、下から２番目のメタル配線層の配線を示す。第１メタル配線は、メモリセルの内部ノード（ストレージノード）の接続のために利用される。

グローバルデータ線ＧＤＯＣおよびＧＤＩＣは、ワード線ＷＬよりも上層の第４メタル配線で構成される。グローバルデータ線ＧＤＯＣおよびＧＤＩＣは、それぞれ、１ビット入出力回路ＩＯＫに含まれるインバータバッファＩＶ３０およびＩＶ３２に結合される。このインバータＩＶ３０およびＩＶ３２により、データＤＯｉおよびＤＩｉが出力および入力される。

図２０においては、入出力回路ＩＯＫにおいてインバータＩＶ３０、ＩＶ３２が、出力バッファおよび入力バッファとして利用されるものの、先の図９および１０に示すバッファ回路が利用されてもよい。

メモリセル電源／接地線の配置は、メモリセルの構造および電源／接地電圧制御方式に応じて決定されるものの、メモリセル電源線および接地線がともに第４メタル配線で形成される構成、または、メモリセル電源線および接地線のうち一方が第４メタル配線で列方向に延在して形成され、他方が、第３メタル配線で、ワード線ＷＬと同一方向に延在して形成される構成等が用いられる。本実施の形態においては、このメモリセル電源線／接地線の構成および配置については特に問題としない。

図２１は、図２０に示すグローバルデータ線ＧＤＩＣ（またはＧＤＯＣ）、ワード線ＷＬおよびビット線ＢＬ（またはＢＬＣ）の高さ方向の位置関係を概略的に示す図である。ビット線ＢＬ（およびＢＬＣ）が第２メタル配線で形成され、このビット線ＢＬ（およびＢＬＣ）と交差する方向にワード線ＷＬが第３メタル配線で形成される。このワード線ＷＬの上層に、第４メタル配線で形成されるグローバルデータ線ＧＤＩＣ（またはＧＤＯＣ）が配設される。このグローバルデータ線ＧＤＩＣ（またはＧＤＯＣ）とビット線ＢＬ（またはＢＬＣ）は、平行に列方向に延在するように配設される。

ワード線ＷＬとグローバルデータ線ＧＤＩＣ（またはＧＤＯＣ）の間には寄生容量Ｃｐａｒ０が存在し、また、ワード線ＷＬとビット線ＢＬ（またはＢＬＣ）の間には、寄生容量Ｃｐａｒ１が存在する。グローバルデータ線ＧＤＩＣおよびＧＤＯＣは、図１０に示すように、トライステートバッファまたは図２０に示すインバータバッファＩＶ３２、および図５、図１４または図１９に示すリードドライバＲＤＲで駆動され、その電圧振幅は、ＣＭＯＳレベル（電源電圧と接地電圧の間）である。一方、ビット線ＢＬ（およびＢＬＣ）は、データ読出時において、その電圧振幅は小さく、データ書込時選択列のビット線のみ、その電圧振幅が、書込データに応じてフルスイングする。したがって、グローバルデータ線ＧＤＩＣ（およびＧＤＯＣ）とビット線ＢＬ（およびＢＬＣ）が、隣接配線層に形成された場合、たとえ、平面レイアウトにおいて重なり合わないように配置されても、その間の寄生容量により、グローバルデータ線ＧＤＩＣ（およびＧＤＯＣ）の電圧変化が、ビット線に伝達され、ビット線ＢＬまたはＢＬＣの電位が変化し、メモリセルデータが変化することが考えられる。

しかしながら、グローバルデータ線ＧＤＩＣ（およびＧＤＯＣ）とビット線ＢＬおよびＢＬＣの間に、少なくとも１層の配線、すなわちワード線ＷＬを配置することにより、このグローバルデータ線ＧＤＩＣおよびＧＤＯＣとビット線ＢＬおよびＢＬＣの間の容量結合を抑制することができる。すなわち、ワード線ＷＬは、動作時、複数のワード線のうち１本のワード線が選択状態へ駆動され、残りのワード線ＷＬは、非選択状態に維持される。寄生容量Ｃｐｒ０およびＣｐｒ１は、グローバルデータ線ＧＤＩＣおよびＧＤＯＣとビット線ＢＬおよびＢＬＣの交差部の領域により形成されるだけであり、この容量値は小さい。従って、選択ワード線の電圧変化がグローバルデータ線ＧＤＯＣに及ぼす影響は、ほぼ無視することができる。

また、ワード線ＷＬの選択時、ワード線ＷＬの電圧レベルは、選択状態以降後、ロウデコード回路により、その電圧レベルが固定される。したがって、動作時においては、ワード線ＷＬの電圧レベルは、選択状態の電圧レベルおよび非選択状態の電圧レベルに固定され、各ワード線ＷＬがシールド層として機能し、グローバルデータ線ＧＤＩＣおよびＧＤＯＣとビット線ＢＬおよびＢＬＣの間の容量結合を防止する。これにより、グローバルデータ線ＧＤＩＣおよびＧＤＯＣが、その電圧レベルがフルスイングしても、ビット線ＢＬおよびＢＬＣは、その影響を受けることがなく、安定にデータの書込および読出を行なうことができ、特に、非選択列のメモリセルデータの破壊（反転）を生じさせることなくデータの読出および書込を行うことができる。

図２２は、この発明に従う半導体記憶装置（ＳＲＡＭ）を用いたシステムの構成の一例を示す図である。図２２において、半導体チップ２００上に、それぞれ所定の処理を行なうロジック２０２および２０４が設けられる。ロジック２０２および２０４は、各々マイクロプロセッサまたはＤＳＰ（デジタル信号処理装置）で構成され、内部バスを介して相互結合される。また、ロジック２０４は、インターフェイス回路（Ｉ／Ｆ）２２２を介して外部と通信可能である。ロジック２０２には、ＳＲＡＭ２１０および２１２が並列に結合され、また大容量のメモリ（ＤＲＡＭ：ダイナミック・ランダム・アクセス・メモリ）２２０が結合される。ロジック２０４には、ＳＲＡＭ２１４が結合される。大容量メモリ２２０が、主メモリとして利用され、データおよび命令を格納する。ロジック２０２および２０４は、一方がコプロセッサとして利用され、他方のロジックの演算処理の内の特定のルーティンの処理を担当してもよい。また、それぞれが、音声処理および画像処理のように互いに異なる処理を並行して実行してもよい。

ＳＲＡＭ２１０、２１２および２１４は、それぞれ、先の実施の形態１から３において示すデータ入出力回路ＩＯＫおよび制御回路ＣＴＬを含むインターフェイス部Ｉ／Ｆと、ＳＲＡＭアレイ部を含む。ＳＲＡＭアレイ部においては、メモリブロック（ＭＢ）、カラム回路（ＹＣ）、ロウデコード回路（ＸＤ）、およびローカル制御回路（ＬＣ）が配設される。ロジック２０２および２０４は、それぞれの用途に応じて予め割当てられた処理を実行する。ＳＲＡＭ２１０、２１２および２１４は、それぞれデータ／情報を一時的に格納するメモリとして利用され、命令メモリ、キャッシュメモリまたは作業用メモリとして利用される。

この図２２に示すように、半導体チップ２００上に、ロジックおよびメモリを集積化して１つのシステムを構成するシステム・オン・チップ（ＳＯＣ）の構成において、ＳＲＡＭ２１０、２１２および２１４は、データ、アドレスおよび制御信号は、すべてインターフェイス部Ｉ／Ｆを介して転送される。したがってこのチップ２００上においてＳＲＡＭ２１０、２１２および２１４は、ロジック２０２および２０４の配置に応じて、先の実施の形態１から３のメモリアレイのレイアウトを適用してチップ２００上に配置することができる。例えば、ロジック２０２の両側にＳＲＡＭを配置する場合、単に基本アレイレイアウトを有するＳＲＡＭ（マクロ）のレイアウトを鏡映反転したレイアウトを有するＳＲＡＭを配置することが要求されるだけであり、新たなレイアウトを作製する必要がなく、設計効率が改善される。また、配置位置に応じて、基本レイアウトのＳＲＡＭを回転操作することにより、ロジックの上下左右の任意の位置にＳＲＡＭを、そのインターフェイス部Ｉ／Ｆが対応のロジックに近接して対向するように配置することができる。

以上のように、この発明の実施の形態３に従えば、ＩＯブロックそれぞれにおいて、複数のメモリブロックにビット線延在方向に分割し、各メモリブロックそれぞれにおいて、サブアレイを分割するとともに、このサブアレイ領域間の領域内部に、センス読出回路およびライトドライバ（内部書込回路）を配置し、グローバルデータ線を、メモリブロックおよびカラム回路の上を延在するように配置している。したがって、実施の形態１と同様の効果に加えて、ＩＯブロックのレイアウト面積を低減することができ、応じて半導体記憶装置のレイアウト面積を低減できる。

この発明は、スタティック型半導体記憶装置に対して適用することにより、高速のデータ読出を実現することができる。このＳＲＡＭとしては、クロック信号ＣＬＫに同期したクロック同期型ＳＲＡＭに限定されず、クロック信号と非同期で動作するＳＲＡＭであってもよく、またクロック信号に同期して連続的に連続アドレスのデータを読出すバーストＳＲＡＭであっても本発明は適用可能である。

この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。 図１に示す半導体記憶装置のサブアレイ分離／接続部の構成を概略的に示す図である。 図２に示すメモリセルＭＣの構成の一例を示す図である。 図１に示すＩＯブロックの構成を概略的に示す図である。 図４に示すカラム回路の構成の一例を示す図である。 図５に示すセンスアンプの構成の一例を示す図である。 図５に示すビット線プリチャージ回路およびデータ線プリチャージ回路の構成の一例を示す図である。 図５に示す列選択回路の構成の一例を示す図である。 図４に示す入出力回路の１ビットの出力回路の構成を示す図である。 図４に示す入出力回路の１ビットの入力回路の構成の一例を示す図である。 図４および図５に示す半導体記憶装置のデータ読出時の動作を示す信号波形図である。 図４に示す制御回路の構成の一例を概略的に示す図である。 図４に示すローカル制御回路の構成の一例を概略的に示す図である。 この発明の実施の形態２に従う半導体記憶装置のカラム回路の構成を示す図である。 図１４に示すカラム回路の動作を示す信号波形図である。 この発明の実施の形態２におけるローカル制御回路の構成の一例を示す図である。 この発明の実施の形態３に従う半導体記憶装置の全体の構成のレイアウトを概略的に示す図である。 図１７に示す半導体記憶装置の１つのメモリブロックおよびカラム回路の配置を概略的に示す図である。 図１８に示す回路配置の変更例を示す図である。 この発明の実施の形態３におけるグローバルデータ線、ワード線およびビット線の配置を概略的に示す図である。 図２０に示す配線の高さ方向の位置関係を示す図である。 この発明に従う半導体記憶装置を利用するシステム構成の一例を示す図である。

符号の説明

ＩＯＢ０−ＩＯＢｎ ＩＯブロック、ＩＳＫ０−ＩＳＫｎ サブアレイ分離／接続部、ＷＲＫ０−ＷＲＫｎ 書込／読出回路、ＧＤＢ０−ＧＤＢｎ グローバルデータ線、ＩＯＣＫ 入出力回路、ＣＳＧＵ，ＣＳＧＬ，ＣＳＧＵ０−ＣＳＧＵ３ 列選択ゲート、ＩＧＵ，ＩＧＬ 分離ゲート、ＳＡ センスアンプ、ＷＤＲ ライトドライバ、ＲＤＲ リードドライバ、ＹＣ カラム回路、Ｐ１００−Ｐ１０３ ＰチャネルＭＯＳトランジスタ、ＢＰＣＧ ビット線プリチャージ回路、ＤＰＣＧ データ線プリチャージ回路、ＭＡＵ，ＭＡＬ サブアレイ、ＩＯＢ０−ＩＯＢ３ ＩＯブロック、ＹＣＲＧ カラム回路配置領域、２００ 半導体チップ、２０２，２０４ ロジック、２１０，２１２，２１４ ＳＲＡＭ。

Claims (9)

1. 行列状に配列されるスタティック型メモリセルを有しかつ整列して配置される複数のメモリブロックを備え、各前記メモリブロックは、各々が、行列状に配列されるスタティック型メモリセルと、各メモリセル列に対応して配置され、各々に対応の列のスタティック型メモリセルが接続される複数のビット線対とを含む第１および第２のサブアレイを含み、
   各前記メモリブロックについて、前記第１および第２のサブアレイに共通に配置され、活性化時、第１および第２のセンスノードの電位を差動的に増幅するセンスアンプ、
   各前記メモリブロックについて、前記第１のサブアレイに対応して配置される第１のデータ線対、
   各前記メモリブロックについて、前記第２のサブアレイに対応して配置される第２のデータ線対、
   各前記メモリブロックについて、前記第１のサブアレイに対応して配置され、前記第１のサブアレイの選択時、与えられた列選択信号に従って前記第１のサブアレイの選択列のビット線対を前記第１のデータ線対に結合する第１の列選択回路、
   各前記メモリブロックについて、前記第２のサブアレイに対応して配置され、前記第２のサブアレイの選択時、与えられた列選択信号に従って前記第２のサブアレイの選択列に対応するビット線対を前記第２のデータ線対に結合する第２の列選択回路、および
   各前記メモリブロックについて、少なくともサブアレイ選択信号に従って前記第１のデータ線対を前記センスアンプの第１および第２のセンスノードに結合する第１の接続制御回路、
   各前記メモリブロックについて、前記少なくともサブアレイ選択信号に従って前記第２のデータ線対を前記センスアンプの第１および第２のセンスノードに結合する第２の接続制御回路、および
   前記複数のメモリブロックのセンスアンプに共通に配置され、選択されたセンスアンプからのデータを転送する読出グローバルデータ線を備える、半導体記憶装置。
2. 前記第１の接続制御回路は、
   前記サブアレイ選択信号の第２のサブアレイを選択するサブアレイ指定信号と前記センスアンプを活性化するセンス活性化信号とを受ける第１のゲート回路と、
   前記第１のゲート回路の出力信号に従って前記第１のデータ線対を前記センスアンプの第１および第２のセンスノードに結合する第１の接続ゲートとを備え、
   前記第２の接続制御回路は、
   前記サブアレイ選択信号の第１のサブアレイを選択するサブアレイ指定信号と前記センス活性化信号とを受ける第２のゲート回路と、
   前記第２のゲート回路の出力信号に従って前記第２のデータ線対を前記センスアンプの第１および第２のセンスノードに結合する第２の接続ゲートとを備え、
   選択サブアレイに対して配置されたデータ線対がセンス動作前に前記センスアンプの第１および第２のセンスノードに結合される、請求項１記載の半導体記憶装置。
3. 前記第１および第２の接続ゲートは、各々、Ｐチャネル型の絶縁ゲート型電界効果トランジスタを備える、請求項２記載の半導体記憶装置。
4. 前記第１および第２のデータ線対それぞれに配置され、前記メモリブロックのスタンバイ状態のとき、対応のデータ線対を所定電位にプリチャージするプリチャージ回路をさらに備える、請求項１から３のいずれかに記載の半導体記憶装置。
5. 前記第１および第２のデータ線対の一方に配置され、前記メモリブロックのスタンバイ状態のとき、データ線対を所定電位にプリチャージするプリチャージ回路をさらに備え、
   前記第１および第２の接続制御回路は、前記メモリブロックのスタンバイ状態のとき、それぞれ前記第１および第２のデータ線対を前記センスアンプの第１および第２のセンスノードに結合する、請求項１から３のいずれかに記載の半導体記憶装置。
6. １つのデータビットに対応して配置され、各々が行列状に配列される複数のスタティック型メモリセルと各メモリセル列に対応して配置されて各々に対応の列のメモリセルが接続する複数のビット線対とを含む第１および第２のサブアレイを各々が含む複数のメモリブロックと、
   各前記メモリブロックについて、第１および第２のサブアレイにそれぞれ対応して配置される第１および第２のデータ線対、
   各前記メモリブロックについて、前記第１のサブアレイに対応して配置され、与えられた列選択信号に従って前記第１のサブアレイの選択列のビット線対を前記第１のデータ線対に結合する第１の列選択回路、
   各前記メモリブロックについて、前記第２のサブアレイに対応して配置され、与えられた列選択信号に従って前記第２のサブアレイの選択列のビット線対を前記第２のデータ線対に結合する第２の列選択回路、
   各前記メモリブロックについて、前記第１および第２のサブアレイの間に第１および第２のサブアレイに整列して配置されるカラム回路領域内に配置され、少なくともサブアレイ選択信号に従って前記第１および第２のデータ線対の一方を選択するデータ線選択回路、
   各前記メモリブロックについて、前記カラム回路領域内に配置され、活性化時前記データ線選択回路を介して与えられたデータを増幅するセンス読出回路、
   各前記メモリブロックについて、前記第１および第２のサブアレイの間の前記カラム回路領域内に配置されて前記データ線選択回路により選択されたデータ線対に内部書込データを伝達する内部書込回路、および
   前記複数のメモリブロックに共通に配置され、かつ各前記メモリブロックのセンス読出回路および内部書込回路に共通に結合されて内部データを転送するグローバルデータバスを備える、半導体記憶装置。
7. 前記グローバルデータバスは、前記内部書込回路に結合されて前記内部書込データを転送する書込グローバルデータ線と、前記センス読出回路に結合され、活性化されたセンス読出回路の出力信号を転送する読出グローバルデータ線とを備える、請求項６記載の半導体記憶装置。
8. 前記グローバルデータバスは、前記複数のメモリブロック上および前記カラム回路領域上を渡って延在するように配置される、請求項６記載の半導体記憶装置。
9. 前記センス読出回路は、
   前記カラム回路領域の前記第１および第２のサブアレイに対する距離が実質的に等しくなる位置に配置され、前記データ線選択回路により選択されたデータ線対を介して転送されるデータを増幅するセンスアンプと、
   前記センスアンプの出力信号に従って前記グローバルデータバスを駆動する読出ドライブ回路とを備える、請求項６記載の半導体記憶装置。

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