JPH1196766A - ロジック混載メモリ - Google Patents

ロジック混載メモリ

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JPH1196766A
JPH1196766A JP10185299A JP18529998A JPH1196766A JP H1196766 A JPH1196766 A JP H1196766A JP 10185299 A JP10185299 A JP 10185299A JP 18529998 A JP18529998 A JP 18529998A JP H1196766 A JPH1196766 A JP H1196766A
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友章 矢部
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Abstract

(57)【要約】 【課題】 メモリマクロの設計期間の短縮と占有面積の
縮小を図る。 【解決手段】 メモリマクロ１２は、Ｋビットの記憶容
量のメモリセルアレイ及びセンスアンプを含むＬ個のメ
モリアレイブロック１−１，１−２，…１−Ｌを有す
る。センスアンプを動作させるドライバの電源を発生す
る回路を含むメモリアレイ電源ドライバブロック４−
１，４−２，…４−Ｌは、メモリアレイブロック１−
１，１−２，…１−Ｌに対応して設けられている。メモ
リアレイブロック１−１，１−２，…１−Ｌは、カラム
方向に互いに隣接して配置され、メモリアレイブロック
１−１，１−２，…１−Ｌ上には、カラム方向に伸びる
ＤＱ線対が配置されている。電源線ブロック６ａ−Ｌ，
６ｂ−Ｌ，７ａ，７ｂ，８ａ，８ｂは、メモリアレイブ
ロックのロウ方向の端部に配置されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データを記憶する
メモリとデータについて所定の演算を行うロジックがワ
ンチップに集積されたロジック混載メモリのメモリマク
ロの構成及び設計手法に関する。
【０００２】
【従来の技術】図４０は、ロジック混載メモリのチップ
上のレイアウトを示している。
【０００３】チップ１０は、ロジック部１１、メモリ部
（以下、メモリマクロと称する）１２及び入出力部（以
下、Ｉ／Ｏ部と称する）１３により占められている。メ
モリマクロ１２は、メモリとしての機能を有する機能ブ
ロック（ＩＰ：IntellectualProperty ）又はメガセル
を設計した後、この機能ブロック又はメガセルをチップ
１０にそのまま配置することにより形成される。
【０００４】チップ１０には、最低、一つのメモリマク
ロ１２が配置される。図４１に示すように、チップ１０
には、メモリマクロ１２の他に、ＰＬＬ回路などの所定
の機能を有する機能ブロック（又はメガセル）１４ａ，
１４ｂを配置してもよい。チップ１０のうち、メモリマ
クロ１２及び機能ブロック１４ａ，１４ｂが配置される
領域以外の領域は、所定の演算を実行するための回路が
形成されるロジック部１１を構成している。
【０００５】ロジック部１１は、ゲートアレイやスタン
ダードセルなどの設計手法によって設計される。
【０００６】メモリマクロ１２は、メモリマクロ１２が
ＳＲＡＭ（スタティックランダムアクセスメモリ）から
構成される場合、ＣＡＤ処理により所定の行数及び所定
の列数のマトリクス状にメモリセルアレイを自動配置す
る自動設計手法により設計される。
【０００７】一方、メモリマクロ１２が１メガビット以
上の記憶容量のＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）から構成される場合、ＤＲＡＭの動作マージ
ンがビット線やワード線の寄生容量に大きく依存するこ
とから、メモリマクロ１２の設計には上述の自動設計手
法を採用することができない。
【０００８】そこで、従来、メモリマクロ１２が１メガ
ビット以上の記憶容量を持つＤＲＡＭから構成される場
合、記憶容量の最小単位となるメモリマクロいわゆるサ
ブメモリマクロを予め設計者による手設計により設計し
ておき、ロジック混載メモリの仕様（ロウ数、カラム
数、入出力数（Ｉ／Ｏ数）、記憶容量など）に応じて必
要な数だけサブメモリマクロを組み合わせるという設計
手法により形成するのが一般的となっている。この手法
によれば、サブメモリマクロを組み合わせるだけでメモ
リマクロが形成できるため、短い設計期間（ＴＡＴ：タ
ーンアラウンドタイム）でメモリマクロを設計できる。
各々のサブメモリマクロは、独立した一つのＤＲＡＭと
して動作するものであり、例えば、一つのサブメモリマ
クロをそのまま通常のＤＲＡＭとして製品化することも
可能である。
【０００９】図４２は、従来のメモリマクロのフロアプ
ランの一例を示すものである。
【００１０】このメモリマクロ１２は、各々、例えば、
２メガビットの記憶容量のＤＲＡＭとして機能する四つ
のサブメモリマクロ１５ａ〜１５ｄから構成されてい
る。各々のサブメモリマクロは２メガビットの記憶容量
のＤＲＡＭとして機能するため、メモリマクロ１２は、
８（２×Ｌ）メガビットの記憶容量のＤＲＡＭとなる
（Ｌはサブメモリマクロの数を意味し、ここではＬ＝４
の場合を例にとっている）。
【００１１】図４３は、図４２に示したサブメモリマク
ロ１５ａのブロック図を示したものである。
【００１２】サブメモリマクロ１５ａ内には、一つの独
立したＤＲＡＭとして動作するため、ＤＲＡＭに必要な
全ての回路を含んでいる。つまり、サブメモリマクロ１
５ａ内には、メモリセルアレイ２０，センスアンプ２
１，ロウデコーダ２２，カラムデコーダ２３、入出力デ
ータバッファ２４，ロウアドレスバッファ２５，カラム
アドレスバッファ２６，ロウ系制御回路２７，カラム系
制御回路２８，基板電位発生回路２９，ワード線電位発
生回路３０，ビット線電位発生回路３１，センスアンプ
電源ドライバ基準電位発生回路３２，周辺回路電源電位
発生回路３３及びセンスアンプ電源ドライバトランジス
タ３４がそれぞれ含まれている。
【００１３】一例として、外部電源ＶＥＸＴは、約３．
３Ｖ、基板電位ＶＢＢは、約−１Ｖ、ワード線電位ＶＰ
Ｐは、約４．３Ｖ、ビット線電位ＶＢＬは、約１．３
Ｖ、センスアンプ電源電位ＶＡＡは、約２．５Ｖ、周辺
回路電源電位ＶＩＮＴは、約２．８Ｖとなる。サブメモ
リマクロ１５ｂ〜１５ｄも全く同様に構成されている。
【００１４】図４３に示すサブメモリマクロ１５ａを複
数個組み合わせて一つのメモリマクロを構成する場合、
各々のサブメモリマクロ１５ａ〜１５ｄが、ロウアドレ
スバッファ２５，カラムアドレスバッファ２６，ロウ系
制御回路２７，カラム系制御回路２８，基板電位発生回
路２９，ワード線電位発生回路３０，ビット線電位発生
回路３１，センスアンプ電源ドライバ基準電位発生回路
３２，周辺回路電源電位発生回路３３及びセンスアンプ
電源ドライバトランジスタ３４からなる回路系を含んで
いるので、メモリマクロはこの回路系をサブメモリマク
ロ１５ａの個数分だけを設けなければならない。
【００１５】つまり、サブメモリマクロ１５ａの数が増
えれば増える程、上記回路が増加してしまうので、メモ
リマクロの面積増大を招くことになる。ロウアドレスバ
ッファ２５，カラムアドレスバッファ２６，ロウ系制御
回路２７，カラム系制御回路２８，基板電位発生回路２
９，ワード線電位発生回路３０，ビット線電位発生回路
３１，センスアンプ電源ドライバ基準電位発生回路３
２，周辺回路電源電位発生回路３３及びセンスアンプ電
源ドライバトランジスタ３４からなる上記回路系はサブ
メモリマクロ１５ａ〜１５ｄにそれぞれ設ける必要はな
く、一つのメモリマクロ１２に一つ存在すれば足りる。
【００１６】この欠点を解決する設計手法として、以下
の手法が提案されている。
【００１７】図４４の設計手法は、特願平７−１３７３
８号（平成７年１月３１日出願）に開示されるものであ
る。
【００１８】この手法は、メモリマクロ１２を、所望の
記憶容量を実現するための複数個たとえば４個のサブメ
モリマクロ１６ａ〜１６ｄ、一つの制御部（制御マク
ロ）１７、及び配線部１８の組み合わせにより構成する
ものである。この手法によれば、複数個のサブメモリマ
クロ１６ａ〜１６ｄに共通に用いられる制御マクロ１７
が存在するため、メモリマクロの不必要な面積増大を防
止することができる。
【００１９】図４５に示される他の設計手法は、T.Wata
nabe et al. A Modular Architecture for a 6.4-Gbyte
/s, 8-Mb DRAM-Integrated Media Chip, IEEE J.Solid-
State Circuits, vol.32, pp.635-641, May 1997.に開
示されるものである。
【００２０】この設計手法は、複数個のメモリブロック
（バンク）４２、所定電位発生回路４３、センスアンプ
４４、及びデータ入出力部４５の組み合わせによりメモ
リマクロ４１を構成するものである。また、チップ４０
上には、メモリマクロ４１の他に、メモリマクロ４１の
制御部（制御ロジック）４６、及びロジック部（演算回
路）４７が配置されている。この手法によれば、所定電
位発生回路４３、センスアンプ４４、データ入出力部４
５、及び制御部４６が複数個のメモリブロック（バン
ク）４２の個々に設けられているのではなく、共通に一
つ設けられているため、メモリブロック４２の増加によ
るメモリマクロの不必要な面積増大を防止することがで
きる。
【００２１】
【発明が解決しようとする課題】図４４及び図４５の設
計方法によれば、サブメモリマクロ又はメモリブロック
の数を調節するだけで所望の記憶容量を有するメモリマ
クロを提供できるため、ロジック混載メモリの設計期間
を短縮できる。また、サブメモリマクロ又はメモリブロ
ックには、全てのサブメモリマクロ又はメモリブロック
に共通化できる回路が含まれていないため、サブメモリ
マクロ又はメモリブロックの数が増加した場合にメモリ
マクロが必要以上に大きくなる事態を回避できる。
【００２２】しかしながら、ロジック混載メモリの仕様
（ロウ数、カラム数、Ｉ／Ｏ数、記憶容量など）により
サブメモリマクロ又はメモリブロックの数が変わると、
例えば、メモリ動作に必要となるアドレス信号の数も変
わってくるため、これに合わせて、アドレスバッファや
アドレスデコーダなどの所定の回路を設計し直さなけれ
ばならない。
【００２３】また、従来では、メモリアレイの実質的な
拡張単位である１メガビットメモリアレイより記憶容量
の小さいメモリマクロ、たとえば６４キロビット、３２
キロビットのメモリマクロの仕様に対しては１メガビッ
トメモリアレイを設計変更することにより実現してい
る。しかしながら、メモリアレイ自体の設計変更は基本
的変更を伴うものでありＣＡＤ操作により自動設計する
ことができず、時間がかかる。また、設計変更されたメ
モリアレイのＤＱ線対の数に応じて入出力データバッフ
ァのＩ／Ｏ数も変更する必要がある。
【００２４】本発明の目的は、ロジック混載メモリの仕
様によりメモリマクロの記憶容量が変化しても、それに
伴う設計変更が簡単かつ自動的に行えるようなメモリマ
クロ内の各回路の配置を提案すると共に、実際に設計期
間の短縮や面積オーバーヘッドの縮小に貢献できる設計
方法を提案することにある。
【００２５】
【課題を解決するための手段】上記目的を達成するた
め、本発明のロジック混載メモリのメモリマクロは、メ
モリマクロとロジック部がワンチップに集積されたロジ
ック混載メモリにおいて、前記ロジック部から入力され
た外部アドレス信号をバッファリングして内部アドレス
信号を生成する手段を有する制御ブロックと、行列状に
配置された各々Ｎビットの記憶容量の複数のメモリセル
アレイ、前記メモリセルアレイに接続されメモリセルの
データを増幅するセンスアンプ、前記制御ブロックの内
部アドレス信号生成手段によって生成された内部アドレ
ス信号を受け内部アドレス信号によって指定される行列
上の位置のメモリセルを選択するデコーダ、およびデー
タ線を有する少なくとも１つのメモリアレイブロック
と、前記少なくとも１つのメモリアレイブロックの前記
デコーダにより選択されたメモリセルのデータを前記デ
ータ線を介して受けて前記ロジック部に出力する入出力
データバッファブロックとを具備し、それにより前記メ
モリマクロがＮビットの整数倍の記憶容量を有する。
【００２６】前記少なくとも１つのメモリアレイブロッ
クはカラム方向に複数互いに隣接して配置されており、
前記データ線は前記複数のメモリアレイブロックの前記
メモリセルアレイ上をカラム方向に設けられており、前
記複数のメモリアレイブロックは前記データ線を共有す
る。
【００２７】前記少なくとも１つのメモリアレイブロッ
クはカラム方向に複数互いに隣接して配置されており、
前記複数のメモリアレイブロックの互いに隣接する少な
くとも１対のメモリアレイブロックは前記センスアンプ
を共有する。
【００２８】前記制御ブロックの前記内部アドレス信号
生成手段は複数のアドレスバッファを具備し、前記制御
ブロックはさらに前記外部アドレス信号と前記内部アド
レス信号との対応関係を前記メモリアレイブロックのア
ドレス割付けに合致させるため前記外部アドレス信号と
前記複数のアドレスバッファとの間に対応して設けられ
た複数のスイッチを具備する。
【００２９】前記制御ブロックの前記内部アドレス信号
生成手段は複数のアドレスバッファを具備し、前記制御
ブロックはさらに前記外部アドレス信号と前記内部アド
レス信号との対応関係を前記メモリアレイブロックのア
ドレス割付けに合致させるため所望の個数のアドレスバ
ッファを活性化するように前記外部アドレス信号と前記
複数のアドレスバッファとの間に対応して設けられた複
数のスイッチを具備する。
【００３０】前記メモリマクロは前記メモリアレイブロ
ックの個数に応じた個数のメモリアレイ電源ドライバブ
ロックをさらに具備し、メモリアレイ電源ドライバブロ
ックは外部電源電圧を受けてメモリアレイを動作させる
内部電源電圧を生成する手段を具備する。
【００３１】前記メモリアレイブロックは外部電源電圧
を受けて前記メモリセルアレイを動作させる内部電源電
圧を生成する手段を具備する。
【００３２】前記メモリアレイ電源ドライバブロックは
外部電源電圧を受けてメモリアレイを動作させる内部電
源電圧を生成する電源降圧トランジスタを具備する。
【００３３】前記メモリアレイブロックは外部電源電圧
を受けてメモリアレイを動作させる内部電源電圧を生成
する電源降圧トランジスタを具備する。
【００３４】前記メモリマクロは外部電源電圧を受け
て、前記メモリアレイブロック、前記入出力データバッ
ファブロック、および前記制御ブロックに供給する直流
電源電位を生成する電源電位生成ブロックを備える。
【００３５】前記メモリマクロは前記複数のメモリアレ
イブロックのロウ方向の端部に隣接して配置され、電源
線を含む電源線ブロックをさらに具備する。
【００３６】前記複数のスイッチは前記対応関係に応じ
て選択的に接続される。
【００３７】前記スイッチは、メタル配線層からなり、
前記対応関係に応じて選択的に切断される。
【００３８】前記スイッチは、コンタクト配線層からな
り、前記対応関係に応じて選択的に形成される。
【００３９】前記メモリセルアレイは行列状に配置され
たＤＲＡＭから構成される。
【００４０】前記複数のメモリアレイブロックは、ロウ
デコーダ、カラムデコーダ及び前記センスアンプを動作
させるドライバを含むメモリアレイブロック制御部と、
少なくとも前記メモリアレイブロック制御部のロウ方向
の一端に配置される少なくとも１つのメモリセルアレイ
とを備えている。
【００４１】本発明のロジック混載メモリのメモリマク
ロは、メモリマクロとロジック部がワンチップに集積さ
れたロジック混載メモリにおいて、制御ブロックと少な
くとも１つのメモリアレイブロックと複数の入出力デー
タバッファブロックとから成り、前記制御ブロックは前
記ロジック部から入力された外部アドレス信号をバッフ
ァリングして内部アドレス信号を生成する手段を具備
し、前記少なくとも１つのメモリアレイブロックは行列
状に配置されたＭビットのメモリセルアレイよりなるサ
ブメモリセルアレイブロックがロウ方向にＰ個配置さ
れ、前記制御ブロックの内部アドレス信号生成手段によ
って生成された内部アドレス信号を受け内部アドレス信
号によって指定される行列上の位置のメモリセルを選択
するデコーダを具備し、前記サブメモリアレイブロック
はさらに前記メモリセルに接続されメモリセルのデータ
を増幅するセンスアンプと前記メモリセルアレイの選択
された列のデータを読み出すためのＱビット幅のデータ
線を具備し、前記複数の入出力データバッファブロック
の各々は前記少なくとも１つのメモリアレイブロックの
前記デコーダにより選択されたメモリセルのデータを前
記データ線を介して受けて増幅し前記ロジック部に出力
する手段を具備し、それにより前記メモリマクロがＭｘ
Ｐビットの整数倍の記憶容量とＱｘＰビットの入出力数
を有する。
【００４２】前記複数のメモリアレイブロックの各々は
外部電源電圧を受けて前記センスアンプの内部電源電圧
を生成する電源降圧トランジスタを具備する。
【００４３】前記少なくとも１つのメモリアレイブロッ
クはカラム方向に複数隣接して配置されており、前記デ
ータ線は前記複数のメモリアレイブロックの前記メモリ
セルアレイ上をカラム方向に設けられており、前記複数
のメモリアレイブロックは前記データ線を共有する。
【００４４】前記少なくとも１つのメモリアレイブロッ
クはカラム方向に複数隣接して配置されており、前記複
数のメモリアレイブロックの互いに隣接する少なくとも
１対のメモリアレイブロックは前記センスアンプを共有
する。
【００４５】前記制御ブロックの前記内部アドレス信号
生成手段は複数のアドレスバッファを具備し、前記制御
ブロックはさらに前記外部アドレス信号と前記内部アド
レス信号との対応関係を前記メモリアレイブロックのア
ドレス割付けに合致させるため前記外部アドレス信号と
前記複数のアドレスバッファとの間に対応して設けられ
た複数のスイッチを具備する。
【００４６】前記複数のスイッチは前記対応関係に応じ
て選択的に接続される。
【００４７】前記スイッチは、メタル配線層からなり、
前記対応関係に応じて選択的に切断される。
【００４８】前記スイッチは、コンタクト配線層からな
り、前記対応関係に応じて選択的に形成される。
【００４９】前記メモリマクロは前記メモリアレイブロ
ックの個数に応じた個数のメモリアレイ電源ドライバブ
ロックをさらに具備し、メモリアレイ電源ドライバブロ
ックは外部電源電圧を受けてメモリアレイを動作させる
内部電源電圧を生成する手段を具備する。
【００５０】前記メモリアレイブロックは外部電源電圧
を受けて前記メモリセルアレイを動作させる内部電源電
圧を生成する手段を具備する。
【００５１】前記メモリアレイ電源ドライバブロックは
外部電源電圧を受けてメモリアレイを動作させる内部電
源電圧を生成する電源降圧トランジスタを具備する。
【００５２】前記メモリアレイブロックは外部電源電圧
を受けてメモリアレイを動作させる内部電源電圧を生成
する電源降圧トランジスタを具備する。
【００５３】前記メモリセルアレイは行列状に配置され
たＤＲＡＭから構成される。
【００５４】本発明のメモリマクロとロジック部がワン
チップに集積されたロジック混載メモリの設計手法は、
メモリマクロが、前記ロジック部から入力された外部ア
ドレス信号をバッファリングして内部アドレス信号を生
成する手段を有する制御ブロックと、行列状に配置され
た各々Ｎビットの記憶容量の複数のメモリセルアレイ、
前記メモリセルアレイに接続されメモリセルのデータを
増幅するセンスアンプ、前記制御ブロックの内部アドレ
ス信号生成手段によって生成された内部アドレス信号を
受け内部アドレス信号によって指定される行列上の位置
のメモリセルを選択するデコーダ、およびデータ線を有
する少なくとも１つのメモリアレイブロックと、前記少
なくとも１つのメモリアレイブロックの前記デコーダに
より選択されたメモリセルのデータを前記データ線を介
して受けて前記ロジック部に出力する入出力データバッ
ファブロックとを具備し、前記メモリマクロの仕様を満
たす前記メモリアレイブロックの数Ｌ（Ｌは自然数）を
決定する工程と、決定されたＬ個の前記メモリアレイブ
ロックを前記入出力データバッファブロック及び前記制
御ブロックに隣接して配置するレイアウトデータをプロ
グラムにしたがって自動処理により作成する工程とを含
み、それにより前記メモリマクロがＮｘＬビットの記憶
容量を有する。
【００５５】前記少なくとも１つのメモリアレイブロッ
クはカラム方向に複数隣接して配置され、前記データ線
は前記複数のメモリアレイブロックの前記メモリセルア
レイ上をカラム方向に設けられ、前記複数のメモリアレ
イブロックは前記データ線を共有する。
【００５６】前記制御ブロックの前記内部アドレス信号
生成手段は複数のアドレスバッファを具備し、前記制御
ブロックはさらに前記外部アドレス信号と前記複数のア
ドレスバッファとの間に対応して複数のスイッチを具備
し、前記外部アドレス信号と前記内部アドレス信号との
対応関係を前記メモリアレイブロックのアドレス割付け
に合致させるため前記複数のスイッチを選択的に接続す
る。
【００５７】前記制御ブロックの前記内部アドレス信号
生成手段は複数のアドレスバッファを具備し、前記制御
ブロックはさらに前記制御ブロックはさらに前記外部ア
ドレス信号と前記複数のアドレスバッファとの間に対応
して複数のスイッチを具備し、前記外部アドレス信号と
前記内部アドレス信号との対応関係を前記メモリアレイ
ブロックのアドレス割付けに合致させるため前記複数の
スイッチを選択的に接続して所望の個数のアドレスバッ
ファを活性化する。
【００５８】前記メモリマクロは前記メモリアレイブロ
ックの個数に応じた個数のメモリアレイ電源ドライバブ
ロックをさらに具備し、メモリアレイ電源ドライバブロ
ックは外部電源電圧を受けてメモリアレイを動作させる
内部電源電圧を生成する手段を具備する。
【００５９】前記メモリマクロは外部電源電圧を受け
て、前記メモリアレイブロック、前記入出力データバッ
ファブロック、および前記制御ブロックに供給する直流
電源電位を生成する電源電位生成ブロックを備える。
【００６０】本発明のロジック混載メモリの設計手法
は，前記複数のメモリアレイブロックのロウ方向の端部
に隣接して配置され、電源線を含む電源線ブロックをさ
らに具備する。
【００６１】前記メモリセルアレイは行列状に配置され
たＤＲＡＭから構成される。
【００６２】前記メモリアレイブロックの数Ｌは前記メ
モリマクロのロウ数、コラム数、入出力データ数、総容
量の仕様のうち少なくともｌつの仕様を基づいて決定さ
れる。
【００６３】本発明のメモリマクロとロジック部がワン
チップに集積されたロジック混載メモリの設計手法は、
メモリマクロが、前記メモリマクロは制御ブロックと少
なくとも１つのメモリアレイブロックと複数の入出力デ
ータバッファブロックとから成り、前記制御ブロックは
前記ロジック部から入力された外部アドレス信号をバッ
ファリングして内部アドレス信号を生成する手段を具備
し、前記少なくとも１つのメモリアレイブロックは行列
状に配置されたＭビットのメモリセルアレイよりなるサ
ブメモリセルアレイがロウ方向にＰ個配置され、前記制
御ブロックの内部アドレス信号生成手段によって生成さ
れた内部アドレス信号を受け内部アドレス信号によって
指定される行列上の位置のメモリセルを選択するデコー
ダとを具備し、前記サブメモリアレイブロックはさらに
前記メモリセルに接続されメモリセルのデータを増幅す
るセンスアンプと前記メモリセルアレイの選択された列
のデータを読み出すためのＱビット幅のデータ線を具備
し、前記複数の入出力データバッファブロックの各々は
前記少なくとも１つのメモリアレイブロックの前記デコ
ーダにより選択されたメモリセルのデータを前記データ
線を介して受けて増幅し前記ロジック部に出力する手段
を具備し、前記メモリマクロの仕様を満たす前記サブメ
モリアレイブロックの数Ｐと前記メモリアレイブロック
の数Ｌと前記入出力データバッファブロックの数とを決
定する工程と、決定された数の前記メモリアレイブロッ
クＰと前記入出力データバッファブロックとを前記制御
ブロックに隣接して配置するレイアウトデータをプログ
ラムにしたがって自動処理により作成する工程とを含
み、それにより前記メモリマクロがＭｘＰｘＬビットの
記憶容量とＱｘＰビットの入出力数を有する。
【００６４】前記複数の入出力データバッファブロック
の各々は外部電源電圧を受けて前記センスアンプの内部
電源電圧を生成する電源降圧トランジスタを具備する。
【００６５】前記少なくとも１つのメモリアレイブロッ
クはカラム方向に複数隣接して配置されており、前記デ
ータ線は前記複数のメモリアレイブロックの前記メモリ
セルアレイ上をカラム方向に設けられており、前記複数
のメモリアレイブロックは前記データ線を共有する。
【００６６】前記制御ブロックの前記内部アドレス信号
生成手段は複数のアドレスバッファを具備し、前記制御
ブロックはさらに前記外部アドレス信号と前記内部アド
レス信号との対応関係を前記メモリアレイブロックのア
ドレス割付けに合致させるためのスイッチを具備する。
【００６７】前記メモリマクロは前記メモリアレイブロ
ックの個数に応じた個数のメモリアレイ電源ドライバブ
ロックをさらに具備し、メモリアレイ電源ドライバブロ
ックは外部電源電圧を受けてメモリアレイを動作させる
内部電源電圧を生成する手段を具備する。
【００６８】前記メモリセルアレイは行列状に配置され
たＤＲＡＭから構成される。
【００６９】前記サブメモリアレイブロックの数Ｐと前
記入出力データバッファブロックの数は前記メモリマク
ロのロウ数、コラム数、入出力データ数、総容量の仕様
のうち少なくともｌつの仕様を基づいて決定される。
【００７０】
【発明の実施の形態】以下、図面を参照しながら、本発
明のロジック混載メモリについて詳細に説明する。
【００７１】図１は、ロジック混載メモリのフロアプラ
ンの一例を示している。図２は、本発明の第１の実施形
態に関わるメモリマクロ内のフロアプランを示してい
る。
【００７２】チップ１０は、ロジック部１１、メモリマ
クロ１２及びＩ／Ｏ部１３により占められている。メモ
リマクロ１２は、メモリとしての機能を有する機能ブロ
ック（ＩＰ）又はメガセルを設計した後、この機能ブロ
ック又はメガセルをチップ１０にそのまま配置すること
により形成される。
【００７３】チップ１０には、少なくとも、一つのメモ
リマクロ１２が配置される。チップ１０には、メモリマ
クロ１２に加えて、ＰＬＬ回路などの所定の機能を有す
る機能ブロック（又はメガセル）を配置してもよい。チ
ップ１０のうち、メモリマクロ１２が配置される領域以
外の領域は、所定の演算を実行するロジックが形成され
るロジック部１１となっている。ロジック部１１は、ゲ
ートアレイやスタンダードセルなどの設計手法によって
設計される。
【００７４】メモリマクロ１２は、ロジック部１１とは
別個に設計される。メモリマクロ１２は、Ｌ（Ｌは、自
然数）個のメモリアレイブロック１−１，１−２，…１
−Ｌ、直流電位生成ブロック２、入出力データバッファ
ブロック３、メモリアレイ電源ドライバブロック４−
１，４−２，…４−Ｌ、制御ブロック５及び電源線ブロ
ック６ａ−１，６ａ−２，…６ａ−Ｌ，６ｂ−１，６ｂ
−２，…６ｂ−Ｌ，７ａ，７ｂ，８ａ，８ｂにより構成
されている。
【００７５】メモリマクロ１２の記憶容量は、メモリア
レイブロックの数によって決定される。即ち、一つのメ
モリアレイブロックの記憶容量がＫビット（例えば、１
メガビット）である場合には、メモリマクロ１２の記憶
容量は、Ｋ×Ｌビット（Ｌは、メモリアレイブロックの
数）となる。
【００７６】また、一つのメモリアレイブロックの記憶
容量が設計段階におけるメモリマクロ１２の記憶容量の
最小単位となる。つまり、メモリマクロ１２の記憶容量
は、Ｋビットを単位にして自由に変更可能である。な
お、後述するが、制御ブロック５の構成に応じて、設計
段階で変更できる記憶容量の最大値が決まる。
【００７７】メモリアレイブロック１−１，１−２，…
１−Ｌは、カラム方向（ビット線が伸びる方向）に互い
に隣接して配置される。メモリアレイブロック１−１，
１−２，…１−Ｌには、例えば、カラム方向に伸びる１
２８対のＤＱ線（データ線）対が配置され、各メモリア
レイブロックのＤＱ線対は、上記メモリアレイブロック
を隣接して配置することによって互いに結合される。
【００７８】直流電位生成ブロック２には、基板電位Ｖ
ＢＢ、ワード線電位ＶＰＰ、ビット線電位ＶＢＬ、セン
スアンプ電源ドライバ用の基準電位ＶＰＰＡ、周辺回路
用電源電位ＶＩＮＴなどの一定電位を生成するための回
路が形成される。直流電位生成ブロック２は、メモリア
レイブロック１−１，１−２，…１−Ｌのカラム方向の
一端部に配置されている。
【００７９】入出力データバッファブロック３は、メモ
リアレイブロック１−１，１−２，…１−Ｌのカラム方
向の他端部に配置されている。メモリアレイブロック１
−１，１−２，…１−ＬのＤＱ線対は、入出力データバ
ッファブロック３に接続される。直流電位生成ブロック
２と入出力データバッファブロック３は、メモリアレイ
ブロック１−１，１−２，…１−Ｌを間に挟み込んで互
いに対向する位置に配置されている。
【００８０】メモリアレイ電源ドライバブロック４−
１，４−２，…４−Ｌは、メモリアレイブロック１−
１，１−２，…１−Ｌに対応して配置される。メモリア
レイ電源ドライバブロック４−１，４−２，…４−Ｌ
は、センスアンプを駆動するドライバに電源を供給する
回路（トランジスタ）を含む。
【００８１】メモリアレイ電源ドライバブロック４−
１，４−２，…４−Ｌをメモリアレイブロック１−１，
１−２，…１−Ｌに対応して配置した理由は、センスア
ンプを駆動するドライバに電源を供給する回路（トラン
ジスタ）のサイズをメモリセルアレイの規模（記憶容
量）に応じて可変できるようにするためである。
【００８２】即ち、例えば、電源ドライバブロック（ト
ランジスタ）が１つしかない場合には、そのトランジス
タのサイズは、メモリセルアレイの規模にかかわらず、
常に、メモリセルアレイの規模が最大である場合に対応
させて作っておかなければならない。これでは、メモリ
マクロの記憶容量が小さい場合においても、大きなサイ
ズのトランジスタが存在することになり、面積オーバー
ヘッドが大きくなってしまう。
【００８３】メモリアレイ電源ドライバブロック４−
１，４−２，…４−Ｌをメモリアレイブロック１−１，
１−２，…１−Ｌに対応して配置すれば、センスアンプ
を駆動するドライバに電源を供給する回路（トランジス
タ）のサイズをメモリセルアレイの規模（記憶容量）に
応じて可変できるため、このような事態を回避できると
共に、設計期間も短縮できる。
【００８４】制御ブロック５は、ロウアドレスストロ−
ブ信号／ＲＡＳ、カラムアドレスストロ−ブ信号／ＣＡ
Ｓ及び書き込み信号／ＷＥの各バッファを含んでいる。
また、制御ブロック５は、ロウアドレス信号（外部ロウ
アドレス信号）ＡＲ０〜ＡＲ１０、カラムアドレス信号
（外部カラムアドレス信号）ＡＣ０〜ＡＣ３をバッファ
リングし、内部ロウアドレス信号及び内部カラムアドレ
ス信号を生成するバッファ、及びメモリマクロの記憶容
量（メモリアレイブロックの数）に応じて内部ロウアド
レス信号の一部（ブロック選択用アドレス信号）を所定
値に固定し得るスイッチを含んでいる。このスイッチ
は、メタル層（配線層）やコンタクト層の接続の仕方に
よって自由に切り換えられるもので、設計段階では、Ｃ
ＡＤ処理により自由にスイッチを切り換えることができ
るが、サンプル作成後のスイッチの切り換えは不可能で
ある。
【００８５】電源線ブロック６ａ−１，６ａ−２，…６
ａ−Ｌ，６ｂ−１，６ｂ−２，…６ｂ−Ｌ，７ａ，７
ｂ，８ａ，８ｂは、メモリアレイブロック１−１，１−
２，…１−Ｌの ロウ方向の端部に配置されている。電
源線ブロック６ａ−１，６ａ−２，…６ａ−Ｌ，６ｂ−
１，６ｂ−２，…６ｂ−Ｌ，７ａ，７ｂ，８ａ，８ｂ
は、メモリアレイブロック１−１，１−２…１−Ｌ、直
流電位生成ブロック２、入出力データバッファブロック
３、メモリアレイ電源ドライバブロック４−１，４−
２，…４−Ｌ及び制御ブロック５に外部電源ＶＥＸＴ及
び接地電位ＧＮＤを供給する。
【００８６】図３及び図４は、メモリアレイブロック内
のフロアプランを示している。
【００８７】このメモリアレイブロックのフロアプラン
では、センスアンプの両側に存在するメモリセルアレイ
がそのセンスアンプを共有する共有センスアンプ方式を
採用している。
【００８８】図３は、図２のメモリアレイブロック１−
１のフロアプランを示している。メモリアレイブロック
制御部５０ａは、ロウデコーダ、カラムデコーダ、ロウ
系制御回路などを含んでいる。メモリアレイブロック制
御部５０ａのロウ方向の一方及び他方の端部には、それ
ぞれに、二つのメモリセルアレイ５１−１，５１−２が
配置されている。すなわち、メモリアレイブロック制御
部５０ａを挟んでメモリアレイブロック制御部５０ａの
一方の側に配置されたメモリアレイブロック１−１ａは
メモリセルアレイ５１−１，５１−２を具備しており、
同様に、メモリアレイブロック制御部５０ａを挟んでメ
モリアレイブロック制御部５０ａの他方の側に配置され
たメモリアレイブロック１−１ｂもメモリセルアレイ５
１−１，５１−２を具備している。
【００８９】メモリアレイブロック１−１ａにおいて、
メモリセルアレイ５１−１，５１−２は、カラム方向に
隣接している。メモリセルアレイ５１−１，５１−２の
カラム方向の隣接する端部間にはセンスアンプ（カラム
スイッチを含む）５２−２が配置されおり、またメモリ
セルアレイ５１−１，５１−２のカラム方向の他方の端
部には、センスアンプ（カラムスイッチを含む）５２−
１、５２−３がそれぞれ配置されている。同様に、メモ
リアレイブロック１−１ｂにおいて、メモリセルアレイ
５１−１，５１−２は、カラム方向に隣接している。メ
モリセルアレイ５１−１，５１−２のカラム方向の隣接
する端部間にはセンスアンプ（カラムスイッチを含む）
５２−２が配置されおり、またメモリセルアレイ５１−
１，５１−２のカラム方向の他方の端部には、センスア
ンプ（カラムスイッチを含む）５２−１、５２−３がそ
れぞれ配置されている。
【００９０】メモリマクロを構成するメモリアレイブロ
ックが一つの場合（図２においてメモリアレイブロック
が１−１のみしかない場合）には、メモリアレイブロッ
クのフロアプランは図３のものを採用する。但し、いわ
ゆる共有センスアンプ方式を採用しない場合には、セン
スアンプ（カラムスイッチを含む）は、カラム方向に隣
接するメモリセルアレイの間にのみ配置すればよい。
【００９１】図４は、図２のメモリアレイブロック１−
２のフロアプランを示している。メモリアレイブロック
制御部５０ｂは、ロウデコーダ、カラムデコーダ、ロウ
系制御回路などを含んでいる。メモリアレイブロック制
御部５０ｂのロウ方向の一方及び他方の端部には、それ
ぞれに、二つのメモリセルアレイ５１−１，５１−２が
配置されている。すなわち、メモリアレイブロック制御
部５０ｂを挟んでメモリアレイブロック制御部５０ｂの
一方の側に配置されたメモリアレイブロック１−２ａは
メモリセルアレイ５１−１，５１−２を具備しており、
同様に、メモリアレイブロック制御部５０ｂを挟んでメ
モリアレイブロック制御部５０ｂの他方の側に配置され
たメモリアレイブロック１−２ｂもメモリセルアレイ５
１−１，５１−２を具備している。
【００９２】メモリアレイブロック１−２ａにおいて、
メモリセルアレイ５１−１，５１−２は、カラム方向に
隣接している。メモリセルアレイ５１−１，５１−２の
カラム方向の隣接する端部間にはセンスアンプ（カラム
スイッチを含む）５２−１が配置されおり、またメモリ
セルアレイ５１−２のカラム方向の他方の端部（Ｉ／Ｏ
バッファ側）には、センスアンプ（カラムスイッチを含
む）５２−２が配置されている。同様に、メモリアレイ
ブロック１−２ｂにおいて、メモリセルアレイ５１−
１，５１−２は、カラム方向に隣接している。メモリセ
ルアレイ５１−１，５１−２のカラム方向の隣接する端
部間には５２−１が配置されおり、またメモリセルアレ
イ５１−２のカラム方向の他方の端部（Ｉ／Ｏバッファ
側）には、センスアンプ（カラムスイッチを含む）５２
−２が配置されている。他のメモリアレイブロック１−
３,…１−Ｌのフロアプランはメモリアレイブロック１
−２のフロアプランと同様であるので、説明は省略す
る。
【００９３】メモリアレイブロックの記憶容量が例えば
１メガビットである場合には、各メモリセルアレイ５１
−１、５１−２の記憶容量は、２５６キロビットとな
る。２５６キロビットのメモリセルアレイは、例えば、
２５６（ロウ）×１０２４（カラム）構成となってい
る。また、１６カラムを１つのＤＱ線対に接続すること
により、同時に入出力できるビット数（Ｉ／Ｏ数）を１
２８ビット（１２８Ｉ／Ｏ）とすることができる。
【００９４】図５は、図３のメモリアレイブロック１−
１のレイアウトを示すものである。図６は、図４のメモ
リアレイブロック１−２のレイアウトを示すものであ
る。
【００９５】本例では、メモリアレイブロックの記憶容
量が１メガビットである場合について説明する。この場
合、各メモリセルアレイ５１−１、５１−２の記憶容量
は、２５６キロビットであり、各メモリセルアレイ５１
−１、５１−２は、例えば、２５６（ロウ）×１０２４
（カラム）構成となっている。
【００９６】ＤＱ線対ＤＱ０〜ＤＱ６３，／ＤＱ０〜／
ＤＱ６３は、メモリセルアレイブロック制御部５０ａの
一方側のメモリセルアレイ５１−１、５１−２上に配置
され、ＤＱ線対ＤＱ６４〜ＤＱ１２７，／ＤＱ６４〜／
ＤＱ１２７は、メモリセルアレイブロック制御部５０ａ
の他方側のメモリセルアレイ５１−１、５１−２上に配
置される。
【００９７】１つのＤＱ線対には、１６カラム分のビッ
ト線対が接続されている。１６カラム分のビット線対の
うち、カラム選択信号により選択された１カラム分のビ
ット線対と１対のＤＱ線対とのデータの授受が可能とな
るため、同時に入出力できるビット数（Ｉ／Ｏ数）は、
１２８ビット（１２８Ｉ／Ｏ）となる。なお、図６に破
線で囲んで示すように、メモリアレイブロック１−２
の、メモリアレイブロック１−１におけるセンスアンプ
５２−１に相当するセンスアンプは、メモリアレイブロ
ック１−１の、メモリアレイブロック１−２側のセンス
アンプ５２−３を共有している。すなわち、互いに隣接
する一対のメモリアレイブロックはそのメモリアレイブ
ロック相互間に配置されているセンスアンプを共有す
る。
【００９８】詳述すると、図５に示されるように、メモ
リアレイブロック１−１のメモリアレイブロック１−１
ａは、カラム方向に配置された２個の２５６キロビット
サブメモリセルアレイ５１−１、５１−２を具備してい
る。２個の２５６キロビットサブメモリセルアレイ５１
−１、５１−２の隣接する端部間にはこれら端部に隣接
してセンスアンプ・カラムスイッチ５２−２が配置され
ている。端部間に配置されているこのセンスアンプ・カ
ラムスイッチ５２−２は２個の２５６キロビットサブメ
モリセルアレイ５１−１、５１−２に共有されている。
また、カラム方向において２個の２５６キロビットメモ
リセルサブアレイ５１−１、５１−２のそれぞれの他方
の端部に隣接してセンスアンプ・カラムスイッチ５２−
１，５２−３が配置されている。メモリアレイブロック
１−１のメモリアレイブロック１−１ｂの構成は、メモ
リアレイブロック１−１のメモリアレイブロック１−１
ａと同様の構成であるので、説明は省略する。
【００９９】また、図６に示されるように、メモリアレ
イブロック１−２のメモリアレイブロック１−２ａは、
同様に、カラム方向に配置された２個の２５６キロビッ
トサブメモリセルアレイ５１−１、５１−２を具備して
いる。２個の２５６キロビットサブメモリセルアレイ５
１−１、５１−２はカラム方向に配置されている。２個
の２５６キロビットサブメモリセルアレイ５１−１、５
１−２の隣接する端部間にはこれら端部に隣接してセン
スアンプ・カラムスイッチ５２−１が配置されている。
端部間に配置されているこのセンスアンプ・カラムスイ
ッチ５２−１は２個の２５６キロビットサブメモリセル
アレイ５１−１、５１−２に共有されている。また、カ
ラム方向において２５６キロビットサブメモリセルアレ
イ５１−２の他方の端部に隣接してセンスアンプ・カラ
ムスイッチ５２−２が配置されている。メモリアレイブ
ロック１−２ａにおいては、メモリアレイブロック１−
１ａ（図５）におけるサブメモリセルアレイ５１−１の
上記他方の端部に隣接して設けられたセンスアンプ・カ
ラムスイッチ５２−１に相当するセンスアンプ・カラム
スイッチは設けらていない。その代わりに、メモリアレ
イブロック１−２の一行上のメモリアレイブロック、す
なわちメモリアレイブロック１−１、のメモリアレイブ
ロック１−１ａにおけるサブメモリセルアレイ５１−２
（図５）の上記他方の端部に隣接して設けられたセンス
アンプ・カラムスイッチ５２ー３が共有される。メモリ
アレイブロック１−２のメモリアレイブロック１−２ｂ
の構成は、メモリアレイブロック１−２のメモリアレイ
ブロック１−２ａと同様の構成であるので、説明は省略
する。図２のマクロセルにおける他のメモリアレイブロ
ックについても図６に示すメモリアレイブロック１−２
と同様であるので説明は省略する。
【０１００】図７は、共有センスアンプ方式のセンスア
ンプの構成を示している。
【０１０１】カラム方向に隣接する二つのメモリセルア
レイ５１の間には、センスアンプ６１及びカラムスイッ
チ６２が配置されている。センスアンプ６１は、活性化
信号ＳＡＰ，／ＳＡＮにより活性化され、カラムスイッ
チ６２は、カラム選択信号ＣＳＷにより活性化される。
【０１０２】一方のメモリセルアレイに伸びるビット線
対ＢＬ１，／ＢＬ１は、イコライザ６３−１及び選択ゲ
ート６４−１を経由してセンスアンプ６１及びカラムス
イッチ６２に接続されている。他方のメモリセルアレイ
に伸びるビット線対ＢＬ２，／ＢＬ２は、イコライザ６
３−２及び選択ゲート６４−２を経由してセンスアンプ
６１及びカラムスイッチ６２に接続されている。
【０１０３】選択ゲート６４−１は、選択信号ＩＳＯ１
により活性化され、選択ゲート６４−２は、選択信号Ｉ
ＳＯ２により活性化される。選択ゲート６４−１，６４
−２のうちのいずれか一方が活性化され、ビット線対Ｂ
Ｌ１，／ＢＬ１又はビット線対ＢＬ２，／ＢＬ２がセン
スアンプ６１及びカラムスイッチ６２に電気的に接続さ
れる。
【０１０４】図８は、図２の直流電位生成ブロックに形
成される回路を示している。
【０１０５】基板電位発生回路２９は、メモリマクロに
おける基板電位ＶＢＢを発生する。ワード線電位発生回
路３０は、ロウアドレス信号により選択されたワード線
に与える電位ＶＰＰを発生する。ビット線電位発生回路
３１は、読み出しデータ又は書き込みデータをビット線
対に導く前にビット線対の電位を所定値にイコライズす
るために設けられる。
【０１０６】センスアンプ電源ドライバ基準電位発生回
路３２は、外部電源ＶＥＸＴに基づいて電源ＶＰＰＡを
発生する。電源ＶＰＰＡは、図９に示すようなメモリセ
ルアレイ電源ドライバブロック４に与えられる。メモリ
セルアレイ電源ドライバブロック４は、ドレインに外部
電源電圧ＶＥＸＴを受け、またゲートに電源ＶＰＰＡを
受けて内部電源電圧（センスアンプドライバ（例えば図
１４参照）およびメモリアレイブロックの電源ＶＡＡ）
を生成する電源電圧降下トランジスタを具備している。
センスアンプドライバは、センスアンプに与える信号Ｓ
ＡＰ，／ＳＡＮを発生する。
【０１０７】周辺回路電源電位発生回路３３は、メモリ
マクロにおける周辺回路を駆動するための内部電源ＶＩ
ＮＴを発生する。
【０１０８】周辺回路電源ドライバ基準電位発生回路３
３は、外部電源ＶＥＸＴが与えられて電源ＶＰＰＩを発
生する。
【０１０９】周辺回路電源ドライバ３４は、外部電源Ｖ
ＥＸＴが駆動電源として与えられ、また周辺回路電源ド
ライバ基準電位発生回路３３から電源ＶＰＰＩが与えら
れてメモリマクロにおける周辺回路を駆動するための内
部電源ＶＩＮＴを発生する。
【０１１０】周辺回路電源ドライバの詳細な構成は、例
えば、図８に示されるように、ＭＯＳトランジスタから
構成されている。ＭＯＳトランジスタのドレインに外部
電源ＶＥＸＴが駆動電源として与えられ、またゲートに
周辺回路電源ドライバ基準電位発生回路３３から電源Ｖ
ＰＰＩが制御信号として与えられて内部電源ＶＩＮＴを
発生する。
【０１１１】図１０は、図２の入出力データバッファブ
ロック内の構成を示している。
【０１１２】入出力データバッファブロックは、１２８
個の入出力データバッファ３−０〜３−１２７を有して
いる。即ち、図２に示すようなメモリマクロの場合、メ
モリマクロとしては、例えば、２０４８（ロウ）×２０
４８（カラム）の４メガビットの記憶容量を有してい
る。また、一つのメモリアレイブロックは、５１２（ロ
ウ）×２０４８（カラム）の１メガビットの記憶容量を
有し、一つのメモリセルアレイは、２５６（ロウ）×１
０２４（カラム）の２５６キロビットの記憶容量を有し
ている。
【０１１３】各メモリセルアレイでは、１６カラム（１
６本のビット線対）に対して１本のＤＱ線対を設けてい
るため、２０４８カラムでは、１２８本のＤＱ線対が必
要となる。
【０１１４】よって、このような１２８ビットのデータ
Ｉ／Ｏ０〜Ｉ／Ｏ１２７を同時に読み書きできるような
構成の場合、入出力データバッファも、当然に１２８個
必要となる。各々の入出力データバッファ３−０〜３−
１２７は、データの読み出し時に活性化される読み出し
活性化信号ＲＤＥＮ及びデータの書き込み時に活性化さ
れる書き込み活性化信号ＷＴＥＮにより制御される。
【０１１５】図１１は、図２の制御ブロック内の構成を
示すものである。
【０１１６】制御ブロック５は、／ＲＡＳバッファ７
１、ロウアドレスバッファ７２−０〜７２−８，７３，
７４、／ＣＡＳバッファ７５、カラムアドレスバッファ
７６−０〜７６−３、／ＷＥバッファ７７及び入出力デ
ータバッファ制御回路７８を含んでいる。
【０１１７】／ＲＡＳバッファ７１は、メモリマクロの
外部から与えられるロウアドレスストロ−ブ信号／ＲＡ
Ｓに基づいてメモリマクロの内部で使用するロウアドレ
スストロ−ブ信号ＲＡＳｉｎｔを発生する。
【０１１８】ロウアドレスバッファ７２−０〜７２−８
は、ロウアドレスストロ−ブ信号ＲＡＳｉｎｔに同期し
てロウアドレス信号（外部ロウアドレス信号）ＡＲ０〜
ＡＲ８をメモリマクロ内部に取り込み、内部ロウアドレ
ス信号ＡＲ０ｉｎｔ〜ＡＲ８ｉｎｔ，／ＡＲ０ｉｎｔ〜
／ＡＲ８ｉｎｔを発生する。この内部ロウアドレス信号
ＡＲ０ｉｎｔ〜ＡＲ８ｉｎｔ，／ＡＲ０ｉｎｔ〜／ＡＲ
８ｉｎｔは、ロウデコーダに与えられ、選択されたメモ
リアレイブロック内の５１２のロウのうちの１つのロウ
を選択する。
【０１１９】ロウアドレスバッファ７３，７４は、ロウ
アドレスストロ−ブ信号ＲＡＳｉｎｔに同期してロウア
ドレス信号（外部ロウアドレス信号）ＡＲ９，ＡＲ１０
をメモリマクロ内部に取り込み、内部ロウアドレス信号
ＡＲ９ｉｎｔ〜ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎｔ〜／Ａ
Ｒ１０ｉｎｔを発生する。この内部ロウアドレス信号Ａ
Ｒ９ｉｎｔ〜ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎｔ〜／ＡＲ
１０ｉｎｔは、複数のメモリアレイブロック（例えば、
４つ）から１つのメモリアレイブロックを選択する。
【０１２０】メモリアレイブロックを選択するためのロ
ウアドレス信号（ブロック選択用ロウアドレス信号）の
数は、メモリマクロ内のメモリアレイブロックの数に応
じて変わる。つまり、メモリマクロ内のメモリアレイブ
ロックの数Ｍとブロック選択用ロウアドレス信号の数ｍ
は、Ｍ≦２mの関係がある。
【０１２１】本例では、メモリアレイブロックは、最大
で４つ設けることができる設定であるため、ブロック選
択用ロウアドレス信号は、ＡＲ９，ＡＲ１０の２つとな
っている。なお、メモリアレイブロックの数が１つの場
合には、ブロック選択用アドレス信号ＡＲ９，ＡＲ１０
の値を所定値（ここではＧＮＤ）に固定するため、ＳＷ
１、ＳＷ４をそれぞれ接点９１、９２に接続するように
切り換えればよい。
【０１２２】ここで、重要な点は、変更可能なメモリア
レイブロック数（記憶容量）の最大値に対応させて予め
制御ブロック５が設計されている点にある。つまり、メ
モリマクロ内に配置できる最大のメモリアレイブロック
数をＬｍａｘとした場合に、これらメモリアレイブロッ
クを選択するためのブロック選択用ロウアドレス信号
（外部ロウアドレス信号）の数ｎは、ｌｏｇ2 Ｌｍａｘ
以上設けておくようにする。
【０１２３】また、メモリアレイブロックを最大数用い
るとき（メモリマクロの記憶容量を最大にするとき）
は、全てのブロック選択用ロウアドレス信号を使用する
ように、スイッチＳＷ１〜ＳＷ６を切り換える。
【０１２４】また、２つのメモリアレイブロックを用い
るときは、例えば、１つのブロック選択用ロウアドレス
信号（外部ロウアドレス信号ＡＲ９）を内部ロウアドレ
ス信号ＡＲ９ｉｎｔ，／ＡＲ９ｉｎｔとして使用し、他
のブロック選択用ロウアドレス信号（外部ロウアドレス
信号ＡＲ１０）を遮断し、内部ロウアドレス信号ＡＲ１
０ｉｎｔ，／ＡＲ１０ｉｎｔを共に所定値（例えば、電
源電位ＶＩＮＴ）に固定するようにスイッチＳＷ１〜Ｓ
Ｗ６を切り換える。
【０１２５】また、メモリアレイブロックを１つしか使
用しないときは、図１２に示すように、スイッチＳＷ
１，ＳＷ４をＧＮＤ側に切り換えて全てのブロック選択
用ロウアドレス信号（外部ロウアドレス信号ＡＲ９，Ａ
Ｒ１０）を遮断し、またスイッチＳＷ２、ＳＷ３、ＳＷ
５、ＳＷ６を切り換えて内部ロウアドレス信号ＡＲ９ｉ
ｎｔ，／ＡＲ９ｉｎｔ，ＡＲ１０ｉｎｔ，／ＡＲ１０ｉ
ｎｔを共に所定値（例えば、電源電位ＶＩＮＴ）に固定
する。
【０１２６】即ち、例えば、メモリアレイブロックが１
つの場合、ロウアドレスバッファ７３，７４の入力を接
地にすれば、ロウアドレスバッファ７３，７４は、常に
非活性化の状態となる。一方、ブロック選択用ロウアド
レス信号ＡＲ９ｉｎｔ，ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎ
ｔ，／ＡＲ１０ｉｎｔを電源ＶＩＮＴに固定すれば、メ
モリアレイブロックは、常に選択状態となる。
【０１２７】スイッチＳＷ１〜ＳＷ６を上記のように切
り換えることにより、外部アドレス信号ＡＲ９，ＡＲ１
０と内部アドレス信号ＡＲ９ｉｎｔ，ＡＲ１０ｉｎｔ，
／ＡＲ９ｉｎｔ，／ＡＲ１０ｉｎｔとの対応関係をメモ
リアレイブロックのアドレス割付けに合致させることが
できる。すなわち、所望の個数のロウアドレスバッファ
７３，７４を活性化させて外部アドレス信号ＡＲ９，Ａ
Ｒ１０と内部アドレス信号ＡＲ９ｉｎｔ，ＡＲ１０ｉｎ
ｔ，／ＡＲ９ｉｎｔ，／ＡＲ１０ｉｎｔとの対応関係を
メモリアレイブロックのアドレス割付けに合致させるこ
とができる。
【０１２８】スイッチＳＷ１〜ＳＷ６は、電気的に切り
換え可能なものでもよいが、実際は、設計時のみにＣＡ
Ｄ処理によって切り換え可能なものであり、製品若しく
はサンプルを作成した後には切り換え不可能となる。つ
まり、メモリマクロ設計時において、メモリマクロの記
憶容量（メモリアレイブロック数）が決まれば、スイッ
チＳＷ１〜ＳＷ６の接続関係も決定される。
【０１２９】このスイッチＳＷ１〜ＳＷ６は、図１３
（ａ）、１３（ｂ）、１３（ｃ）、１３（ｄ）にそれぞ
れ示すように、メタル層８０ａ又はコンタクト層８０ｂ
を配置することにより構成される。
【０１３０】例えば、同一高さ面上に形成されているラ
インＡとラインＢとを接続する場合には、図１３
（ａ），１３（ｂ）において破線で囲んだ枠Ｉ内に示す
ように、ラインＡとラインＢとを接続するメタル層８０
ａをＣＡＤにより配置すればよい。同様に、同一高さ面
上に形成されているラインＢとラインＣ（電源線）とを
接続する場合には、図１３（ｃ），１３（ｄ）において
破線で囲んだ枠Ｉ内に示すように、ラインＢとラインＣ
とを接続するメタル層８０ａをＣＡＤにより配置すれば
よい。
【０１３１】一方、多層構造に形成されているラインＡ
とラインＢとを接続する場合には、図１３（ａ），１３
（ｂ）において破線で囲んだ枠ＩＩ内に示すように、ラ
インＡとラインＢとを接続するコンタクト層８０ｂをＣ
ＡＤにより配置すればよい。また、多層構造に形成され
ているラインＢとラインＣ（電源線）とを接続する場合
には、ＣＡＤにより、図１３（ｃ），１３（ｄ）におい
て破線で囲んだ枠ＩＩ内に示すように、ラインＢとライ
ンＣとを接続するコンタクト層８０ｂをＣＡＤにより配
置すればよい。
【０１３２】なお、実際のウエハプロセスにより、メタ
ル層８０ａ又はコンタクト層８０ｂを形成した後には、
スイッチＳＷ１〜ＳＷ６の切り換えは不可能である。
【０１３３】このようなスイッチＳＷ１〜ＳＷ６を設け
た理由は、メモリマクロの設計を容易にするためであ
る。つまり、メモリマクロの仕様（ロウ数、カラム数、
Ｉ／Ｏ数、記憶容量など）に応じて、その都度、制御ブ
ロックを設計し直す必要がなく、図１３に示すように、
予め設計された制御ブロックに対してメタル層又はコン
タクト層のパターンをＣＡＤ処理により変更するだけ
で、メモリマクロの仕様に合致した制御ブロックを得る
ことができる。
【０１３４】／ＣＡＳバッファ７５は、メモリマクロの
外部から与えられるカラムアドレスストロ−ブ信号／Ｃ
ＡＳに基づいてメモリマクロの内部で使用するカラムア
ドレスストロ−ブ信号ＣＡＳｉｎｔを発生する。
【０１３５】カラムアドレスバッファ７６−０〜７６−
３は、カラムアドレスストロ−ブ信号ＣＡＳｉｎｔに同
期してカラムアドレス信号ＡＣ０〜ＡＣ３をメモリマク
ロ内部に取り込み、内部ロウアドレス信号ＡＣ０ｉｎｔ
〜ＡＣ３ｉｎｔ，／ＡＣ０ｉｎｔ〜／ＡＣ３ｉｎｔを発
生する。この内部ロウアドレス信号ＡＣ０ｉｎｔ〜ＡＣ
３ｉｎｔ，／ＡＣ０ｉｎｔ〜／ＡＣ３ｉｎｔは、カラム
デコーダに与えられ、１対のＤＱ線対に接続された１６
カラムのうちの１カラムを選択する。
【０１３６】／ＷＥバッファ７７は、メモリマクロの外
部から与えられる書き込み信号／ＷＥに基づいてメモリ
マクロの内部で使用する書き込み信号ＷＥｉｎｔを発生
する。入出力データバッファ制御回路７８は、カラムア
ドレスストロ−ブ信号ＣＡＳｉｎｔと書き込み信号ＷＥ
ｉｎｔに基づいて、図１０の入出力データバッファブロ
ック３に与える読み出し活性化信号ＲＤＥＮ及び書き込
み活性化信号ＷＴＥＮを発生する。
【０１３７】図１４は、図２のメモリマクロ１２の、特
に電源線ブロック６ａ−１〜６ａ−Ｌ，６ｂ−１〜６ｂ
−Ｌの構成を詳細に示すものである。
【０１３８】電源線ブロック６ａ−１〜６ａ−Ｌ，７
ａ，８ａは、メモリマクロ１２のカラム方向の一端にお
いて伸びる第１のメイン電源線と、第１のメイン電源線
からメモリアレイブロック１−１〜１−Ｌ、直流電位生
成ブロック２、および入出力バッファブロック３に電源
ＶＤＤ，ＶＳＳを与えるための複数の第１のサブ電源線
と、メモリマクロ１２のカラム方向の他端において伸び
る第２のメイン電源線と、第２のメイン電源線からメモ
リアレイ電源ドライバブロック４−１〜４−Ｌ、直流電
位生成ブロック２、および制御ブロック５に電源ＶＤ
Ｄ，ＶＳＳを与えるための複数の第２のサブ電源線と、
から構成される。
【０１３９】図１５は、図３及び図４のメモリアレイブ
ロック制御部５０ａの構成を示すものである。
【０１４０】メモリアレイブロック６ａ−１の記憶容量
が１メガビットである場合は、例えば、５１２（ロウ）
×１０２４（カラム）構成を有しているため、そのメモ
リアレイブロック６ａ−１内のワード線は、ロウアドレ
ス信号の下位９ビットＡＲ０ｉｎｔ〜ＡＲ８ｉｎｔ，／
ＡＲ０ｉｎｔ〜／ＡＲ８ｉｎｔによって選択される。
【０１４１】ロウデコーダ８１には、図１１又は図１２
の制御ブロック５から内部ロウアドレス信号の下位９ビ
ットＡＲ０ｉｎｔ〜ＡＲ８ｉｎｔ，／ＡＲ０ｉｎｔ〜／
ＡＲ８ｉｎｔが供給される。ロウデコーダ８１の出力
は、ワード線ドライバ８２に与えられる。ワード線ドラ
イバ８２は、内部ロウアドレス信号ＡＲ０ｉｎｔ〜ＡＲ
８ｉｎｔ，／ＡＲ０ｉｎｔ〜／ＡＲ８ｉｎｔにより選択
された一本のワード線に所定の電位を供給する。
【０１４２】内部ロウアドレス信号の上位２ビットＡＲ
９ｉｎｔ，ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎｔ〜／ＡＲ１
０ｉｎｔは、メモリマクロが複数のメモリアレイブロッ
クから構成される場合に、１つのブロックを選択するた
めに使用される。
【０１４３】ブロック選択用の内部ロウアドレス信号Ａ
Ｒ９ｉｎｔ，ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎｔ〜／ＡＲ
１０ｉｎｔは、内部ロウアドレスストロ−ブ信号ＲＡＳ
ｉｎｔと共に、ＡＮＤ回路８３に入力される。ＡＮＤ回
路８３の出力は、メモリアレイブロック活性化信号ＢＥ
Ｎとなり、ロウ系制御回路８４は、このメモリアレイブ
ロック活性化信号ＢＥＮによって活性化される。
【０１４４】ロウ系制御回路８４の出力は、センスアン
プ・イコライズ制御回路８５に与えられる。センスアン
プ・イコライズ制御回路８５は、イコライズ制御信号Ｅ
ＱＬ１，２を出力し、ビット線対のイコライズのタイミ
ングを決定する。また、センスアンプ・イコライズ制御
回路８５は、センスアンプ制御信号ＳＥＮをセンスアン
プドライバ８６に与える。センスアンプドライバ８６
は、センスアンプ活性化制御信号ＳＡＰ０〜ＳＡＰ２を
出力し、センスアンプの活性化のタイミングを決定す
る。
【０１４５】カラムデコーダ８７には、ブロック選択の
有無を示すメモリアレイブロック活性化信号ＢＥＮ、内
部ロウアドレス信号ＡＲ０ｉｎｔ〜ＡＲ８ｉｎｔ，／Ａ
Ｒ０ｉｎｔ〜／ＡＲ８ｉｎｔ及び内部カラムアドレス信
号ＡＣ０ｉｎｔ〜ＡＣ３ｉｎｔ，／ＡＣ０ｉｎｔ〜／Ａ
Ｃ３ｉｎｔが入力される。カラムデコーダ８７は、カラ
ム選択信号ＣＳＷ０−１，２−１，…１４−１，ＣＳＷ
１−２，３−２，…１５−２，ＣＳＷ１−５，３−５，
…１５−５の活性化を制御する。
【０１４６】例えば、内部ロウアドレス信号ＡＲ８ｉｎ
ｔが“Ｈ”、内部ロウアドレス信号／ＡＲ８ｉｎｔが
“Ｌ”である場合、カラム選択信号ＣＳＷ０−１，２−
１，…１４−１，ＣＳＷ１−５，３−５，…１５−５の
活性化が、内部カラムアドレス信号ＡＣ０ｉｎｔ〜ＡＣ
３ｉｎｔ，／ＡＣ０ｉｎｔ〜／ＡＣ３ｉｎｔにより制御
される。
【０１４７】図１６は、４つのメモリアレイブロック６
ａ−１〜６ａ−４を有するメモリマクロを示し、図１７
は、１つのメモリアレイブロック６ａのみをを有するメ
モリマクロを示している。
【０１４８】これら２種類のメモリマクロに関し、メモ
リアレイブロックは、基本的に全て同じ構成のものを用
いるため、図１６のメモリマクロは、図１７のメモリマ
クロに対して４倍の記憶容量を有していることになる。
つまり、ＫビットのメモリアレイブロックをＬ個組み合
わせることによってＫ×Ｌビットの記憶容量のメモリマ
クロを容易に提供できる。
【０１４９】但し、ビット線共有方式を採用する場合に
は、最初の一つのメモリアレイブロック（メモリアレイ
ブロックが一つの場合はそのブロック）は、センスアン
プ・カラムスイッチの配置が図３のようになり、残りの
メモリアレイブロックは、センスアンプ・カラムスイッ
チの配置が図４のようになる。バンク構成を採用する場
合には、各メモリアレイブロックは全て図３の構成にな
る。
【０１５０】また、互いに記憶容量が異なるメモリマク
ロであっても、いずれも予め設計された各ブロックを組
み合わせるだけで容易にメモリマクロの設計を行うこと
ができる。なお、本発明では、設計時に、ＣＡＤ処理に
より制御ブロック５内のスイッチを切り換えるだけで、
メモリマクロの記憶容量に応じてブロック選択用ロウア
ドレス信号の数を調節できる。
【０１５１】図１８は、本発明に関わるメモリマクロの
設計フロチャートを示すものである。
【０１５２】まず、メモリマクロを構成するための基本
要素となるブロックを設計する。ここで設計するブロッ
クには、直流電位生成ブロック、メモリアレイブロック
（Ｋビット）、入出力データバッファブロック、メモリ
アレイ電源ドライバブロック、制御ブロック及び電源線
ブロックが含まれる。制御ブロックの設計に当たって
は、上述のように、メモリマクロの最大容量に基づい
て、ブロック選択用ロウアドレス信号を入力するアドレ
スバッファ数を決定する。
【０１５３】次に、これから設計しようとするメモリマ
クロの仕様（記憶容量、ロウ数、カラム数、Ｉ／Ｏ数な
ど）の確認をする。すなわち、記憶容量、ロウ数、カラ
ム数、Ｉ／Ｏ数について、例えば、記憶容量＝ロウ数ｘ
カラム数ｘＩ／Ｏ数なる式が成立するか否かを調べ、成
立することを確認する。成立が確認された場合には、仕
様で定められたそれら記憶容量、ロウ数、カラム数、Ｉ
／Ｏ数などを入力する。ついで、メモリマクロの記憶容
量（又は、ロウ数、カラム数）Ｎ及びメモリアレイブロ
ックの記憶容量Ｋに基づいてメモリアレイブロック数Ｌ
＝（Ｎ／Ｋ）を計算する。メモリアレイブロック数Ｌが
決定したら、ＣＡＤ処理により、自動的に各ブロックを
組み合わせてメモリマクロを構成する。同時に、制御ブ
ロック内のブロックアドレス用スイッチの切り換えを、
メモリアレイブロック数Ｌに基づいてＣＡＤ処理により
自動的に行う。
【０１５４】以上より、メモリマクロの設計が終了す
る。この後、ゲートアレイ又はスタンダードセルにより
構成されたロジック部とメモリマクロを組み合わせ、ロ
ジック混載メモリの設計が完了する。
【０１５５】このような設計手法によれば、メモリマク
ロの記憶容量（又は、ロウ数、カラム数）が決まると、
ＣＡＤ処理により、自動的に各ブロックを組み合わせて
メモリマクロを構成する。同時に、制御ブロック内のブ
ロックアドレス用スイッチの切り換えを、メモリアレイ
ブロック数Ｌに基づいてＣＡＤ処理により自動的に行
う。従って、短い設計期間でかつ面積オーバーヘッドの
少ないメモリマクロを提供することができる。
【０１５６】図１９は、本発明の第２の実施形態に関わ
るメモリマクロ内のフロアプランを示している。図２０
は、図１９のメモリアレイブロック１−１内のフロアプ
ランを詳細に示している。
【０１５７】このメモリマクロは、上述の第１実施の形
態と同様に、図１に示すチップ１０内にロジック部と共
に集積されるもので、８メガビット、４バンク構成を有
している。
【０１５８】即ち、メモリマクロは、８個のメモリアレ
イブロック１−１，１−２，…１−８、直流電位生成ブ
ロック２、入出力データバッファブロック３、メモリア
レイ電源ドライバブロック４ａ，４ｂ、制御ブロック
５、電源線ブロック６ａ−１，６ａ−２，…６ａ−４，
６ｂ−１，６ｂ−２，…６ｂ−４，７ａ，７ｂ，８ａ，
８ｂ、テストブロック９ａ及び配線ブロック９ｂにより
構成されている。
【０１５９】メモリマクロの記憶容量は、メモリアレイ
ブロックの数によって決定される。本例では、一つのメ
モリアレイブロック１−１の記憶容量が例えば１メガビ
ットであるため、この場合には、メモリマクロの記憶容
量は、メモリアレイブロックの数が８個であるから８メ
ガビットとなる。
【０１６０】なお、一つのメモリアレイブロック１−１
の記憶容量が設計段階におけるメモリマクロの記憶容量
の最小単位となることは、上述の第１実施の形態と同じ
である。つまり、メモリマクロの記憶容量は、例えば１
ビットを単位にして自由に変更可能である。
【０１６１】メモリアレイブロック１−１，１−２，…
１−４は、カラム方向（カラム線が伸びる方向）に互い
に隣接して配置される。メモリアレイブロック１−１，
１−２，…１−４には、例えば、カラム方向に伸びる１
２８対のＤＱ線対が配置され、各メモリアレイブロック
のＤＱ線対は、メモリアレイブロック１−１，１−２，
…１−４を互いに隣接して配置することにより互いに結
合される。
【０１６２】同様に、メモリアレイブロック１−５，１
−６，…１−８は、カラム方向に互いに隣接して配置さ
れる。メモリアレイブロック１−５，１−６，…１−８
には、例えば、カラム方向に伸びる１２８対のＤＱ線対
が配置され、各メモリアレイブロックのＤＱ線対は、メ
モリアレイブロック１−５，１−６，…１−８を互いに
隣接して配置することにより互いに結合される。
【０１６３】直流電位生成ブロック２には、基板電位Ｖ
ＢＢ、ワード線電位ＶＰＰ、ビット線電位ＶＢＬ、セン
スアンプ電源ドライバ用の基準電位ＶＰＰＡ、周辺回路
用電源電位ＶＩＮＴなどの一定電位を生成するための回
路が形成される。直流電位生成ブロック２は、メモリア
レイブロック１−１，１−２，…１−８のカラム方向の
一端部に配置されている。
【０１６４】入出力データバッファブロック３は、メモ
リアレイブロック１−１，１−２，…１−８のカラム方
向の他端部に配置されている。メモリアレイブロック１
−１，１−２，…１−８のＤＱ線対は、入出力データバ
ッファブロック３に接続される。直流電位生成ブロック
２と入出力データバッファブロック３は、メモリアレイ
ブロック１−１，１−２，…１−８を間に挟み込んで互
いに対向する位置に配置されている。
【０１６５】メモリアレイ電源ドライバブロック４ａ，
４ｂは、各メモリアレイブロック１−１，１−２，…１
−８に隣接して配置される。メモリアレイ電源ドライバ
ブロック４ａ，４ｂは、センスアンプ電源をセンスアン
プに供給するためのドライバ（トランジスタ）を含む。
【０１６６】制御ブロック５は、外部ロウアドレス信号
ＡＲ０〜ＡＲ１０、外部カラムアドレス信号ＡＣ０〜Ａ
Ｃ３、外部ロウアドレスストロ−ブ信号／ＲＡＳ、外部
カラムアドレスストロ−ブ信号／外部ＣＡＳ及び書き込
み信号／外部ＷＥの各バッファと、メモリマクロの記憶
容量（メモリアレイブロックの数）に応じて外部ロウア
ドレス信号ＡＲ０〜ＡＲ１０の一部（ブロック選択信
号）の使用の有無を切り換えられるスイッチとを含んで
いる。このスイッチは、メタル層（配線層）やコンタク
ト層の接続の仕方によって自由に切り換えられるもの
で、設計段階では、自由にスイッチを切り換えることが
できるが、サンプル作成後のスイッチの切り換えは不可
能である。
【０１６７】電源線ブロック６ａ−１，６ａ−２，…６
ａ−４，６ｂ−１，６ｂ−２，…６ｂ−４，７ａ，７
ｂ，８ａ，８ｂは、メモリアレイブロック１−１，１−
２，…１−８のロウ方向の端部に配置されている。
【０１６８】メモリアレイブロック制御部５０ａは、ロ
ウデコーダ、カラムデコーダ、ロウ系制御回路などを含
んでいる。メモリアレイブロック制御部５０ａのロウ方
向の一方及び他方の端部には、それぞれに、二つのメモ
リセルアレイ５１−１，５１−２が配置されている。す
なわち、メモリアレイブロック制御部５０ａを挟んでメ
モリアレイブロック制御部５０ａの一方の側に配置され
たメモリアレイブロック１−１ａはメモリセルアレイ５
１−１，５１−２を具備しており、同様に、メモリアレ
イブロック制御部５０ａを挟んでメモリアレイブロック
制御部５０ａの他方の側に配置されたメモリアレイブロ
ック１−１ｂもメモリセルアレイ５１−１，５１−２を
具備している。
【０１６９】メモリアレイブロック１−１ａにおいて、
メモリセルアレイ５１−１，５１−２は、カラム方向に
隣接している。メモリセルアレイ５１−１，５１−２の
カラム方向の隣接する端部間にはセンスアンプ（カラム
スイッチを含む）５２−１が配置されている。同様に、
メモリアレイブロック１−１ｂにおいて、メモリセルア
レイ５１−１，５１−２は、カラム方向に隣接してい
る。メモリセルアレイ５１−１，５１−２のカラム方向
の隣接する端部間にはセンスアンプ（カラムスイッチを
含む）５２−１が配置されている。他のメモリアレイブ
ロック１−２、…１−８のフロアプランもメモリアレイ
ブロック１−１のフロアプランと同様であるので、説明
は省略する。
【０１７０】以上のようなメモリマクロのフロアプラン
によれば、記憶容量の増大（メモリアレイブロック数の
増加）があっても各ブロックを適切かつ短時間に配置で
きるため、面積オーバーヘッドが少なくなると共に、短
いＴＡＴ（ターンアラウンドタイム）で設計が可能であ
る。
【０１７１】なお、上記実施の形態においては、メモリ
マクロの記憶容量が一定という条件の下で、ロウアドレ
ス数（又はロウ数）、カラムアドレス数（又はカラム
数）を設計時間の大幅な増加なく、自由に変更すること
が可能である。なぜなら、例えば、ロウアドレス数を設
計段階で変更しても、ロウアドレスバッファやロウアド
レスデコーダの構成はそのままで（再設計せずに）、内
部ロウアドレス信号の一部を固定するか否かを決めるス
イッチの切り換えのみ行えばよいからである。
【０１７２】ところで、この場合、メモリマクロの記憶
容量が一定であるため、ロウアドレス数とカラムアドレ
ス数は反比例の関係にある。即ち、ロウアドレス数が減
少すれば、カラムアドレス数は、増加する。
【０１７３】このように、上記例によれば、ロジック混
載メモリの仕様（ロウ数、カラム数、Ｉ／Ｏ数、記憶容
量など）によりメモリアレイブロックの数が変わると、
アドレス信号の数も変わるが、／ＲＡＳバッファなどの
回路を設計し直す必要はない。また、上述のように、本
願発明によれば、アドレス数の変更に伴う回路設計の変
更をＣＡＤ設計により自動的に行うことができるように
構成されているため、ＴＡＴ（ターンアラウンドタイ
ム）を短縮することができる。
【０１７４】さらに、ロジック混載メモリの仕様（ロウ
数、カラム数、Ｉ／Ｏ数、記憶容量など）に応じてメモ
リを実現する場合、あらかじめ人手設計により設計して
おいたサブメモリアレイブロックを自動処理により組み
合わせて実現することにより人手による設計変更を必要
としない。また、Ｉ／Ｏ数の変更に合わせて、入出力デ
ータバッファブロックの設計を変更する場合でも、あら
かじめ人手設計により設計しておいたサブメモリアレイ
ブロックをＣＡＤ処理により組み合わせることにより自
動的に短時間で行うことができる。
【０１７５】図２１は、本発明の第３の実施形態に関わ
る、１メガビットのメモリアレイブロックを４個、すな
わちメモリアレイブロック１−１〜１−４を、カラム方
向に配列してなる４メガビットのマクロセルのフロアプ
ランを示しているものである。図２１に示されるよう
に、実際のレイアウトに合わせてメモリアレイブロック
制御部５０ａ〜５０ｄがメモリアレイブロック１−１〜
１−４の中央にカラム方向に配置されている。メモリア
レイブロック制御部５０ｄにはカラム方向に隣接してさ
らに配線ブロック１９が配置されている。メモリアレイ
ブロック制御部５０ａ〜５０ｄを挟んでメモリアレイブ
ロック制御部５０ａ〜５０ｄの一方の側には５１２キロ
ビットのメモリアレイブロック１−１ａ〜１−４ａがカ
ラム方向に隣接して配置されている。また、メモリアレ
イブロック制御部５０ａ〜５０ｄを挟んでメモリアレイ
ブロック制御部５０ａ〜５０ｄの他方の側には５１２キ
ロビットのメモリアレイブロック１−１ｂ〜１−４ｂが
カラム方向に隣接して配置されている。配線ブロック１
９を挟んで配線ブロック１９の一方の側には入出力デー
タバッファブロック３ａおよび周辺回路電源ドライバブ
ロック３４ａが配置されている。入出力データバッファ
ブロック３ａおよび周辺回路電源ドライバブロック３４
ａは、メモリアレイブロック１−４ａに隣接して順次カ
ラム方向に配置されている。また、配線ブロック１９を
挟んで配線ブロック１９の他方の側には入出力データバ
ッファブロック３ｂおよび周辺回路電源ドライバブロッ
ク３４ｂが配置されている。入出力データバッファブロ
ック３ｂおよび周辺回路電源ドライバブロック３４ｂ
は、メモリアレイブロック１−４ｂに隣接して順次カラ
ム方向に配置されている。入出力データバッファブロッ
ク３ａは、メモリアレイブロック１−１ａ〜１−４ａに
共通に設けられたＤＱ線対ＤＱ０−ＤＱ６３〜／ＤＱ０
−／ＤＱ６３に対応して設けられている。また、入出力
データバッファブロック３ｂは、メモリアレイブロック
１ｂ−１〜１−４ｂに共通に設けられたＤＱ線対ＤＱ６
４−ＤＱ１２７〜／ＤＱ６４−／ＤＱ１２７に対応して
設けられている。なお、直流電位生成回路２は、図２、
１６では、メモリアレイブロックｌ−１のカラム方向の
一端に隣接して配置されているが、本例では、図２１に
示されるように、制御ブロックに隣接して配置されてお
り、制御ブロックと合わせて制御・直流電位生成ブロッ
ク５０２として形成されている。
【０１７６】図２２は、５１２キロビットのメモリアレ
イブロックを４個、すなわちメモリアレイブロック１−
１〜１−４を、カラム方向に配列してなる４メガビット
のマクロセルのフロアプランを示しているものである。
図２２に示されるように、実際のレイアウトに合わせて
メモリアレイブロック制御部５０ａ〜５０ｄがメモリア
レイブロック１−１〜１−４の中央にカラム方向に配置
されている。メモリアレイブロック制御部５０ｄにはカ
ラム方向に隣接してさらに配線ブロック１９が配置され
ている。メモリアレイブロック制御部５０ａ〜５０ｄを
挟んでメモリアレイブロック制御部５０ａ〜５０ｄの一
方の側には２５６キロビットのメモリアレイブロック１
−１ａ〜１−４ａがカラム方向に隣接して配置されてい
る。また、メモリアレイブロック制御部５０ａ〜５０ｄ
を挟んでメモリアレイブロック制御部５０ａ〜５０ｄの
他方の側には２５６キロビットのメモリアレイブロック
１−１ｂ〜１−４ｂがカラム方向に隣接して配置されて
いる。配線ブロック１９を挟んで配線ブロック１９の一
方の側には入出力データバッファブロック３ａおよび周
辺回路電源ドライバブロック３４ａが配置されている。
入出力データバッファブロック３ａおよび周辺回路電源
ドライバブロック３４ａは、メモリアレイブロック１−
４ａに隣接して順次カラム方向に配置されている。ま
た、配線ブロック１９を挟んで配線ブロック１９の他方
の側には入出力データバッファブロック３ｂおよび周辺
回路電源ドライバブロック３４ｂが配置されている。入
出力データバッファブロック３ｂおよび周辺回路電源ド
ライバブロック３４ｂは、メモリアレイブロック１−４
ｂに隣接して順次カラム方向に配置されている。入出力
データバッファブロック３ａは、メモリアレイブロック
１−１ａ〜１−４ａに共通に設けられたＤＱ線対ＤＱ０
−ＤＱ３１〜／ＤＱ０−／ＤＱ３１に対応して設けられ
ている。また、入出力データバッファブロック３ｂは、
メモリアレイブロック１ｂ−１〜１−４ｂに共通に設け
られたＤＱ線対ＤＱ３２〜ＤＱ６３〜／ＤＱ３２−／Ｄ
Ｑ６３に対応して設けられている。なお、直流電位生成
回路２は、図２、１６では、メモリアレイブロックｌ−
１のカラム方向の一端に隣接して配置されているが、本
例では、図２２に示されるように、制御ブロックに隣接
して配置されており、制御ブロックと合わせて制御・直
流電位生成ブロック５０２として形成されている。
【０１７７】図２３は、図２１に示されるフロアプラン
におけるマクロセルのメモリアレイブロック１−１ａ、
メモリアレイブロック制御部５０ａ、およびメモリアレ
イブロック１−１ｂを示している。なお、メモリアレイ
電源ドライバブロック４−１、電源線ブロック６ａ−
１、６ｂ−１は図示省略されている。図２３に示される
ように、５１２キロビットビットのメモリアレイブロッ
ク１−１ａ、１−１ｂのフロアプランにおいて、メモリ
アレイブロック制御部５０ａは、図３におけるのと同様
に、ロウデコーダ、カラムデコーダ、ロウ系制御回路な
どを含んでいる。メモリアレイブロック制御部５０のロ
ウ方向の各側にメモリアレイブロック１−１ａ、１−１
ｂが、それぞれ、配置されている。
【０１７８】メモリアレイブロック１−１ａは、１６個
の３２キロビットサブメモリアレイブロック１０１−１
〜１０１−１６からなっており、サブメモリアレイブロ
ック１０１−１〜１０１−１６はロウ方向に隣接して配
置されている。メモリアレイブロック１−１ｂも、同様
に、１６個の３２キロビットサブメモリアレイブロック
１０１−１７〜１０１−３２からなっており、サブメモ
リアレイブロック１０１−１７〜１０１−３２は ロウ
方向に隣接して配置されている。
【０１７９】３２キロビットサブメモリアレイブロック
１０１−１〜１０１−３２の各々においては１６対のビ
ット線対ＢＬ，／ＢＬ対毎に１対のデータ線対ＤＱ線対
が設けられており、３２キロビットサブメモリアレイブ
ロック１０１−１〜１０１−１６の各々は４対のＤＱ線
対を具備している。すなわち、３２キロビットサブメモ
リアレイブロック１０１−１、１０１−２、…１０１−
１６は、それぞれ、４対のＤＱ線対ＤＱ０，／ＤＱ０〜
ＤＱ３／ＤＱ３、ＤＱ４，／ＤＱ４〜ＤＱ７，／ＤＱ
７、 … ＤＱ５９，／ＤＱ５９〜ＤＱ６３，／ＤＱ６３
を具備している。したがって、メモリアレイブロック１
−１ａは、６４対のＤＱ線対すなわちＤＱ０，／ＤＱ０
〜ＤＱ６３，／ＤＱ６３を具備している。同様に、３２
キロビットサブメモリアレイブロック１０１−１７、１
０１−１８、…１０１−３２は、それぞれ、４対のＤＱ
線対ＤＱ３２，／ＤＱ３２〜ＤＱ３５，／ＤＱ３５、Ｄ
Ｑ３６，／ＤＱ３６〜ＤＱ３９，／ＤＱ３９、 … ＤＱ
１２４，／ＤＱ１２４〜ＤＱ１２７，／ＤＱ１２７を具
備している。したがって、メモリアレイブロック１−１
ｂは、６４対のＤＱ線対すなわちＤＱ３２，／ＤＱ３２
〜ＤＱ１２７，／ＤＱ１２７を具備している。したがっ
て、１メガビットのメモリアレイブロックは全体として
１２８対のＤＱ線対すなわちＤＱ０，／ＤＱ０〜ＤＱ１
２７，／ＤＱ１２７を具備している。
【０１８０】このように、一つのメモリアレイサブブロ
ックの記憶容量が設計段階におけるメモリマクロの記憶
容量の最小単位、すなわちメモリマクロの記憶容量の拡
張の基本単位、となる。したがって、本例によれば、メ
モリマクロの記憶容量は、サブメモリアレイブロック１
０１−１の記憶容量を基本単位として変更可能である。
【０１８１】３２キロビットサブメモリアレイブロック
の個数ｐ個は、メモリマクロの仕様に応じて適宜選択で
きるものであり、８ｘｐ対のＤＱ線対をメモリアレイブ
ロック上に設けることができる。すなわち、一般的に、
ＤＱ線対のビット幅をＱ，サブメモリアレイブロックの
個数をＰとすると、ＱｘＰ対のＤＱ線対をメモリアレイ
ブロック上に設けることができる。
【０１８２】記憶容量の基本単位を決定するサブメモリ
アレイブロックの設計は人手作業によるものであるため
相応の設計時間が要求されるが、一度サブメモリアレイ
ブロックの設計してライブラリイに登録しておけば、メ
モリマクロの仕様に定められるサブメモリアレイブロッ
クの設計は、人手設計によりすでに用意されているメモ
リアレイサブブロックをＣＡＤ操作によりライブラリイ
からとりだしてサブメモリアレイブロックのレイアウト
を自動処理することにより容易にしかも短時間で実現す
ることができる。
【０１８３】図２４は、図２２に示されるフロアプラン
におけるマクロセルのメモリアレイブロック１−１ａ、
メモリアレイブロック制御部５０ａ、およびメモリアレ
イブロック１−１ｂを示している。なお、メモリアレイ
電源ドライバブロック４−１、電源線ブロック６ａ−
１、６ｂ−１は図示省略されている。図２４に示される
ように、２５６キロビットのメモリアレイブロック１−
１ａ、１−１ｂのフロアプランにおいて、メモリアレイ
ブロック制御部５０ａは、図３におけるのと同様に、ロ
ウデコーダ、カラムデコーダ、ロウ系制御回路などを含
んでいる。メモリアレイブロック制御部５０ａのロウ方
向の各側にメモリアレイブロック１−１ａ、１−１ｂ
が、それぞれ、配置されている。
【０１８４】メモリアレイブロック１−１ａは、８個の
３２キロビットサブメモリアレイブロック１０１−１〜
１０１−８からなっており、サブメモリアレイブロック
１０１−１〜１０１−８はロウ方向に隣接して配置され
ている。メモリアレイブロック１−１ｂも、同様に、８
個の３２キロビットサブメモリアレイブロック１０１−
９〜１０１−１６からなっており、サブメモリアレイブ
ロック１０１−９〜１１０１−１６はロウ方向に隣接し
て配置されている。
【０１８５】３２キロビットサブメモリアレイブロック
１０１−１〜１０１−１６の各々においては１６対のビ
ット線対ＢＬ，／ＢＬ対（カラム対）毎に１対のＤＱ線
対が設けられており、３２キロビットサブメモリアレイ
ブロック１０１−１〜１０１−１６の各々は４対のＤＱ
線対を具備している。すなわち、３２キロビットサブメ
モリアレイブロック１０１−１、１０１−２、…１０１
−８は、それぞれ、４対のＤＱ線対ＤＱ０，／ＤＱ０〜
ＤＱ３，／ＤＱ３、ＤＱ４，／ＤＱ４〜ＤＱ７，／ＤＱ
７、 … ＤＱ２８，／ＤＱ２８〜ＤＱ３１，／ＤＱ３１
を具備している。したがって、メモリアレイブロック１
−１ａは、３２対のＤＱ線対すなわちＤＱ０，／ＤＱ０
〜ＤＱ３１，／ＤＱ３１を具備している。同様に、３２
キロビットサブメモリアレイブロック１０１−９、１０
１−１０、…１０１−１６は、それぞれ、４対のＤＱ線
対ＤＱ３２，／ＤＱ３２〜ＤＱ３５，／ＤＱ３５、ＤＱ
３６，／ＤＱ３６〜ＤＱ３９，／ＤＱ３９、 … ＤＱ５
９，／ＤＱ５９〜ＤＱ６３，／ＤＱ６３を具備してい
る。したがって、メモリアレイブロック１−１ｂは、３
２対のＤＱ線対すなわちＤＱ３２，／ＤＱ３２〜ＤＱ６
３，／ＤＱ６３を具備している。したがって、５１２キ
ロビットのメモリアレイブロックは全体として６４対の
ＤＱ線対すなわちＤＱ０，／ＤＱ０〜ＤＱ６３，／ＤＱ
６３を具備している。
【０１８６】図２５は、図２３、２４に示されるメモリ
アレイブロック１−１の３２キロビットサブメモリアレ
イブロック１０１−１の構成を概略的に示しており、２
個の１６キロビットサブメモリセルアレイ１５１−１、
１５１−２がカラム方向に配置されている。２個の１６
キロビットサブメモリセルアレイ１５１−１、１５１−
２の隣接する端部間にはこれら端部に隣接してセンスア
ンプ・カラムスイッチ１５２−２が配置されている。端
部間に配置されているこのセンスアンプ・カラムスイッ
チ１５２−２は２個の１６キロビットサブメモリセルア
レイ１５１−１、１５１−２に共有されている。また、
カラム方向において２個の１６キロビットメモリセルサ
ブアレイ１５１−１、１５１−２のそれぞれの他方の端
部に隣接してセンスアンプ・カラムスイッチ１５２−
１，１５２−３が配置されている。
【０１８７】図２６は、図２５と同様の図であって、図
２１、２２のマクロセルのメモリアレイブロック１−２
の３２キロビットサブメモリアレイブロック１０２−１
の概略的な構成を示している。メモリアレイブロック１
−２の３２キロビットサブメモリアレイブロック１０２
−１は、メモリアレイブロック１−１の３２キロビット
サブメモリアレイブロック１０１−１にカラム方向にお
いて隣接して配置されている。メモリアレイブロック１
−２の３２キロビットサブメモリアレイブロック１０２
−１においては、２個の１６キロビットサブメモリセル
アレイ１５１−１、１５１−２がカラム方向に配置され
ている。２個の１６キロビットサブメモリセルアレイ１
５１−１、１５１−２の隣接する端部間にはこれら端部
に隣接してセンスアンプ・カラムスイッチ１５２−１が
配置されている。端部間に配置されているこのセンスア
ンプ・カラムスイッチ１５２−１は２個の１６キロビッ
トサブメモリセルアレイ１５１−１、１５１−２に共有
されている。また、カラム方向において１６キロビット
サブメモリセルアレイ１５１−２の他方の端部に隣接し
てセンスアンプ・カラムスイッチ１５２−２が配置され
ている。メモリアレイブロック１０２−１においては、
しかしながら、３２キロビットサブメモリアレイブロッ
ク１０１−１（図２５）において１６キロビットサブメ
モリセルアレイ１５１−１の上記他方の端部に隣接して
設けられたセンスアンプ・カラムスイッチ１５２−１に
相当するセンスアンプ・カラムスイッチは設けらていな
い。その代わりに、メモリアレイブロック１０１−１
（図２５）におけるサブメモリセルアレイ１５１−２の
上記他方の端部に隣接して設けられたセンスアンプ・カ
ラムスイッチ１５２−３が共有される。メモリアレイブ
ロック１０２−１におけるサブメモリセルアレイ１５１
−１は、メモリアレイブロック１０１−１（図２５）に
おけるセンスアンプ・カラムスイッチ１５２−３にカラ
ム方向において隣接して配置されている。図２１、２２
のマクロセルの他のメモリアレイブロック１−３、１−
４の３２キロビットサブメモリアレイブロックについて
も図２６に示す３２キロビットサブメモリアレイブロッ
ク１０２−１と同様であるので説明は省略する。
【０１８８】図２７は、図２３の１メガビットのメモリ
アレイブロックの全体、特に、メモリアレイブロック１
−１ａにおける３２キロビットサブメモリアレイブロッ
ク１０１−１のＤＱ０、／ＤＱ０に関連する部分の構成
を詳細に示している。３２キロビットサブメモリアレイ
ブロック１０１−１の回路構成は、図５のメモリアレイ
ブロックの回路構成と比較すると明らかなように基本的
には同様である。しかしながら、具備しているＤＱ線対
の対数が異なっている。すなわち、図５のメモリアレイ
ブロック１−１ａは、ＤＱ０、／ＤＱ０〜ＤＱ６３，／
ＤＱ６３の６４対のＤＱ線対を具備しているのに対し、
図２７のメモリアレイブロック１−１ａのサブメモリア
レイブロック１０１−１は、ＤＱ０，／ＤＱ０〜ＤＱ
３，／ＤＱ３の４対のＤＱ線対を具備している。すなわ
ち、図２７のサブメモリアレイブロック１０１−１〜１
０１−３２の各々の具備するＤＱ線対の対数は、図５の
メモリアレイブロックの具備するＤＱ線対の対数に対し
１／１６となっている。ＤＱ線対の対数が１／１６に減
少したのは、記憶容量の拡張単位を３２キロビットと
し、かつ１６カラム分のビット線対毎に１対のＤＱ線対
を設けた構成としたからである。ＤＱ線対の対数が１／
１６であることにより、３２キロビットサブメモリアレ
イブロックの行方向の配置個数を選択するだけでメモリ
マクロの仕様に定められているＩ／Ｏ数を４ビット単位
で容易に実現することができる。なお、図２７のメモリ
アレイブロック１−１は、３２個の３２キロビットサブ
メモリアレイブロックを具備しており、したがって全体
としては、ＤＱ０，／ＤＱ０〜ＤＱ１２７，／ＤＱ１２
７の１２８対のＤＱ線対を有している。
【０１８９】図２８は、図２７と同様の図であって、図
２１のマクロセルのメモリアレイブロック１−２の全
体、特に、メモリアレイブロック１−２における３２キ
ロビットサブメモリアレイブロック１０２−１のＤＱ
０、／ＤＱ０に関連する部分の構成を詳細に示してい
る。図２８の構成は図２７の構成とほぼ同様である。異
なる点は、図２８において明らかとなるように、メモリ
アレイブロック１０２−１においては、メモリアレイブ
ロック１−１の３２キロビットサブメモリアレイブロッ
ク１０１−１（図２７）におけるセンスアンプ・カラム
スイッチ１５２−１に相当するセンスアンプ・カラムス
イッチは設けらていない。その代わりに、メモリアレイ
ブロック１−１ａのメモリアレイブロック１０１−１
（図２７）におけるサブメモリセルアレイ１５１−２の
上記他方の端部に隣接して設けられたセンスアンプ・カ
ラムスイッチ１５２−３が共有される。なお、理解を容
易にする観点から、図２８には、メモリアレイブロック
１−１ａのメモリアレイブロック１０１−１（図２７）
におけるサブメモリセルアレイ１５１−２の上記他方の
端部に隣接して設けられたセンスアンプ・カラムスイッ
チ１５２−３が示されている。図２１のマクロセルの他
のメモリアレイブロック１−３、１−４の３２キロビッ
トサブメモリアレイブロックについても図２８に示す３
２キロビットサブメモリアレイブロック１０２−１と同
様であるので説明は省略する。
【０１９０】１対のＤＱ線対には、１６カラム分のビッ
ト線対が接続されている。１６カラム分のビット線対の
うち、カラム選択信号により選択された１カラム分のビ
ット線対と１対のＤＱ線対との間でデータの授受が可能
となるため、同時に入出力できるビット数（Ｉ／Ｏ数）
は、３２キロビットサブメモリアレイブロック当たりで
は４ビット（４Ｉ／Ｏ）、また１メガビットメモリアレ
イブロック当たりでは１２８ビット（１２８Ｉ／Ｏ）と
なる。
【０１９１】図２９は、図２４の５１２キロビットのメ
モリアレイブロックの全体、特に、メモリアレイブロッ
ク１−１ａにおける３２キロビットサブメモリアレイブ
ロック１０１−１のＤＱ０、／ＤＱ０に関連する部分の
構成を詳細に示している。３２キロビットサブメモリア
レイブロック１０１−１の回路構成は、図５のメモリア
レイブロックの回路構成と比較すると明らかなように基
本的には同様である。しかしながら、具備しているＤＱ
線対の対数が異なっている。すなわち、図５のメモリア
レイブロック１−１ａは、ＤＱ０、／ＤＱ０〜ＤＱ６
３，／ＤＱ６３の６４対のＤＱ線対を具備しているのに
対し、図２９のメモリアレイブロック１−１ａのサブメ
モリアレイブロック１０１−１は、ＤＱ０，／ＤＱ０〜
ＤＱ３，／ＤＱ３の４対のＤＱ線対を具備している。す
なわち、図２９のサブメモリアレイブロック１０１−１
〜１０１−１６の各々の具備するＤＱ線対の対数は、図
５のメモリアレイブロックの具備するＤＱ線対の対数に
対し１／１６である。ＤＱ線対の対数が１／１６である
ことにことにより、図２７、２８に関連して述べた１メ
ガビットメモリの場合と同様に、３２キロビットサブメ
モリアレイブロックの行方向の配置個数を選択するだけ
でメモリマクロの仕様に定められているＩ／Ｏ数を４ビ
ット単位で容易に実現することができる。なお、図２９
のメモリアレイブロック１−１は、１６個の３２キロビ
ットサブメモリアレイブロックを具備しており、したが
って全体としては、ＤＱ０，／ＤＱ０〜ＤＱ６３，／Ｄ
Ｑ６３の６４対のＤＱ線対を有している。
【０１９２】図３０は、図２８と同様の図であって、図
２２のマクロセルのメモリアレイブロック１−２の全
体、特に、メモリアレイブロック１−２における３２キ
ロビットサブメモリアレイブロック１０２−１のＤＱ
０、／ＤＱ０に関連する部分の構成を詳細に示してい
る。図３０の構成は図２８の構成とほぼ同様である。異
なる点は、図３０において明らかとなるように、メモリ
アレイブロック１０２−１においては、メモリアレイブ
ロック１−１の３２キロビットサブメモリアレイブロッ
ク１０１−１（図２９）におけるセンスアンプ・カラム
スイッチ１５２−１に相当するセンスアンプ・カラムス
イッチは設けらていない。その代わりに、メモリアレイ
ブロック１−１ａのメモリアレイブロック１０１−１
（図２９）におけるメモリアレイブロック１−２ａ側に
設けられているセンスアンプ・カラムスイッチ１５２−
３が共有される。なお、理解を容易にする観点から、図
３０には、メモリアレイブロック１−１ａのメモリアレ
イブロック１０１−１（図２９）におけるメモリアレイ
ブロック１−２ａ側に設けられているセンスアンプ・カ
ラムスイッチ１５２−３が示されている。図２２のマク
ロセルの他のメモリアレイブロック１−３、１−４の３
２キロビットサブメモリアレイブロックについても図３
０に示す３２キロビットサブメモリアレイブロック１０
２−１と同様であるので説明は省略する。
【０１９３】１対のＤＱ線対には、１６カラム分のビッ
ト線対が接続されている。１６カラム分のビット線対の
うち、カラム選択信号により選択された１カラム分のビ
ット線対と１対のＤＱ線対との間でデータの授受が可能
となるため、同時に入出力できるビット数（Ｉ／Ｏ数）
は、３２キロビットサブメモリアレイブロック当たりで
は４ビット（４Ｉ／Ｏ）、また５１２キロビットメモリ
アレイブロック当たりでは６４ビット（６４Ｉ／Ｏ）と
なる。
【０１９４】図２７〜３０のメモリアレイブロックにお
けるセンスアンプ・カラムスイッチの詳細な構成は、図
７に示すのと同じである。
【０１９５】図３１は、図２１，２２のフロアプランに
おける制御ブロック５０２の構成を示すものである。図
３１の制御ブロック５０２は、図２に示される制御ブロ
ック５と同様の構成の制御ブロック５と図２に示される
電位生成ブロック２と同様の構成の電位生成ブロック２
とを含んでいる。図３１における制御ブロック５０２の
構成を、図２のフロアプランにおける制御ブロック５の
構成と比較すると、図３１の制御ブロック５０２の構成
は直流電位生成ブロック２をさらに具備している点が異
なっている。これに対し、図２のフロアプランでは、直
流電位生成ブロック２は１メガビットメモリアレイブロ
ック１−１の上端に隣接して配置されている。図２のフ
ロアプランの構成はこの点が図２１、２２のフロアプラ
ンの構成と異なっている。
【０１９６】図２１、２２のフロアプランにおいて、直
流電位生成ブロック２の配置を、図２のフロアプランに
おけるように１メガビットメモリアレイブロック１−１
の上端の配置から、制御ブロック内に変更した理由は、
もし、制御ブロックをメモリブロックの上端に配置した
場合、ロウ方向におけるメモリアレイブロック１−１の
幅が、配置される複数の３２キロビットサブメモリアレ
イブロックの個数によって変化してしまい、メモリアレ
イブロックの ロウ方向における幅と直流電位生成ブロ
ック２の ロウ方向における幅とが必ずしも等しくなら
なくなってしまうからである。これを避けるために、図
２１、２２のフロアプランにおいては、直流電位生成ブ
ロック２の配置を、図２のフロアプランにおけるように
１メガビットメモリアレイブロック１−１の上端から、
制御ブロック内に変更されている。
【０１９７】図３２および３３は、図３１における制御
および直流電位生成ブロック５０２の詳細な構成を示す
ものである。
【０１９８】図３２および３３に示されるように、制御
および直流電位生成ブロック５０２は、／ＲＡＳバッフ
ァ７１、ロウアドレスバッファ７２−０〜７２−８，７
３，７４、／ＣＡＳバッファ７５、カラムアドレスバッ
ファ７６−０〜７６−３、および／ＷＥバッファ７７及
び入出力データバッファ制御回路７８からなる、図１１
に示すのと同じ構成の制御系ブロック５と、種々の電位
発生回路からなる直流電位生成ブロック２とを含んでい
る。
【０１９９】／ＲＡＳバッファ７１は、メモリマクロの
外部から与えられるロウアドレスストロ−ブ信号／ＲＡ
Ｓに基づいてメモリマクロの内部で使用するロウアドレ
スストロ−ブ信号ＲＡＳｉｎｔを発生する。
【０２００】ロウアドレスバッファ７２−０〜７２−８
は、ロウアドレスストロ−ブ信号ＲＡＳｉｎｔに同期し
てロウアドレス信号（外部ロウアドレス信号）ＡＲ０〜
ＡＲ８をメモリマクロ内部に取り込み、内部ロウアドレ
ス信号ＡＲ０ｉｎｔ〜ＡＲ８ｉｎｔ，／ＡＲ０ｉｎｔ〜
／ＡＲ８ｉｎｔを発生する。この内部ロウアドレス信号
ＡＲ０ｉｎｔ〜ＡＲ８ｉｎｔ，／ＡＲ０ｉｎｔ〜／ＡＲ
８ｉｎｔは、ロウデコーダに与えられ、選択されたメモ
リアレイブロック内の５１２本の行のうちの１本の行を
選択する。
【０２０１】ロウアドレスバッファ７３，７４は、ロウ
アドレスストロ−ブ信号ＲＡＳｉｎｔに同期してロウア
ドレス信号（外部ロウアドレス信号）ＡＲ９，ＡＲ１０
をメモリマクロ内部に取り込み、内部ロウアドレス信号
ＡＲ９ｉｎｔ〜ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎｔ〜／Ａ
Ｒ１０ｉｎｔを発生する。この内部ロウアドレス信号Ａ
Ｒ９ｉｎｔ〜ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎｔ〜／ＡＲ
１０ｉｎｔは、複数のメモリアレイブロック（例えば、
４つ）から１つのメモリアレイブロックを選択する。
【０２０２】メモリアレイブロックを選択するためのロ
ウアドレス信号（ブロック選択用ロウアドレス信号）の
数は、メモリマクロ内のメモリアレイブロックの数に応
じて変わる。
【０２０３】図３２および３３に示されるように、制御
および直流電位生成ブロック５０２ブロック５０２にお
ける制御ブロック５の構成は図１１に示す制御ブロック
５の構成と同じであり、したがって図１１、１２に関連
して述べられている説明、たとえばメモリアレイブロッ
クの選択に関するスイッチＳＷ１〜ＳＷ６の切り換えに
ついての説明、は本例に対しても同様に適用できるもの
である。
【０２０４】直流電位生成ブロック２は、基板電位発生
回路２９、ワード線電位発生回路３０、ビット線電位発
生回路３１、センスアンプ電源ドライバ基準電位発生回
路３２、周辺回路電源基準電位発生回路３３を具備して
いる。
【０２０５】基板電位発生回路２９は、メモリマクロに
おける基板電位ＶＢＢを発生する。ワード線電位発生回
路３０は、ロウアドレス信号により選択されたワード線
に与える電位ＶＰＰを発生する。ビット線電位発生回路
３１は、読み出しデータ又は書き込みデータをビット線
対に導く前にビット線対の電位を所定値にイコライズす
るために設けられる。
【０２０６】センスアンプ電源ドライバ基準電位発生回
路３２は、外部電源ＶＥＸＴに基づいて電源ＶＰＰＡを
発生する。
【０２０７】周辺回路電源電位発生回路３３は、外部電
源ＶＥＸＴが与えられて電源ＶＰＰＩを発生する周辺回
路電源電位発生回路３４と、電源ＶＰＰＩがゲートに与
えられてメモリマクロにおける周辺回路を駆動するため
の内部電源ＶＩＮＴを発生する周辺回路電源からなって
いる。
【０２０８】電源ＶＰＰＡは、図２１、２２のフロアプ
ランにおけるメモリセルアレイ電源ドライバブロック４
に与えられる。メモリセルアレイ電源ドライバブロック
４は、センスアンプドライバ（例えば図１５参照）の電
源ＶＡＡを発生する。メモリセルアレイ電源ドライバブ
ロック４はＭＯＳトランジスタからなり、電源ＶＰＰＡ
はこのＭＯＳトランジスタのゲートに入力される。この
ＭＯＳトランジスタのドレインは外部電源ＶＥＸＴに接
続され、ソースから電源ＶＡＡが取り出され、センスア
ンプドライバに与えられる。センスアンプドライバは、
センスアンプに与える信号ＳＡＰ，／ＳＡＮを発生す
る。
【０２０９】図３４は、図２１のメモリマクロのフロア
プランにおける入出力データバッファブロック３ａおよ
び周辺回路電源ドライバブロック３４ａの構成を詳細に
示している。図示されてはいないが、入出力データバッ
ファブロック３ｂおよび周辺回路電源ドライバブロック
３４ｂの構成も同様である。
【０２１０】図３４に示されるように、入出力データバ
ッファブロック３ａは、ロウ方向に隣接して配置された
６４個の入出力データバッファ３ａ−１〜３ａ−６４か
らなっている。６４個の入出力データバッファ３ａ−１
〜３ａ−６４は６４対のＤＱ線対ＤＱ０，／ＤＱ０〜Ｄ
Ｑ６３，／ＤＱ６３に対応して設けられている。
【０２１１】例えば、ＤＱ線対ＤＱ０、／ＤＱ０対、Ｄ
Ｑ線対ＤＱ１、／ＤＱ１対、ＤＱ２、／ＤＱ２対、…に
対応してそれぞれ入出力データバッファ３ａ−１、３ａ
−２、３ａ−３、…が配置されている。
【０２１２】また、６４個の入出力端子Ｉ／Ｏ０〜Ｉ／
Ｏ６３が６４個の入出力データバッファ３ａ−１〜３ａ
−６４に対応して設けられており、６４個の入出力デー
タバッファ３ａ−１〜３ａ−６４がそれぞれ６４個の入
出力端子Ｉ／Ｏ０〜Ｉ／Ｏ６４に接続されている。
【０２１３】このように、入出力データバッファブロッ
クを複数の入出力データバッファから構成するために
は、予め入出力データバッファを設計しておく必要があ
る。入出力データバッファの設計は人手作業によるもの
であり相応の設計時間が要求されるが、一度入出力デー
タバッファを設計してライブラリイに登録しておけば、
メモリマクロの仕様に定められる入出力データバッファ
ブロックの設計は、人手設計によりすでに用意されてい
る入出力データバッファをＣＡＤ操作によりライブラリ
イからとりだして入出力データバッファのレイアウトを
自動処理することにより容易にしかも短時間で設計する
ことができる。
【０２１４】周辺回路電源ドライバブロック３４ａは入
出力データバッファ３ａに隣接して設けられている。す
なわち、互いに隣接してロウ方向に配置された６４個の
入出力データバッファ３ａ−１〜３ａ−６４に隣接しか
つ対応して、６４個の周辺回路電源ドライバ３４ａ−１
〜３４ａ−６４がロウ方向に隣接して配置されている。
例えば、入出力データバッファ３ａ−１、３ａ−２、３
ａ−３、…に対応してそれぞれ周辺回路電源ドライバ３
４ａ−１、３４ａ−２、３４ａ−３、…が配置されてい
る。入出力データバッファブロック３ｂおよび周辺回路
電源ドライバブロック３４ｂの構成も同様であるので、
簡単に説明する。
【０２１５】すなわち、入出力データバッファブロック
３ｂは、入出力データバッファブロック３ａと同様に、
ロウ方向に隣接して配置された６４個の入出力データバ
ッファからなっている。周辺回路電源ドライバ３４ｂも
ロウ方向に隣接して配置された６４個の周辺回路電源ド
ライバからなっている。そして、周辺回路電源ドライバ
３４ｂが入出力データバッファ３ｂに対応して配置され
ている。すなわち、周辺回路電源ドライバ３４ｂの６４
個の周辺回路電源ドライバが入出力データバッファブロ
ック３ｂの６４個の入出力データバッファに対応して配
置されている。
【０２１６】各周辺回路電源ドライバは、外部電源ＶＥ
ＸＴが駆動電源として与えられ、また周辺回路電源ドラ
イバ基準電位発生回路３３（図８）から電源ＶＰＰＩが
制御信号として与えられて内部電源ＶＩＮＴを発生す
る。内部電源ＶＩＮＴは各入出力データバッファに駆動
電源として与えられ、かつ、他の回路、例えばアドレス
バッファ、ロウデコーダ、カラムデコーダ等にも駆動電
源として与えられている。各周辺回路電源ドライバの構
成は、例えば、図８の制御ブロック５内の直流電位生成
ブロック２における周辺回路電源ドライバ３４のよう
に、ＭＯＳトランジスタから構成されている。ＭＯＳト
ランジスタのドレインに外部電源ＶＥＸＴが駆動電源と
して与えられ、またゲートに周辺回路電源ドライバ基準
電位発生回路３３から電源ＶＰＰＩが制御信号として与
えられて内部電源ＶＩＮＴを発生する。内部電源ＶＩＮ
Ｔは各入出力データバッファに駆動電源として与えられ
る。
【０２１７】このように周辺回路電源ドライバを複数の
周辺回路電源ドライバから構成するためには、予め周辺
回路電源ドライバを設計しておく必要がある。周辺回路
電源ドライバの設計は人手作業によるものであり相応の
設計時間が要求されるが、一度周辺回路電源ドライバを
設計してライブラリイに格納しておけば、メモリマクロ
の仕様に定められる周辺回路電源ドライバの設計は、人
手設計によりすでに用意されている周辺回路電源ドライ
バをＣＡＤ操作によりライブラリイからとりだして周辺
回路電源ドライバのレイアウトをプログラムにしたがっ
て自動処理することにより容易にしかも短時間で設計す
ることができる。
【０２１８】図３４に示すフロアプランでは、また、６
４個の入出力データバッファ３ａ−１〜３ａ−６４と６
４個の周辺回路電源ドライバ３４ａ−１〜３４ａ−６４
とがロウ方向に互いに概略等しいピッチで配列されてい
る。６４個の入出力データバッファ３ａ−１〜３ａ−６
４および６４個の周辺回路電源ドライバ３４ａ−１〜３
４ａ−６４は６４対のＤＱ０，／ＤＱ０〜ＤＱ６３，／
ＤＱ６３対に対応して設けられており、６４対のＤＱ
０，／ＤＱ０〜ＤＱ６３，／ＤＱ６３対は４対毎に各３
２キロビットサブメモリアレイブロックに設けられてい
るので、入出力データバッファ３ａ−１〜３ａ−６４お
よび周辺回路電源ドライバ３４ａ−１〜３４ａ−６４の
ピッチは３２キロビットサブメモリアレイブロックのロ
ウ方向のピッチの１／４である。したがって、図３４に
示されるように、６４個の入出力データバッファ３ａ−
１〜３ａ−６４および６４個の周辺回路電源ドライバ３
４ａ−１〜３４ａ−６４のロウ方向の配列個数を３２キ
ロビットサブメモリアレイブロックのロウ方向の配列個
数の４倍とすることができ、多ビット出力に適したもの
となる。
【０２１９】図３５に、入出力データバッファの具体的
な構成例が示されている。入出力データバッファは読み
出しバッファ１１１と書き込みバッファ１１２とからな
っている。読み出しバッファ１１１は読み出し制御信号
ＲＤＥＮによって制御され、ＤＱ線対例えばＤＱ０、／
ＤＱ０上のデータをＩ／Ｏ部に出力する。書き込みバッ
ファ１１１は制御信号ＷＴＥＮによって制御され、Ｉ／
Ｏ部に入力される書き込みデータをＤＱ線対ＤＱ０、／
ＤＱ０に出力する。
【０２２０】図３６は、図２２のメモリマクロのフロア
プランにおける、図３４と同様の図を示している。すな
わち、図３６は、図２１のメモリマクロのフロアプラン
における入出力データバッファブロック３ａおよび周辺
回路電源ドライバブロック３４ａの構成を詳細に示して
いる。図示されてはいないが、入出力データバッファブ
ロック３ｂおよび周辺回路電源ドライバブロック３４ｂ
の構成も同じである。
【０２２１】図３６に示されるように、入出力データバ
ッファブロック３ａは、ロウ方向に隣接して配置された
３２個の入出力データバッファ３ａ−１〜３ａ−３２か
らなっている。３２個の入出力データバッファ３ａ−１
〜３ａ−３２は３２対のＤＱ線対ＤＱ０，／ＤＱ０〜Ｄ
Ｑ３１，／ＤＱ３１に対応して設けられている。
【０２２２】図３４に示す入出力データバッファブロッ
クにおけるのと同様に、例えば、ＤＱ線対ＤＱ０、／Ｄ
Ｑ０対、ＤＱ線対ＤＱ１、／ＤＱ１対、ＤＱ２、／ＤＱ
２対、…に対応してそれぞれ入出力データバッファ３ａ
−１、３ａ−２、３ａ−３、…が配置されている。
【０２２３】周辺回路電源ドライバブロック３４ａは入
出力データバッファ３ａに隣接して設けられている。す
なわち、互いに隣接してロウ方向に配置された３２個の
入出力データバッファ３ａ−１〜３ａ−３２に隣接しか
つ対応して、３２個の周辺回路電源ドライバ３４ａ−１
〜３４ａ−３２がロウ方向に隣接して配置されている。
例えば、入出力データバッファ３ａ−１、３ａ−２、３
ａ−３、…に対応してそれぞれ周辺回路電源ドライバ３
４ａ−１、３４ａ−２、３４ａ−３、…が配置されてい
る。入出力データバッファブロック３ｂおよび周辺回路
電源ドライバブロック３４ｂの構成も同じであるので、
簡単に説明する。
【０２２４】すなわち、入出力データバッファブロック
３ｂは、入出力データバッファブロック３ａと同様に、
ロウ方向に隣接して配置された３２個の入出力データバ
ッファからなっている。周辺回路電源ドライバ３４ｂも
ロウ方向に隣接して配置された３２個の周辺回路電源ド
ライバからなっている。そして、周辺回路電源ドライバ
３４ｂが入出力データバッファ３ｂに対応して配置され
ている。すなわち、周辺回路電源ドライバ３４ｂの３２
個の周辺回路電源ドライバが入出力データバッファブロ
ック３ｂの３２個の入出力データバッファに対応して配
置されている。
【０２２５】また、３２個の入出力端子Ｉ／Ｏ０〜Ｉ／
Ｏ３１が３２個の入出力データバッファ３ａ−１〜３ａ
−３２に対応して設けられており、３２個の入出力デー
タバッファ３ａ−１〜３ａ−３２がそれぞれ３２個の入
出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３１に接続されている。
【０２２６】図３６に示すフロアプランでは、また、３
２個の入出力データバッファ３ａ−１〜３ａ−３２と３
２個の周辺回路電源ドライバ３４ａ−１〜３４ａ−３２
とがロウ方向に互いに概略等しいピッチで配列されてい
る。３２個の入出力データバッファ３ａ−１〜３ａ−３
２および３２個の周辺回路電源ドライバ３４ａ−１〜３
４ａ−３２は３２対のＤＱ０，／ＤＱ０対〜ＤＱ３１，
／ＤＱ３１に対応して設けられており、３２対のＤＱ
０，／ＤＱ０対〜ＤＱ３１，／ＤＱ３１は４対毎に各３
２キロビットサブメモリアレイブロックに設けられてい
るので、入出力データバッファ３ａ−１〜３ａ−３２お
よび周辺回路電源ドライバ３４ａ−１〜３４ａ−３２の
ピッチは３２キロビットサブメモリアレイブロックのロ
ウ方向のピッチの１／４である。
【０２２７】図３４の入出力データバッファブロックが
６４個の入出力データバッファ３ａ−１〜３ａ−６４お
よび６４個の周辺回路電源ドライバ３４ａ−１〜３４ａ
−６４からなる構成であるのに対し、図３６の入出力デ
ータバッファブロックは３２個の入出力データバッファ
ブロック３ａ−１〜３ａ−３２および３２個の周辺回路
電源ドライバ３４ａ−１〜３４ａ−３２からなる構成と
なっている。この点を除き、図３６のフロアプランの構
成は図３４のフロアプランの構成と同様である。
【０２２８】図３７は、図３４の入出力データバッファ
ブロックの変形例の構成を示す図である。すなわち本例
では、入出力データバッファ３ａ−１〜３ａ−６４のピ
ッチは図３４に示す例と変わらないが、周辺回路電源ド
ライバのピッチが入出力データバッファ３ａ−１〜３ａ
−６４のピッチの８倍になっており、周辺回路電源ドラ
イバブロック３４ａは８個の周辺回路電源ドライバ３４
ａ−１〜３４ａ−８から構成されている。すなわち、周
辺回路電源ドライバ３４ａ−１〜３４ａ−８のピッチが
３２キロビットサブメモリアレイブロック１０１−１〜
１０１−８のピッチの２倍と等しくなっている。
【０２２９】なお、図３４における場合と同様に、６４
個の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ６３が６４個の入出力
データバッファ３ａ−１〜３ａ−６４に対応して設けら
れており、６４個の入出力データバッファ３ａ−１〜３
ａ−６４がそれぞれ６４個の入出力端子Ｉ／Ｏ０〜Ｉ／
Ｏ６４に接続されている。
【０２３０】図３８は、図３６の入出力入出力データバ
ッファブロックの変形例の構成を示す図である。すなわ
ち本例では、入出力データバッファ３ａ−１〜３ａ−３
２のピッチは図３６に示す例と変わらないが、周辺回路
電源ドライバのピッチが入出力データバッファ３ａ−１
〜３ａ−３２のピッチの８倍になっており、周辺回路電
源ドライバブロック３４ａは４個の周辺回路電源ドライ
バ３４ａ−１〜３４ａ−４から構成されている。すなわ
ち、周辺回路電源ドライバ３４ａ−１〜３４ａ−４のピ
ッチが３２キロビットサブメモリアレイブロック１０１
−１〜１０１−４のピッチの２倍と等しくなっている。
【０２３１】なお、図３６における場合と同様に、３２
個の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３１が３２個の入出力
データバッファ３ａ−１〜３ａ−３２に対応して設けら
れており、３２個の入出力データバッファ３ａ−１〜３
ａ−３２がそれぞれ３２個の入出力端子Ｉ／Ｏ０〜Ｉ／
Ｏ３１に接続されている。
【０２３２】多ビット出力のＤＲＡＭマクロにおいて入
出力データバッファ部および周辺回路電源ドライバでの
消費電流は非常に大きく、ＤＲＡＭマクロにおいて消費
される電流の５０％以上が入出力データバッファ部およ
び周辺回路電源ドライバで消費される。上記構成では、
入出力データバッファおよび周辺回路電源ドライバがＤ
Ｑ線対毎に配置される手法がとられているので、ＤＱ線
対の対数に応じて、設けられるＩ／Ｏ入出力データバッ
ファおよび周辺回路電源ドライバの個数が変えられるた
め、入出力データバッファ部での無駄な電流消費とチッ
プサイズの増大が避けられる。それは、ＤＱ線対の対数
に応じて、設けられるＩ／Ｏ入出力データバッファおよ
び周辺回路電源ドライバの個数が変えられることによ
り、Ｉ／Ｏ入出力データバッファおよび周辺回路電源ド
ライバでのトランジスタサイズの合計値を必要な最小値
に設定することができるからである。上記構成によれば
また、Ｉ／Ｏ数が少なく消費電流が小さい場合において
周辺回路電源ドライバのトランジスタサイズの必要面積
が小さくなる。上記構成によればさらに、周辺回路電源
ドライバが、電流を多く消費する入出力データバッファ
に隣接して配置されているため、入出力データバッファ
と周辺回路電源ドライバとの間の電源バス抵抗により生
じる入出力データバッファ電源の電位降下が小さくな
る。図３９は、本発明に関わるメモリマクロの設計フロ
チャートを示しているものである。
【０２３３】まず、メモリマクロを構成するための基本
要素となるブロックを設計する。ここで設計するブロッ
クには、直流電位生成ブロック、メモリアレイブロック
（Ｋビット）、入出力データバッファブロック、メモリ
アレイ電源ドライバブロック、制御ブロック及び電源線
ブロックが含まれる。制御ブロックの設計に当たって
は、上述のように、メモリマクロの最大容量に基づい
て、ブロック選択用ロウアドレス信号を入力するアドレ
スバッファ数を決定する。
【０２３４】次に、これから設計するメモリマクロの仕
様（記憶容量、ロウ数、カラム数、Ｉ／Ｏ数など）につ
いて確認する。すなわち、これから設計しようとするメ
モリマクロの仕様（記憶容量、ロウ数、カラム数、Ｉ／
Ｏ数など）の確認をする。すなわち、記憶容量、ロウ
数、カラム数、Ｉ／Ｏ数について、例えば、記憶容量＝
ロウ数ｘカラム数ｘＩ／Ｏ数なる式が成立するか否かを
調べ、成立することを確認する。成立が確認された場合
には、仕様で定められたそれら記憶容量、ロウ数、カラ
ム数、Ｉ／Ｏ数などを入力する。ついで、サブメモリア
レイブロック当たりのＤＱ線対数ＱとＩ／Ｏ数Ｒに基づ
いてサブメモリアレイブロック数Ｐ＝（Ｒ／Ｑ）を計算
する。また、入出力データバッファ数をＰに等しく設定
する。ついで、メモリマクロの記憶容量（又は、ロウ
数、カラム数）Ｎ及びサブメモリアレイブロックの記憶
容量ＭおよびＰに基づいてメモリアレイブロック数Ｌ＝
Ｎ（ＭｘＰ）を計算する。これらが決定したら、ＣＡＤ
処理により、自動的にサブメモリアレイブロックおよび
入出力データバッファを組み合わせて仕様に合致したメ
モリアレイブロックおよび入出力データバッファブロッ
クを形成しメモリマクロを構成する。同時に、制御ブロ
ック内のブロックアドレス用スイッチの切り換えを、メ
モリアレイブロック数Ｌに基づいてＣＡＤ処理により自
動的に行う。
【０２３５】以上より、メモリマクロの設計が終了す
る。この後、ゲートアレイ又はスタンダードセルにより
構成されたロジック部とメモリマクロを組み合わせ、ロ
ジック混載メモリの設計が完了する。
【０２３６】このような設計手法によれば、メモリマク
ロの仕様が決まると、ＣＡＤ処理により自動的にサブメ
モリアレイブロックを所定数、および好ましくはさら
に、入出力データバッファ、周辺回路基準ドライバを所
定数組み合わせてメモリマクロを構成する。同時に、制
御ブロック内のブロックアドレス用スイッチの切り換え
を、メモリアレイブロック数Ｌに基づいてＣＡＤ処理に
より自動的に行う。従って、短い設計期間でかつ面積オ
ーバーヘッドの少ないメモリマクロを提供することがで
きる。
【０２３７】
【発明の効果】以上、説明したように、本発明のロジッ
ク混載メモリによれば、次のような効果を奏する。
【０２３８】ＣＡＤ処理により、Ｍビットのサブメモリ
アレイブロックをＰｘＬ個組み合わせるだけで、Ｍ×Ｌ
ビットのメモリマクロを設計することができる。しか
も、センスアンプ・カラムスイッチは、その両端に存在
する二つのメモリセルアレイに共有されているため、メ
モリマクロの記憶容量が大きくなっても、面積オーバー
ヘッドが少ない。また、ＤＱ線対及び入出力データバッ
ファブロックを複数のメモリアレイブロックに共通に設
けることも、メモリマクロの面積縮小に貢献する。
【０２３９】また、記憶容量増減の最小単位となるメモ
リアレイブロック毎に、メモリアレイ電源ドライバを配
置するようにしているため、記憶容量が小さい場合に過
剰なサイズのメモリアレイ電源ドライバが存在するとい
う事態を回避することができる。また、異なる記憶容量
のメモリマクロを実現するに当たっては、ＣＡＤ処理に
よりスイッチを切り換えて、ブロック選択用アドレス信
号の数を調節するだけでよい。
【０２４０】さらに、人手設計によりサブメモリアレイ
ブロックを用意しておき、必要な記憶容量に応じた数の
サブメモリアレイブロックのレイアウトをＣＡＤ操作に
より自動処理することにより、人手による複雑な設計変
更を必要とすることなく短時間で仕様に応じたメモリマ
クロを実現することができる。
【０２４１】また、基本単位の入出力データバッファを
用意しておき、必要な記憶容量に応じた数の入出力デー
タバッファサブロックのレイアウトをＣＡＤ操作により
自動処理することにより、人手による複雑な設計変更を
必要とすることなくＩ／Ｏ数の入出力データバッファブ
ロックを容易に実現することができる。
【０２４２】しかも、入出力データバッファブロックに
並置しかつ入出力データバッファブロックの ロウ方向
の幅に合わせた周辺回路電源ドライバを、基本単位の周
辺回路電源ドライバを用意しておき、必要な数の周辺回
路電源ドライバを用いて、ＣＡＤ操作により自動処理す
ることにより、人手による複雑な設計変更を必要とする
ことなく容易に実現することができる。
【０２４３】以上より、メモリマクロの仕様に変更があ
っても、人手による設計変更を必要とすることなく、Ｃ
ＡＤ操作による自動設計により面積オーバーヘッドの少
ないメモリマクロを短い設計期間で供給することが可能
となる。すなわち、複雑で長期の設計期間を必要とする
基本設計を人手により行い、かつメモリマクロの仕様の
変更に対しては基本設計を用いてＣＡＤ操作により容易
に自動処理することにより、短期間で面積オーバーヘッ
ドの少ないメモリマクロを実現することができる。
【図面の簡単な説明】
【図１】ロジック混載メモリのフロアプランの一例を示
す図。
【図２】本発明の第１の実施形態のメモリマクロのフロ
アプランを示す図。
【図３】図２のメモリアレイブロックのフロアプランを
示す図。
【図４】図２のメモリアレイブロックのフロアプランを
示す図。
【図５】図３のメモリアレイブロック内の構成を示す
図。
【図６】図４のメモリアレイブロック内の構成を示す
図。
【図７】共通センスアンプ方式のセンスアンプ・カラム
スイッチの構成を示す図。
【図８】図２の直流電位生成ブロック内の構成を示す
図。
【図９】図２のメモリアレイ電源ドライバブロック内の
構成を示す図。
【図１０】図２の入出力データバッファブロック内の構
成を示す図。
【図１１】図２の制御ブロック内の構成を示す図。
【図１２】図２の制御ブロック内の構成を示す図。
【図１３】（ａ）、（ｂ）、（ｃ）、（ｄ）はそれぞれ
図１１及び図１２のスイッチの切り換え手法について示
す図。
【図１４】図２の電源線ブロック内の構成を示す図。
【図１５】図３及び図４のメモリアレイブロック制御部
内の構成を示す図。
【図１６】４メガビットメモリマクロのフロアプランの
一例を示す図。
【図１７】１メガビットメモリマクロのフロアプランの
一例を示す図。
【図１８】メモリマクロの設計フロチャート。
【図１９】本発明の第２の実施形態のメモリマクロのフ
ロアプランを示す図。
【図２０】図１９のメモリアレイブロックのフロアプラ
ンを示す図。
【図２１】本発明の第３の実施形態の４メガビットのメ
モリマクロのフロアプランを示す図。
【図２２】図２１と同様の図であって、２メガビットの
メモリマクロのフロアプランを示す図。
【図２３】図２１のメモリアレイブロックのフロアプラ
ンを示す図。
【図２４】図２３と同様の図であって、図２２のメモリ
アレイブロックのフロアプランを示す図。
【図２５】図２３、２４のメモリアレイブロックのサブ
メモリアレイブロックの構成の一部を概略的に示す図。
【図２６】図２３、２４のメモリアレイブロックのサブ
メモリアレイブロックの構成の他の一部を概略的に示す
図。
【図２７】図２３に概略的に示したサブメモリアレイブ
ロックの一部の構成を詳細に示す図であって、特に、サ
ブメモリアレイブロックの一部の構成を詳細に示す図。
【図２８】図２３に概略的に示したサブメモリアレイブ
ロックの一部の構成を詳細に示す図であって、特に、サ
ブメモリアレイブロックの一部の構成を詳細に示す図。
【図２９】図２４に概略的に示したメモリアレイブロッ
クの一部の構成を詳細に示す図であって、特に、サブメ
モリアレイブロックの一部の構成を詳細に示す図。
【図３０】図２４に概略的に示したメモリアレイブロッ
クの一部の構成を詳細に示す図であって、特に、サブメ
モリアレイブロックの一部の構成を詳細に示す図。
【図３１】図２１、２２のメモリのフロアプランにおけ
る制御ブロック・直流電位生成ブロック内の構成を概略
的に示す図。
【図３２】図２１、２２のメモリのフロアプランにおけ
る制御・直流電位生成ブロック内の制御ブロックの構成
を詳細に示す図。
【図３３】図２１、２２のメモリのフロアプランにおけ
る制御・直流電位生成ブロック内の直流電位生成ブロッ
クの構成を詳細に示す図。
【図３４】図２１のメモリマクロのフロアプランにおけ
る入出力データバッファブロックおよび周辺回路電源ド
ライバブロックの構成を詳細に示す図。
【図３５】入出力データバッファの具体的な構成を示す
図。
【図３６】図２２のメモリマクロのフロアプランにおけ
る入出力データバッファブロックおよび周辺回路電源ド
ライバブロックの構成を詳細に示す図。
【図３７】図２１のメモリマクロのフロアプランにおけ
る入出力データバッファブロックおよび周辺回路電源ド
ライバブロックの他の構成を詳細に示す図。
【図３８】図２２のメモリマクロのフロアプランにおけ
る入出力データバッファブロックおよび周辺回路電源ド
ライバブロックの他の構成を詳細に示す図。
【図３９】メモリマクロの設計フロチャート。
【図４０】ロジック混載メモリのフロアプランの一例を
示す図。
【図４１】ロジック混載メモリのフロアプランの一例を
示す図。
【図４２】従来のメモリマクロのフロアプランの一例を
示す図。
【図４３】図４２のメモリアレイブロック内の構成を示
す図。
【図４４】従来のメモリマクロのフロアプランの一例を
示す図。
【図４５】従来のメモリマクロのフロアプランの一例を
示す図。
【符号の説明】
１−１，１−２，…１−Ｌ ：メモリアレイブ
ロック、 １−１ａ，１−１ｂ、１−２ａ，１−２ｂ：メモリアレ
イブロック、 ２ ：直流電位生成ブ
ロック、 ３、３ａ、３ｂ ：入出力データバ
ッファブロック、 ３ａ−１〜３ａ−６４ ：入出力データバ
ッファ、 ４−１，４−２，…４−Ｌ ：メモリアレイ電
源ドライバブロック、 ５ ：制御ブロック、 ６ａ−１〜６ａ−Ｌ，６ｂ−１〜６ｂ−Ｌ：電源線ブロ
ック、 ７ａ，７ｂ ：電源線ブロッ
ク、 ８ａ，８ｂ ：電源線ブロッ
ク、 ９ａ ：テストブロッ
ク、 ９ｂ ：配線ブロック、 １０ ：チップ、 １１ ：ロジック部、 １２ ：メモリマク
ロ、 １３ ：入出力部（Ｉ
／Ｏ部）、 １４ａ，１４ｂ ：機能ブロッ
ク、 １５ａ〜１５ｄ，１６ａ〜１６ｄ ：サブメモリマ
クロ、 １７ ：制御部マク
ロ、 １８ ：配線部、 １９ ：配線ブロッ
ク、 ２０ ：メモリセルア
レイ、 ２１ ：センスアン
プ、 ２２ ：ロウデコー
ダ、 ２３ ：カラムデコー
ダ、 ２４ ：入出力データ
バッファ、 ２５ ：ロウアドレス
バッファ、 ２６ ：カラムアドレ
スバッファ、 ２７ ：ロウ系制御回
路、 ２８ ：カラム系制御
回路、 ２９ ：基板電位発生
回路、 ３０ ：ワード線電位
発生回路、 ３１ ：ビット線電位
発生回路、 ３２ ：Ｓ／Ａドライ
バ基準電位発生回路、 ３３ ：周辺回路電源
ドライバ基準電位発生回路、 ３４ａ ：周辺回路電源
ドライバブロック、 ３４ａ−１〜３４ａ−６４ ：周辺回路電源
ドライバ、 ５０ａ〜５０ｄ ：メモリアレイ
ブロック制御部、 ５１−１、５１−２ ：メモリセルア
レイ、 ５２−１〜５２−３ ：センスアンプ
・カラムスイッチ、 ６１ ：センスアン
プ、 ６２ ：カラムスイッ
チ、 ６３−１，６３−２ ：イコライザ、 ６４−１，６４−２ ：セルアレイ選
択ゲート、 ７１ ：／ＲＡＳバッ
ファ、 ７２−０〜７２−８，７３，７４ ：ロウアドレス
バッファ、 ７５ ：／ＣＡＳバッ
ファ、 ７６−０〜７６−３ ：カラムアドレ
スバッファ、 ７７ ：／ＷＥバッフ
ァ、 ７８ ：入出力データ
バッファ制御回路、 ８０ａ ：メタル層 ８０ｂ ：コンタクト層 ８１ ：ロウデコー
ダ、 ８２ ：ワード線ドラ
イバ、 ８３ ：アンド回路、 ８４ ：ロウ系制御回
路、 ８５ ：センスアンプ
・イコライズ制御回路、 ８６ ：センスアンプ
ドライバ、 ８７ ：カラムデコー
ダ、 ９１、９２ ：センスアン
プ、 １０１−１〜１０１−３２ ：サブメモリア
レイブロック １０２−１ ：サブメモリア
レイブロック １５１−１、１５１−２ ：サブメモリセ
ルアレイ、 １５２−１〜１５２−３ ：センスアンプ
・カラムスイッチ、 ５０２ ：制御・直流電
位生成ブロック ＤＱ０、／ＤＱ０〜ＤＱ１２７、／ＤＱ１２７：ＤＱ線
対 ＳＷ１〜ＳＷ６ ：スイッチ。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４６１

Claims (45)

    【特許請求の範囲】
  1. 【請求項１】 メモリマクロとロジック部がワンチップ
    に集積されたロジック混載メモリにおいて、前記メモリ
    マクロは、前記ロジック部から入力された外部アドレス
    信号をバッファリングして内部アドレス信号を生成する
    手段を有する制御ブロックと、行列状に配置された各々
    Ｎビットの記憶容量の複数のメモリセルアレイ、前記メ
    モリセルアレイに接続されメモリセルのデータを増幅す
    るセンスアンプ、前記制御ブロックの内部アドレス信号
    生成手段によって生成された内部アドレス信号を受け内
    部アドレス信号によって指定される行列上の位置のメモ
    リセルを選択するデコーダ、およびデータ線を有する少
    なくとも１つのメモリアレイブロックと、前記少なくと
    も１つのメモリアレイブロックの前記デコーダにより選
    択されたメモリセルのデータを前記データ線を介して受
    けて前記ロジック部に出力する入出力データバッファブ
    ロックとを具備し、それにより前記メモリマクロがＮビ
    ットの整数倍の記憶容量を有することを特徴とするロジ
    ック混載メモリ。
  2. 【請求項２】 前記少なくとも１つのメモリアレイブロ
    ックはカラム方向に複数互いに隣接して配置されてお
    り、前記データ線は前記複数のメモリアレイブロックの
    前記メモリセルアレイ上をカラム方向に設けられてお
    り、前記複数のメモリアレイブロックは前記データ線を
    共有することを特徴とする請求項１記載のロジック混載
    メモリ。
  3. 【請求項３】 前記少なくとも１つのメモリアレイブロ
    ックはカラム方向に複数互いに隣接して配置されてお
    り、前記複数のメモリアレイブロックの互いに隣接する
    少なくとも１対のメモリアレイブロックは前記センスア
    ンプを共有することを特徴とする請求項１又は２記載の
    ロジック混載メモリ。
  4. 【請求項４】 前記制御ブロックの前記内部アドレス信
    号生成手段は複数のアドレスバッファを具備し、前記制
    御ブロックはさらに前記外部アドレス信号と前記内部ア
    ドレス信号との対応関係を前記メモリアレイブロックの
    アドレス割付けに合致させるため前記外部アドレス信号
    と前記複数のアドレスバッファとの間に対応して設けら
    れた複数のスイッチを具備することを特徴とする請求項
    １乃至３のいずれかに記載のロジック混載メモリ。
  5. 【請求項５】 前記制御ブロックの前記内部アドレス信
    号生成手段は複数のアドレスバッファを具備し、前記制
    御ブロックはさらに前記外部アドレス信号と前記内部ア
    ドレス信号との対応関係を前記メモリアレイブロックの
    アドレス割付けに合致させるため所望の個数のアドレス
    バッファを活性化するように前記外部アドレス信号と前
    記複数のアドレスバッファとの間に対応して設けられた
    複数のスイッチを具備することを特徴とする請求項１乃
    至３のいずれかに記載のロジック混載メモリ。
  6. 【請求項６】 前記メモリマクロは前記メモリアレイブ
    ロックの個数に応じた個数のメモリアレイ電源ドライバ
    ブロックをさらに具備し、メモリアレイ電源ドライバブ
    ロックは外部電源電圧を受けてメモリアレイを動作させ
    る内部電源電圧を生成する手段を具備することを特徴と
    する請求項１乃至５のいずれかに記載のロジック混載メ
    モリ。
  7. 【請求項７】 前記メモリアレイブロックは外部電源電
    圧を受けて前記メモリセルアレイを動作させる内部電源
    電圧を生成する手段を具備することを特徴とする請求項
    １乃至５のいずれかに記載のロジック混載メモリ。
  8. 【請求項８】 前記メモリアレイ電源ドライバブロック
    は外部電源電圧を受けてメモリアレイを動作させる内部
    電源電圧を生成する電源降圧トランジスタを具備するこ
    とを特徴とする請求項６記載のロジック混載メモリ。
  9. 【請求項９】 前記メモリアレイブロックは外部電源電
    圧を受けてメモリアレイを動作させる内部電源電圧を生
    成する電源降圧トランジスタを具備することを特徴とす
    る請求項７記載のロジック混載メモリ。
  10. 【請求項１０】 前記メモリマクロは外部電源電圧を受
    けて、前記メモリアレイブロック、前記入出力データバ
    ッファブロック、および前記制御ブロックに供給する直
    流電源電位を生成する電源電位生成ブロックを備えるこ
    とを特徴とする請求項１乃至３及び６のいずれかに記載
    のロジック混載メモリ。
  11. 【請求項１１】 前記複数のメモリアレイブロックのロ
    ウ方向の端部に隣接して配置され、電源線を含む電源線
    ブロックをさらに具備することを特徴とする請求項１乃
    至３及び６のいずれかに記載のロジック混載メモリ。
  12. 【請求項１２】 前記複数のスイッチは前記対応関係に
    応じて選択的に接続されることを特徴とする請求項４又
    は５に記載のロジック混載メモリ。
  13. 【請求項１３】 前記スイッチは、メタル配線層からな
    り、前記対応関係に応じて選択的に切断されることを特
    徴とする請求項１２記載のロジック混載メモリ。
  14. 【請求項１４】 前記スイッチは、コンタクト配線層か
    らなり、前記対応関係に応じて選択的に形成されること
    を特徴とする請求項１２記載のロジック混載メモリ。
  15. 【請求項１５】 前記メモリセルアレイは行列状に配置
    されたＤＲＡＭから構成されることを特徴とする請求項
    １乃至１４のいずれかに記載のロジック混載メモリ。
  16. 【請求項１６】 前記複数のメモリアレイブロックは、
    ロウデコーダ、カラムデコーダ及び前記センスアンプを
    動作させるドライバを含むメモリアレイブロック制御部
    と、少なくとも前記メモリアレイブロック制御部の ロ
    ウ方向の一端に配置される少なくとも１つのメモリセル
    アレイとを備えていることを特徴とする請求項１又は２
    記載のロジック混載メモリ。
  17. 【請求項１７】 メモリマクロとロジック部がワンチッ
    プに集積されたロジック混載メモリにおいて、前記メモ
    リマクロは制御ブロックと少なくとも１つのメモリアレ
    イブロックと複数の入出力データバッファブロックとか
    ら成り、前記制御ブロックは前記ロジック部から入力さ
    れた外部アドレス信号をバッファリングして内部アドレ
    ス信号を生成する手段を具備し、前記少なくとも１つの
    メモリアレイブロックは行列状に配置されたＭビットの
    メモリセルアレイよりなるサブメモリセルアレイブロッ
    クがロウ方向にＰ個配置され、前記制御ブロックの内部
    アドレス信号生成手段によって生成された内部アドレス
    信号を受け内部アドレス信号によって指定される行列上
    の位置のメモリセルを選択するデコーダを具備し、前記
    サブメモリアレイブロックはさらに前記メモリセルに接
    続されメモリセルのデータを増幅するセンスアンプと前
    記メモリセルアレイの選択された列のデータを読み出す
    ためのＱビット幅のデータ線を具備し、前記複数の入出
    力データバッファブロックの各々は前記少なくとも１つ
    のメモリアレイブロックの前記デコーダにより選択され
    たメモリセルのデータを前記データ線を介して受けて増
    幅し前記ロジック部に出力する手段を具備し、それによ
    り前記メモリマクロがＭｘＰビットの整数倍の記憶容量
    とＱｘＰビットの入出力数を有することを特徴とするロ
    ジック混載メモリ。
  18. 【請求項１８】 前記複数のメモリアレイブロックの各
    々は外部電源電圧を受けて前記センスアンプの内部電源
    電圧を生成する電源降圧トランジスタを具備することを
    特徴とする請求項１７記載のロジック混載メモリ。
  19. 【請求項１９】 前記少なくとも１つのメモリアレイブ
    ロックはカラム方向に複数隣接して配置されており、前
    記データ線は前記複数のメモリアレイブロックの前記メ
    モリセルアレイ上をカラム方向に設けられており、前記
    複数のメモリアレイブロックは前記データ線を共有する
    ことを特徴とする請求項１７又は１８記載のロジック混
    載メモリ。
  20. 【請求項２０】 前記少なくとも１つのメモリアレイブ
    ロックはカラム方向に複数隣接して配置されており、前
    記複数のメモリアレイブロックの互いに隣接する少なく
    とも１対のメモリアレイブロックは前記センスアンプを
    共有することを特徴とする請求項１７又１８記載のロジ
    ック混載メモリ。
  21. 【請求項２１】 前記制御ブロックの前記内部アドレス
    信号生成手段は複数のアドレスバッファを具備し、前記
    制御ブロックはさらに前記外部アドレス信号と前記内部
    アドレス信号との対応関係を前記メモリアレイブロック
    のアドレス割付けに合致させるため前記外部アドレス信
    号と前記複数のアドレスバッファとの間に対応して設け
    られた複数のスイッチを具備することを特徴とする請求
    項１７乃至１９のいずれかに記載のロジック混載メモ
    リ。
  22. 【請求項２２】 前記複数のスイッチは前記対応関係に
    応じて選択的に接続されることを特徴とする請求項２１
    に記載のロジック混載メモリ。
  23. 【請求項２３】 前記スイッチは、メタル配線層からな
    り、前記対応関係に応じて選択的に切断されることを特
    徴とする請求項２２記載のロジック混載メモリ。
  24. 【請求項２４】 前記スイッチは、コンタクト配線層か
    らなり、前記対応関係に応じて選択的に形成されること
    を特徴とする請求項２２記載のロジック混載メモリ。
  25. 【請求項２５】 前記メモリマクロは前記メモリアレイ
    ブロックの個数に応じた個数のメモリアレイ電源ドライ
    バブロックをさらに具備し、メモリアレイ電源ドライバ
    ブロックは外部電源電圧を受けてメモリアレイを動作さ
    せる内部電源電圧を生成する手段を具備することを特徴
    とする請求項１７乃至２１のいずれかに記載のロジック
    混載メモリ。
  26. 【請求項２６】 前記メモリアレイブロックは外部電源
    電圧を受けて前記メモリセルアレイを動作させる内部電
    源電圧を生成する手段を具備することを特徴とする請求
    項１７乃至２５のいずれかに記載のロジック混載メモ
    リ。
  27. 【請求項２７】 前記メモリアレイ電源ドライバブロッ
    クは外部電源電圧を受けてメモリアレイを動作させる内
    部電源電圧を生成する電源降圧トランジスタを具備する
    ことを特徴とする請求項２６記載のロジック混載メモ
    リ。
  28. 【請求項２８】 前記メモリアレイブロックは外部電源
    電圧を受けてメモリアレイを動作させる内部電源電圧を
    生成する電源降圧トランジスタを具備することを特徴と
    する請求項２７記載のロジック混載メモリ。
  29. 【請求項２９】 前記メモリセルアレイは行列状に配置
    されたＤＲＡＭから構成されることを特徴とする請求項
    １７乃至２８のいずれかに記載のロジック混載メモリ。
  30. 【請求項３０】 メモリマクロとロジック部がワンチッ
    プに集積されたロジック混載メモリの設計手法におい
    て、前記メモリマクロは、前記ロジック部から入力され
    た外部アドレス信号をバッファリングして内部アドレス
    信号を生成する手段を有する制御ブロックと、行列状に
    配置された各々Ｎビットの記憶容量の複数のメモリセル
    アレイ、前記メモリセルアレイに接続されメモリセルの
    データを増幅するセンスアンプ、前記制御ブロックの内
    部アドレス信号生成手段によって生成された内部アドレ
    ス信号を受け内部アドレス信号によって指定される行列
    上の位置のメモリセルを選択するデコーダ、およびデー
    タ線を有する少なくとも１つのメモリアレイブロック
    と、前記少なくとも１つのメモリアレイブロックの前記
    デコーダにより選択されたメモリセルのデータを前記デ
    ータ線を介して受けて前記ロジック部に出力する入出力
    データバッファブロックとを具備し、前記メモリマクロ
    の仕様を満たす前記メモリアレイブロックの数Ｌ（Ｌは
    自然数）を決定する工程と、決定されたＬ個の前記メモ
    リアレイブロックを前記入出力データバッファブロック
    及び前記制御ブロックに隣接して配置するレイアウトデ
    ータをプログラムにしたがって自動処理により作成する
    工程とを含み、それにより前記メモリマクロがＮｘＬビ
    ットの記憶容量を有することを特徴とするロジック混載
    メモリの設計手法。
  31. 【請求項３１】 前記少なくとも１つのメモリアレイブ
    ロックはカラム方向に複数隣接して配置され、前記デー
    タ線は前記複数のメモリアレイブロックの前記メモリセ
    ルアレイ上をカラム方向に設けられ、前記複数のメモリ
    アレイブロックは前記データ線を共有することを特徴と
    する請求項３０記載のロジック混載メモリの設計手法。
  32. 【請求項３２】 前記制御ブロックの前記内部アドレス
    信号生成手段は複数のアドレスバッファを具備し、前記
    制御ブロックはさらに前記外部アドレス信号と前記複数
    のアドレスバッファとの間に対応して複数のスイッチを
    具備し、前記外部アドレス信号と前記内部アドレス信号
    との対応関係を前記メモリアレイブロックのアドレス割
    付けに合致させるため前記複数のスイッチを選択的に接
    続することを特徴とする請求項３０又は３１に記載のロ
    ジック混載メモリの設計手法。
  33. 【請求項３３】 前記制御ブロックの前記内部アドレス
    信号生成手段は複数のアドレスバッファを具備し、前記
    制御ブロックはさらに前記制御ブロックはさらに前記外
    部アドレス信号と前記複数のアドレスバッファとの間に
    対応して複数のスイッチを具備し、前記外部アドレス信
    号と前記内部アドレス信号との対応関係を前記メモリア
    レイブロックのアドレス割付けに合致させるため前記複
    数のスイッチを選択的に接続して所望の個数のアドレス
    バッファを活性化することを特徴とする請求項３０又は
    ３１に記載のロジック混載メモリの設計手法。
  34. 【請求項３４】 前記メモリマクロは前記メモリアレイ
    ブロックの個数に応じた個数のメモリアレイ電源ドライ
    バブロックをさらに具備し、メモリアレイ電源ドライバ
    ブロックは外部電源電圧を受けてメモリアレイを動作さ
    せる内部電源電圧を生成する手段を具備することを特徴
    とする請求項３０乃至３３のいずれかに記載のロジック
    混載メモリの設計手法。
  35. 【請求項３５】 前記メモリマクロは外部電源電圧を受
    けて、前記メモリアレイブロック、前記入出力データバ
    ッファブロック、および前記制御ブロックに供給する直
    流電源電位を生成する電源電位生成ブロックを備えるこ
    とを特徴とする請求項３０乃至３４のいずれかに記載の
    ロジック混載メモリの設計手法。
  36. 【請求項３６】 前記複数のメモリアレイブロックのロ
    ウ方向の端部に隣接して配置され、電源線を含む電源線
    ブロックをさらに具備することを特徴とする請求項３
    ０、３１、３４及び３５のいずれかに記載のロジック混
    載メモリの設計手法。
  37. 【請求項３７】 前記メモリセルアレイは行列状に配置
    されたＤＲＡＭから構成されることを特徴とする請求項
    ３０乃至３６のいずれかに記載のロジック混載メモリの
    設計手法。
  38. 【請求項３８】 前記メモリアレイブロックの数Ｌは前
    記メモリマクロのロウ数、コラム数、入出力データ数、
    総容量の仕様のうち少なくともｌつの仕様を基づいて決
    定されることを特徴とする請求項３０又は３１記載のロ
    ジック混載メモリの設計手法。
  39. 【請求項３９】 メモリマクロとロジック部がワンチッ
    プに集積されたロジック混載メモリにおいて、前記メモ
    リマクロは制御ブロックと少なくとも１つのメモリアレ
    イブロックと複数の入出力データバッファブロックとか
    ら成り、前記制御ブロックは前記ロジック部から入力さ
    れた外部アドレス信号をバッファリングして内部アドレ
    ス信号を生成する手段を具備し、前記少なくとも１つの
    メモリアレイブロックは行列状に配置されたＭビットの
    メモリセルアレイよりなるサブメモリセルアレイがロウ
    方向にＰ個配置され、前記制御ブロックの内部アドレス
    信号生成手段によって生成された内部アドレス信号を受
    け内部アドレス信号によって指定される行列上の位置の
    メモリセルを選択するデコーダとを具備し、前記サブメ
    モリアレイブロックはさらに前記メモリセルに接続され
    メモリセルのデータを増幅するセンスアンプと前記メモ
    リセルアレイの選択された列のデータを読み出すための
    Ｑビット幅のデータ線を具備し、前記複数の入出力デー
    タバッファブロックの各々は前記少なくとも１つのメモ
    リアレイブロックの前記デコーダにより選択されたメモ
    リセルのデータを前記データ線を介して受けて増幅し前
    記ロジック部に出力する手段を具備し、前記メモリマク
    ロの仕様を満たす前記サブメモリアレイブロックの数Ｐ
    と前記メモリアレイブロックの数Ｌと前記入出力データ
    バッファブロックの数とを決定する工程と、決定された
    数の前記メモリアレイブロックＰと前記入出力データバ
    ッファブロックとを前記制御ブロックに隣接して配置す
    るレイアウトデータをプログラムにしたがって自動処理
    により作成する工程とを含み、それにより前記メモリマ
    クロがＭｘＰｘＬビットの記憶容量とＱｘＰビットの入
    出力数を有することを特徴とするロジック混載メモリの
    設計手法。
  40. 【請求項４０】 前記複数の入出力データバッファブロ
    ックの各々は外部電源電圧を受けて前記センスアンプの
    内部電源電圧を生成する電源降圧トランジスタを具備す
    ることを特徴とする請求項３９記載のロジック混載メモ
    リの設計手法。
  41. 【請求項４１】 前記少なくとも１つのメモリアレイブ
    ロックはカラム方向に複数隣接して配置されており、前
    記データ線は前記複数のメモリアレイブロックの前記メ
    モリセルアレイ上をカラム方向に設けられており、前記
    複数のメモリアレイブロックは前記データ線を共有する
    ことを特徴とする請求項３９又は４０記載のロジック混
    載メモリの設計手法。
  42. 【請求項４２】 前記制御ブロックの前記内部アドレス
    信号生成手段は複数のアドレスバッファを具備し、前記
    制御ブロックはさらに前記外部アドレス信号と前記内部
    アドレス信号との対応関係を前記メモリアレイブロック
    のアドレス割付けに合致させるためのスイッチを具備す
    ることを特徴とする請求項３９乃至４１のいずれかに記
    載のロジック混載メモリの設計手法。
  43. 【請求項４３】 前記メモリマクロは前記メモリアレイ
    ブロックの個数に応じた個数のメモリアレイ電源ドライ
    バブロックをさらに具備し、メモリアレイ電源ドライバ
    ブロックは外部電源電圧を受けてメモリアレイを動作さ
    せる内部電源電圧を生成する手段を具備することを特徴
    とする請求項３９乃至４２のいずれかに記載のロジック
    混載メモリの設計手法。
  44. 【請求項４４】 前記メモリセルアレイは行列状に配置
    されたＤＲＡＭから構成されることを特徴とする請求項
    ３９乃至４３のいずれかに記載のロジック混載メモリの
    設計手法。
  45. 【請求項４５】 前記サブメモリアレイブロックの数Ｐ
    と前記入出力データバッファブロックの数は前記メモリ
    マクロのロウ数、コラム数、入出力データ数、総容量の
    仕様のうち少なくともｌつの仕様を基づいて決定される
    ことを特徴とする請求項３９又は４４記載のロジック混
    載メモリの設計手法。
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