TW418522B

TW418522B - Memory hybridized with logic circuit

Info

Publication number: TW418522B
Application number: TW087111882A
Authority: TW
Inventors: Shinji Miyano; Tomoaki Yabe
Original assignee: Toshiba Corp
Priority date: 1997-07-25
Filing date: 1998-07-21
Publication date: 2001-01-11
Also published as: JPH1196766A; KR19990014158A; US6256604B1; KR100276197B1; JP3597706B2

Description

好衆部中"^^^,-:^工消抡^<1'-^印*':^ 五、發明説明（1 ) [發明所屬之技術領域] 本發明係關於就記憶資料之記憶體和資料進行預定演算的邏輯集成在單晶片上的邏輯混成記憶體之記憶體宏塊之構成及設計手法。 [習知之技術] 圖4 0係顯示邏輯ί昆成記憶體之晶片上的佈局。晶片1 0 ’係由邏輯部1 1，記憶體部（以下，稱爲記憶體宏塊）1 2及輸出入部（以下，稱爲1/0部μ 3所佔據。記憶體宏塊1 2 ’係在設計具有作爲記憶體之功能的功能塊（ΙΡ: Intellectual Property智慧財產權）或是百萬單元（mega ceil) 之後，藉由將該功能塊或是百萬單元以原狀配置在晶片 1 0所形成* 在晶片1 0上，至少配置有一個記憶體宏塊1 2。如圖4 1 所示’在晶片1 0上’除了記憶體宏塊1 2之外，亦可配置 PLL電路等具有預定功能的功能塊（或是百萬單元）14a、 14b。在晶片1 〇之中，配置有記憶體宏塊ί 2及功能塊14a、 14b之區域以外的區域，係構成邏輯部ί ί，該邏輯部ί ί形成有用以執行預定演算的電路。邏輯部1 1，係依閘陣列或標準單元等的設計手法而設計者。記憶體宏塊1 2，係在記憶體宏塊ί 2由SRAM(靜態随機存取記憶體）所構成的情況，可藉由將記憶單元陣列利用 CAD處理自動配置成預定的列數及預定的行數之矩陣狀的自動設計手法來設計。 ___ ____________- 4，本紙張尺度適抝中围國家標準（CNS ) 見格（210X297公嫠） .> (請先閱讀背面之注意事項再填寫本頁)

A7 4 18522 五、發明説明（2 ) (請先閱讀背面之注意事項再填寫本頁) - I. I— I IV— 另一万面，記憶體宏塊i 2係由百萬位元（以下，稱爲i Mb)以上之记憶容量的DRAM(動態隨機存取記憶體）所構，的情況，由於DRAM之動作邊限與位元線或字線之寄生谷量有很大的關聯，所以在記憶體宏塊〗2之設計上無法採用上述之自動設計手法。因此’習知之記憶體宏塊1 2在由持有1Mb以上之記憶容量的DRAM所構成的情況，一般須由設計者以手設計之方式預先設计成爲記憶容量之最小單位的記憶體宏塊即所謂的Μ兄憶體宏塊’再藉由所謂按照邏輯混成記憶體之规格 (列數、行數、輸出入數（1/〇) '記憶容量等）以必要的數量組合副記憶體宏塊的設計手法來形成。若依該手法，則由於只要组合副記憶體宏塊就可形成記憶體宏塊，所以以很短的設計期間（ΤΑΤ :處理時間（Turn-Aroimd Time))就可設計記憶體宏塊。各個副記憶體宏塊，係以一個獨立dram 來動作者’例如，可將—個副記憶體宏塊以原狀當作普通的DRAM來製品化。圖4 2係顯示習知之記憶體宏塊之平面佈置圖的一例。琢記憶體宏塊1 2，各個例如係由具有2Mb記憶容量之 DRAM功能的四個副記憶體宏塊丨5a〜15d所構成。各個副記憶體宏塊由於具有2Mb記憶容量之DRAM功能，所以記憶體宏塊1 2 ’就成爲8(2 X L)Mb記憶容量之DRAM(L係指副記憶體宏塊之數，在此係舉L = 4之情況爲例）。圖4 3係顯示圖4 2所示之副記憶體宏塊1 5a的方塊圖° 在田彳兄憶體宏塊1 5a内，由於係以一個獨立的DRAM來動 — _____-5- 本紙&纽糾中細家蘇（。叫/\4規格（21。/ 297公楚7 A7 4 18522 五、發明説明（3 ) 作’所以包含有DRAM所必需的所有電路。換句話説，在副記憶體宏塊15a内’各自包含有記憶單元陣列2 〇、感測放大器2 1 '列解碼器2 2、行解碼器2 3、輸出入資料緩衝器2 4、列位址缓衝器2 5、行位址緩衝器2 6 '列系控制電路27、行系控制電路28、基板電位產生電路29、字線電位產生電路30、位元線電位產生電路31、感測放大器電源驅動器基準電位產生電路32、周邊電路電源電位產生電路3 3及感測放大器電源驅動器電晶體3 4。作爲其一例’外部電源VEXT约爲3.3V，基板電板VBB約爲-1V ’字線電位VPP約爲4.3V，位元線電位VBL約爲 1.3V，感測放大器電源電位Vaa約爲2.5V，阈邊電路電源電位VINT約爲2.8V。副記憶體宏塊15b〜I5d亦完全爲同樣構成。在组合複數個圖4 3所示之副記憶體宏塊15a，以構成一個記憶體宏塊的情況，各個副記憶體宏塊15a〜15d，由於包含有由列位址緩衝器2 5、行位址緩衝器2 6、列系控制電路2 7、行系控制電路2 8、基板電位產生電路2 9、字線電位產生電路3 0 '位元線電位產生電路3 1、感測放大器電源驅動器基準電位產生電路32、周邊電路電源電位產生電路3 3及感測放大器電源驅動器電晶體3 4所構成的電路系，所以記憶體宏塊必須只以副記憶體宏塊1 5a的個數份來設計該電路系。換句話説，由於副記憶體宏塊15a之數量越增加，則上述電路就會越增加’所以會招致記憶體宏塊之面積增大。 _____ -6- 本紙張尺度適川中國國家榡準（CNS ) A4規格（210X297公釐） {諳先閲讀背面之注意事項再填荇本頁} 裝· 邦浐部中^"^Λ’-^Ή 消 frA"^-7,CTa;i: 418522 at

Li/ 一 · - · - - --- -- _ 五、發明説明（4 ) 由列位址緩衝器25、行位址緩衝器26、列系控制電路 27 '行系控制電路28、基板電位產生電路29 '字線電位產生電路3 0、位元線電位產生電路3〗、感測放大器電源驅動器基準電位產生電路32 '周邊電路電源電位產生電路3 3及感測放大器電源驅動器電晶體3 4所構成的上述電路系，沒有必要各自設在副記憶體宏塊15a〜15d上，只要在一個記憶體宏塊12上存在·—個就夠了。作爲解決该缺點之設計手法，有提案了以下之手法。圖4 4之設計手法，係在曰-本專利特願平7_13738號（1995 年I月3 1曰申請）中所揭示者。該手法，係藉由用以實現所希望之記憶容量的複數個，例如四個副記憶體宏塊16a〜16d、一個控制部（控制宏塊）1 7及配線部1 8之组合所構成者。若依據該手法，則由於在複數個副記憶體宏塊16a〜16d上存在有共通使用的控制宏塊1 7，所以可防止記憶體宏塊之不必要的面積增大。如圓4 5所示之其他的設計手法，係在丁. Watanabe et al. A Modular Architecture for a 6.4/Gbyte/s, 8-Mb DRAM-Integrated Media Chip, IEEE J. Solid-State Circuits, vol. 32, pp. 63 5-641, May 1997.中所揭示者。該設計手法，係藉由複數個記憶體宏塊（記憶庫）42、預定電位產生電路4 3 '感測放大器4 4及資料輸出入部4 5之組合而構成記憶體宏塊4 1者。又，在晶片4 0上，除了記憶體宏塊4 1之外，配置有記憶體宏塊4 1之控制部（控制邏輯）4 6、及邏輯部（演算電路）4 7。若依據該手法，則預定本紙浪尺度通用中國國家標準（CNS ) A4規格（2】0x297公釐） (請.疋閲讀背面之注意事項再填艿本頁) 袈. ,11 A7 Π/ 418522 五、發明説明（5 ) 電位產生電路43、感測放大器44及資料輸出入部45及控制部4 6並非被設在複數個記憶體宏塊（記憶庫）4 2之各個上，而是共同設置一個，所以可防止因記憶體宏塊42之增加而造成記憶體宏塊之不必要的面積增大。 [發明所欲解決之問題] 若依據圖4 4及圖4 5之設計方法，則由於只要調節副記憶體宏塊或是記憶體塊之數量即可提供具有所希望之記憶容量的記憶體宏塊，所以可縮短邏輯混成記憶體之設計期間。又，對副記憶體宏塊或是記憶體塊而言，由於在所有的副記憶體宏塊或是記憶體塊上包含有可共通化的電路，所以在副記憶體宏塊或是記憶體塊之數量增加的情沉時可迴避記憶體宏塊大到必要以上的事態發生。然而，當因邏輯混成記憶體之規格（列數、行數、j / 〇數、記憶容量等）而使副記憶體宏塊或是記憶體塊之數量 .改變時，例如，由於記憶體動作所需要的位址信號之數量亦會開始改變，所以爲了配合此就必需重新設計位址緩衝器或位址解碼器等的預定電路。又’在習知中，對於作爲記憶容量比記憶體陣列之實質擴張單位的1Mb記憶體陣列還小的記憶體宏塊，例如64千位元（以下，稱爲Kb)、32Kb之記憶體宏塊的规格而言，係藉由設計變更1Mb記憶體陣列來實現。然而，記憶體陣列本身的設計變更係隨著基本的變更而改變者且不可藉由 CAD操作做自動設計，較需花費時間。又，輸出入資料緩衝器之I/O數亦必需按照被設計變更的記憶體陣列之d ρ線 ^8- 紙張尺度通川中1國家標準（CNS ) A4規格（2Γ〇Χ_297公釐) ~~ —- (請先閱讀背面之注意事項再填κ-本頁) 裝 ,ιτ 好"、部中""4,x'Jh-Tivi^乂：：：^^卬" 朽浐部屮次|;-準而1.>1j消贽合""erf 4 t85 22 57 五、發明说明（6 ) 偶數而做改變。本發明之目的係在於提案一種記憶體宏塊之記憶容量即使因邏輯混成記憶體之規格而變化’亦可既簡單且自動地進行隨之變化之設計變更的記憶體宏塊内之各電路的配置，同時提案可貢獻於實際設計期間之縮短或面積架空 (over-head)之縮小的設計方法。 [解決問題之手段] 馬了達成上述目的，本發明之邏輯?昆成記憶體之記憶體立塊’在早晶片上集成有記憶邀立塊和邏輯部，其具備有•控制塊，具有緩衝由前述邏輯部所輸入之外部位址信號並生成内邵位址信號的機構；至少一個記憶體陣列塊，具有配置成行列狀之各個N位元記憶容量之數數個記憶單元陣列、連接在前述記憶單元陣列上用以放大記憶單元之資料的感測放大器、接受由前述控制塊之内部位址信號生成機構所生成的内部位址信號用以選擇由内部位址信號所指定的行列上之位址之記憶單元的解碼器、及資料線；以及輸出入資料缓衝器塊，介以前述資料線接受由前述至少一個記憶體陣列塊之前述解碼器所選擇之記憶單元的資料並輸出至前述邏輯部上，藉此前述記憶體宏塊具有N位元之整數倍的記憶容量。前述至少一個記憶體陣列塊係在行方向上互相鄰接配置有複數個’前述資料線係將前述複數個記憶體陣列塊之前述疋憶單元陣列上部設在行方向上，而前述複數個記憶體陣列塊係共享前述資料線。 ___ -9- 本紙張尺度義巾1^ i家標準（CNS ) A4規格（Ιι〇χ297公楚） (請先閱讀背面之注意事項再填艿本頁〕裝- -〆0 418522 μ ______________ B/___ 五、發明説明（7) 前述至少一個記憶體陣列塊係在行方向上互相鄰接配置有複數個’而前述複數個記憶體陣列塊之互相鄰接之至少一對記憶體陣列塊係共享前述感測放大器。前述控制塊之前述内部位址信號機構係具備有複數個位址緩衝器’前述控制塊更進一步具備有複數個開關，係爲了使前述外部位址信號和前述内部位址信號的對應關係與前述記憶體陣列塊之位址分配得以一致而對應前述外部位址信號和前述複數個位址緩衝器之間而設者。前述控制塊之前述内部位址信號機構係具備有複數個位址缓衝器’前述控制塊更進一步具備有複數個開關，係爲了使前述外部位址信號和前述内部位址信號的對應關係與妁述尤憶體陣列塊之位址分配得以一致而在使所希望之個數的位址緩衝器活性化之下對應前述外部位址信號和前述複數個位址緩衝器之間而設者。前述記憶體宏塊更具備有與前述記憶體陣列塊之個數對應之個數的記憶體陣列電源驅動器塊，記憶體陣列電源驅動器塊係具備有接受外部電源電壓而生成使記憶體陣列動作之内郎電源電壓的機構a 前述記憶體陣列塊係具備有接受外部電源電壓而生成使記憶單元陣列動作之内部電源電壓的機構。前述記憶.體陣列電源驅動器塊係具備有接受外部電源電壓生成使記憶體睁列動作之内部電源電壓的電源降^電: it ^ 见阳前述記憶體陣列塊係具備有接受外部電源電恩而生成使 -10 - — - 本紙張尺度適川中因國家栳準（CNS )Λ4規格（2lOX 297^T~~ ----~~~~_ (請先閉讀背面之注意事項再填寫本頁} 袈 A7 ^f部中头 η 消於仓^:,,!印^- 418522 ———----五、發明说明（8 ) 記憶體陣列動作之内部電源電壓的電源降壓電晶體s 前述記憶體陣列塊係具備有接受外部電源電壓，而生成供給至前述記憶體陣列塊、前述輸出入資料緩衝器塊、及前述控制塊之直流電源電位的電源電位生成塊。前述記憶體宏塊更具備有電源線塊，係鄰接配置於前迷複數個記憶體陣列塊之列方向的端部上，卫含有電源線。前述複數個開關係按照前述對應關係而被選擇連接。前述開關’係由金屬配線層所構成，且按照前述對應關係而被選擇切斷。 - 前述開關’係由接觸配線層所構成，且按照前述對應關係而被選擇形成〇前述記憶單元陣列係由配置成行列狀的DRAM所構成。前述複數個記憶體陣列塊，係具備有記憶體陣列塊控制部，包含有列解碼器、行解碼器及使前述感測放大器動作的驅動器；以及至少一個記憶單元陣列，至少配置在前逑記憶體陣列塊控制部之列方向的—端上。本發明之邏輯混成記憶體之記憶體宏塊，在單晶片上集成有兄憶體名塊和邏輯邵’其係由控制塊、至少一個記情體陣列塊和複數個輸出入資料緩衝器塊所構成，前述控制塊具備有缓衝由前述邏輯部所輸入之外部位址信號並生成内部位址信號的機構，前述至少一個記憶體陣列塊係具備有解碼器，在列方向上配置有p個由配置成行列狀之M位元記憶單元陣列所構成的副記憶單元陣列塊，接受由前述 fe制塊义内郅位址信號生成機構所生成的内部位址信號而 ______-11 - 本紙張尺度適用巾賴家縣（“4現格公釐） (請先閱讀背面之注意事項再填寫本頁) 裝_ 訂 4 185 2 2 A7 一-----______ B7_____ 五、發明説明（9 ) 選擇由内部位址信號所指定的行列上之位置的記悻單元，前述副記憶體哮列塊更具備有連接在前述記憶單元上用以放大疋憶單元之資料的感測放大器和用以讀出前述記憶單几陣列所選擇之行的資料之Q位元寬幅的資料線，前述複數個輸出入資料緩衝器塊之各個係具備有介以前述資料線而接受放大由前述至少一個記憶體陣列塊之前述解碼器所選擇的記憶單元之資料並輸出至前述邏輯部上的機構，藉此則述記憶體宏塊具有Μ X P位元之整數倍的記憶容量和q X Ρ位元之輸出入數。 - 如述複數個記憶體陣列塊之各個係具備有接受外部電源電壓而生成前述感測放大器之内部電源電壓的電源降壓電晶體。前述至少一個記憶體陣列塊係在行方向上互相鄰接配置有複數個，前述資料線係將前述複數個記憶體陣列塊之前述記憶單元陣列上部設在行方向上，而前述複數個記憶體陣列塊係共享前述資料線。前述至少一個記憶體陣列塊係在行方向上鄭接配置有複數個，而前述複數個記憶體陣列塊之互相鄰接之至少一對記憶體陣列塊係共享前述感測放大器。前述控制塊之前述内部位址信號機構係具備有複數個位址緩衝器，前述控制塊更進一步具備有複數個開關，係爲了使前述外部位址信號和前述内部位址信號的對應關係與前述記憶體陣列塊之位址分配得以一致而對應前述外部位址信號和前述複數個位址緩衝器之間而設者。 -12- 本紙張尺度则’關家鮮（C]s!S ) Α4规格（2丨GX297公楚） (請先閱讀背面之注意事項再填寫本頁)

A7 B7 4 18522 五、發明説明（1〇 ^迷複數個開關係按照前述對應關係而被選擇連接。 ή開W係由金屬配線層所構成，且按照前述對應關係而被選擇切斷。前述開關，係由接觸配结s ^ & 觸配碌層所構成，且按照前述對應關係而被選擇形成。 ⑴述-己_祖宏塊更具備有與前述記憶體陣列塊之個數對應，個數的記憶體陣列電源驅動器塊，記憶體陣列電源驅動器塊係·具備有接受外部電源電壓而生成使記憶體陣列動作之内部電源電壓的機構。 - 則述a憶體陣列塊係具備有接受外部電源電壓而生成使記憶單元陣列動作之内部電源電壓的機構。前述記憶體陣列電源驅動器塊係具備有接受外部電源電壓而生成使記憶體陣列動作之内部電源電壓的電源降壓電晶體。如述έ己憶體陣列塊係具備有接受外部電源電壓而生成使記憶體陣列動作之内部電源電壓的電源降壓電晶體。前述記憶單元陣列係由配置成行列狀的DRAM所構成。本發明在單晶片上集成有記憶體宏塊和邏輯部之邏輯混成記憶體之設計手法’記憶體宏塊具備有，控制塊，具有緩衝由前述邏輯部所輸入之外部位址信號並生成内部位址信號的機構；至少一個記憶體陣列塊，具有配置成行列狀之各個N位元記憶容量之複數個記憶單元陣列、連接在前述記憶單元陣列上用以放大記憶單元之資料的感測放大器、接受由前述控制塊之内部位址信號生成機構所生成的 13- 本紙張尺度通用中阀國家標準（CNS ) Λ4規格（210X297公釐） {請先閱讀背面之注意事項再填寫本頁) 袈訂 A7 B7 4 18 5 2 2 五、發明説明（11) 一讀先閲讀背面之注意事項再填寫本頁) 内部位址信號用以選擇由内部位址信號所指定的行列上之伋址之記憶單元的解碼器、及資料線；以及輸入資料緩衝杏塊，介以前述資料線接受由前述至少一個記憶體陣列塊之前述解碼器所選擇之記憶單元的資料並輸出至前述邏輯部上，該設計手法包含有決定滿足前述記憶體宏塊之規格的前述記憶體陣列塊之數L(L爲自然數）的步驟、及按照程式利用自動處理以作成將被決定的L個前記憶體陣列塊鄭接配置在前述輸出入資料缓衝器塊及前述控制塊上的佈局資料之步驟，藉此前述記憶體宏塊具有NxL位元之整數位的記憶容量。如述至少一個έ己憶體陣列塊係在行方向上都接配置有複數偶’前述資料線係將前述複數個記憶體陣列塊之前述記憶單元陣列上部設在行方向上，而前述複數個記憶體陣列塊係共享前述資料線。前述控制塊之前述内部位址信號機構係具備有複數個位址緩衝器，前述控制塊係對應於前述外部位址信號和前述複數個位址緩衝器之間且更具備有複數個開關，爲了使前述外部位址信號和前述内部位址信號的對應關係與前述記憶體陣列塊之位址分配得以一致而選擇連接前述複數個開關者。前述控制塊之前述内部位址信號機構係具備有複數個位址緩衝器，前述控制塊係對應於前述外部位址信號和前述複數個位址缓衝器之間且更具備有複數個開關，爲了使前述外部位址信號和前述内部位址信號的對應關係與前述記 -14- i紙银尺'卜1^國家標準（CNS ) Α4說格（2】〇X 297公釐） 4 185 2 2 A7 紅沪，部中"^^Λ,.η η 消於合竹^c-*'1^ B7 —-— ——-----五、發明説明（12) 憶體陣列塊之位址分配得以一致而選擇連接前述複數個開關且使所希望之個數的位址緩衝器活性化者。前述記憶體宏塊更具備有與前述記憶體陣列塊之個數對應之個數的記憶體陣列電源驅動器塊，記憶體陣列電源驅動器塊係具備有接受外部電源電壓而生成使記憶體陣列動作之内部電源電壓的機構。前述記憶體陣列塊係具備有接受外部電源電墨，而生成供給至前述記憶體陣列塊、前述輸出入資料緩衝器塊、及前述控制塊之直流電源電位的電源電位生成塊。本發明之邏輯混成記憶體之設計手法，更具備有電源線塊，係鄰接配置於前述複數個記憶體陣列塊之列方向的端部上，且含有電源線。前述記憶單元陣列係由配置成行列狀的Dram所構成。前述記憶體陣列塊之數L係根據前述記憶體宏塊之列數、行數、輸出入資料數、總容量之规格中之至少一個規格而決定者。本發明在單晶片上集成有記憶體宏塊和邏輯部之邏輯混成記憶體之設計手法，記憶體宏塊係由控制塊、至少一個記憶體陣列塊和複數個輸出入資料緩衝器塊所構成，前述控制塊具備有緩衝由前述邏輯部所輸入之外部位址信號並生成内邵位址彳&號的機構’前述至少—個記憶體陣列塊係具備有解碼器，在列方向上配置有P個由配置成行列狀之 Μ位元記憶單元陣列所構成的副記憶單元陣列，接受由前述控制塊之内部位址信號生成機構所生成的内部位址信號 ________ -15- 本紙掁^^^中國國家~標準（〇阳）六4規格（210/ 297公釐） (請先閱讀背面之注意事項再填寫本頁} 裝· -3 4 185 22 a7 ~~~~~------ B'._ 五、發明説明（13 ) 而選擇由内部位址信號所指定的行列上之位置的記憶單元，前述副記憶體陣列塊更具備有連接在前述記憶單元上用=放大記憶單元之資料的感測放大器和用以讀出前述記憶年元陣列所選擇之行的資料之Q位元寬輻的資料線，前述複數個輸出入資料緩衝器塊之各個係具備有介以前述資料線而接受放大由前述至少—個記憶體陣列塊之前述解碼器所選擇的圮憶早元之資料前輸出至前述邏輯部上的機構族汉汁手法包含有決定滿足前述記憶體宏塊之規格的前述副記憶體陣列塊之數P、前述記憶體陣列塊之數^和前述輸出入資料緩衝器塊之數的步驟、及按照程式利用自動處理以作成將被決定之數的前述記憶體陣列塊p和前輸出入資料緩衝器塊鄰接配置在前述控制塊上的佈局資料之步驟，藉此前述記憶體宏塊具有]^\1>乂1^位元之整數倍的記憶容量和Q X P位元之輸出入數。前述複數記憶體陣列塊之各個係具備有接受外部電源電壓而生成前述感測放大器之内部電源電壓的電源降壓電晶 ft 〇吧昍前述至少一個記憶體陣列塊係在行方向上互相鄰接配置有複數個’说述資料線係將如述複數個記憶體陣列塊之前述記憶單元陣列上部設在行方向上’而前述複數個記憶體陣列塊係共享前述資料線° “ 前述控制塊之前述内部位址信號機構係具備有複數個位址緩衝器，前述控制塊更進一步具備有開關，係爲了使^ 述外部位址信號和前述内部位址信號的對應關係與前述記 -16- 本紙ϋ度適;1]，卜關家標準（CNS ) Α4現格（210X297公疫)~~'~~~ ' _~~~ (請先聞讀背而之注意事項再填寫本莨) 裝 C. A7 4185^2 五、發明说明（14) 憶體陣列塊之位址分配得以_致者。前述記憶體宏塊更具備有與前戟憶體㈣塊之個數對應之個數的記憶體陣列電源驅動器塊，記憶體陣列電源驅動器塊係具備有接受外部電源電壓而生成使記憶體陣列動作之内部電源電壓的機構。前述記憶單元陣列係由配置成行列狀的dram所構成。前述副記憶體陣列塊之數P和前述輪出入資料緩衝卷塊之數係根據前述記憶體宏塊之列數、行數、輸出入資料數 '總容f之規格中之至少—個規格而決定者。 [發明之實施形態] 以下，一面參照圖面，—面就本發明之邏輯混成記憶體加以詳細説明。圖1係顯示邏輯混成記憶體之平面佈置圖的一例。圖2 係顯示關於本發明第一實施形態之記憶體宏塊内的平面佈置圖。晶片1 0係由邏輯部1 1、記憶體宏塊1 2及1/〇部1 3所占據。記憶體宏塊1 2 ’係在設計具有作爲記憶體之功能的功塊（IP :智慧財產推）或是百萬單元（mega cell)之後，藉由將該功能塊或是百萬單元以原狀配置在晶片1 〇所册成。在晶片1 0上’至少配置有一個記憶體宏塊1 2。如圖4 t 所示’在晶片1 0上，除了記憶體宏塊1 2之外，亦可配置 PLL電路等具有預定功能的功能塊（或是百萬單元）。在晶片1 0之中，配置有記憶體宏塊1 2之區域以外的區域，係〜 · 17- 度適/^|了國^;標參_( CNS ) A4规格（2!〇/別公釐） (請先閱讀背面之注意事項再填寫本頁) 裝. 、11 4 185 22 ------------五、發明説明（15) A7 «7 部中 Jk il 消 f: h 印 t 構成邏輯部11 ’該邏輯部11形成有用以執行預定演算的邏輯電路°邏輯部11，係依閘陣列或標準單元等的設計手法而設計者。 6己憶體宏塊1 2 ’係與邏輯部1 1個別設計。記憶體宏塊 1 2 ’係由L(L爲自然數）個記憶體陣列塊W、卜2、—hL，直流電位生成塊2 ’輸出入資料緩衝器塊3，記憶體陣列電源驅動器塊4-1、4-2、. .4-L·控制塊5及電源線塊6a-1、 6a-2、’..6a-L ' 6b-l、6b，2、…6b_L、7a、7b、8a、8b 所構成。 _ ?己憶體衷境1 2之記憶容量，係由記憶體陣列塊之數量所決足。亦即’一個記憶體陣列塊之記憶容量爲K位元 (例如’ 1Mb)時’記憶體宏塊12之記憶容量，會成爲Κχ ^ 位元（L爲記憶體陣列塊之數量）。又’ 一個1己憶體陣列塊之記憶容量會成爲設計階段中之記憶體宏塊1 2之記憶容量的最小單位。換句話説，記憶體茗塊1 2之記憶容量，係以κ位元爲單位而可自由變更。另外’雖於後述’但是按照控制塊5之構成，可決定在設計階段可做變更的記憶容量之最大值。記憶體陣列塊卜1、1-2、…1-L ’係互相鄰接配置在行方向（位元線所延伸之方向）上。在記憶體陣列塊Μ^ 2、…1-L上，例如，配置有延伸於行方向之128對的DQ線 (資料線）偶’各記憶體陣列塊之D Q線偶，係依鄰接配置上述記憶體陣列塊而互相結合。在直流電位生成塊2上，形成有用以生成基板電位 -18 本紙張尺鹿適扣中國國家標準（CNS)Α4規格（210x297公釐） (請先閱讀背面之注意事項再填寫本I ) 裝

*1T 好浐部中^^^^•-"，消於合竹^印，" 4 185 2 2 a? 一 ________ ϋ/ — ---- _ 五、發明说明（16) VBB、字線電位VPP、位元線雷a λ7ΌΤ ,. , 或電t VBL '感測放大器電源驅動器用之基準t位VPPA、周邊電路電源電位vmT等一定電位的電&。直流電位生成塊2，係配£在記憶體陣列塊卜1、卜2、一l-L之行方向的—端部上。輸出入資料緩衝器塊3，係配置在記憶㈣列塊m 2、Ι-L之饤方向的另—端部上。記憶體陣列塊w、卜 2、. 1-L之DQ線偶’係連接在輸出入資料緩衝器塊3上。直流電位生成塊2和輸出入資料缓衝器塊3，係配置在將記憶體陣列塊Id、U、…U央-入於其間且互相相對的位置上。記憶體陣列電源驅動器塊4心4_2'…“，㈣應記憶體陣列塊1-1、1-2、而配置。記憶體陣列電源驅動器塊4-1 4-2 ’4-L，包含有將電源供給用以驅動感測放大器之驅動器上的電路（電晶體）。將記憶體陣列電源驅動器塊扣1、心2、…4_L對應記憶體陣列塊1-1、1-2、…1-L而配置的理由，係爲了要按照記憶單兀陣列之規模（記憶容量）而可改變將電源供給用以驅動感測放大器之驅動器上的電路（電晶體）之尺寸。亦即，例如，只有一個電源驅動器塊（電晶體）的情況時’该電晶體之尺寸，無關於記憶單元陣列之規模，通常是必需預先使之對應記憶單元陣列之規模爲最大的情况來製作。此即使在§己憶體宏塊之記憶容量爲最小的情況，亦會存在大尺寸的電晶體，且面積架空會變大。若將記憶體陣列電源驅動器塊4-1、4-2、對應記憶 -19- 本紙張尺度適扣中國國家標準（CNS ) A4規格（210X297公釐） t請先W讀背面之注意事項再填寫本頁) 裝 r 4J8522 五、發明説明（17) 體陣列塊i-1、12、...i-L而配置的話，則由於按照記憶單疋陣列之規模（記憶容量）而可改變將電源供給用以驅動感測放大器之驅動器上的電路（電晶體）,之尺寸，所以可迴^ 該種事態發生，同時可縮短設計期間。控制塊5，係包含有列位址選通信號/RAS、行位址選通信號/CAS及寫入信號/WE之各緩衝器。又，控制塊5，係包含有緩衝器’用以緩衝列位址信號（外部列位址信號）ARO〜AR10、行位址信號（外部行位址信號）ac〇〜ac3，以生成内部列位址信號及内部行位址信號；以及開關，按照記憶體宏塊之記憶容量（記憶體陣列塊之數量）可將内部列位址信號之一部分（塊選擇用位址信號）固定在預定値上。該開關，由於可依金屬層（配線層）或接觸層之連接方法而自由做切換’所以在設計階段，雖可利用CAD處理而自由切換開關’但是在樣品製成後開關是不可切換的。電源線塊 6a-l、6a-2、…6a-L、6b-l、6b-2、…6b-L、7a、 7b、Sa、8b ’係配置在記憶體陣列塊丨' K2、…pL之列方向的端部上。電源線塊6a_l、6a_2、...6a_L、仙」、6b-2、…6b-L、7a、7b、8a、8b，係將外部電源VEXT及接地電位GND供給至記憶體陣列塊卜1 ' 1-2、…n，直流電位生成塊2 ’輸出入資料緩衝器塊3，記憶體陣列電源驅動器塊4-1、4-2、，··4-：ί及控制塊5上。圖3及圖4 ’係顯示記憶體陣列塊内之平面佈置圖。在該記憶體陣列塊之平面佈置圖中，存在於感測放大器之兩側的記憶單元陣列係採用共享該感測放大器之共享感 __________ -20- 本紙張尺度適扣中國國家標準（CNS ) Λ4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁j -s 4 Αδ5_2^_______ Β7__ 五、發明説明（18) 測放大器方式3 圖3係顯示圖2之記憶體陣列塊1的平面佈置圖。記憶體陣列塊控制部50a，包含有列解碼器、行解碼器、列系控制電路。記憶體陣列塊控制部50a之列方向的一方及另一方的端部上’各自配置有二個記憶單元陣列5 1 -1、51-2。亦即’夾住記憶體陣列塊控制部50a且配置於記憶體陣列塊控制部50a之一方側的記憶體陣列塊卜！a係具備有記憶單元陣列51-1、51-2，同樣地，夹住記憶體陣列塊控制部50a且配置於記憶體陣列塊控-制部50a之另一方側的記憶體陣列塊卜lb亦具備有記憶單元陣列51-1、51-2。在記憶體陣列塊Ι-la中，記憶單元陣列5 1-1、51-2，係鄰接於行方向上。在記憶單元陣列51 -1、51 -2連接行方向上的端部間配置有感測放大器（包含行開關）5 1-2，另外在記憶單元陣列51-1、51-2之行方向之另一方端部上各自配置有感測放大器（包含行開關）51 -1、5 1 -3。同樣地，在記憶體陣列塊Ι-lb中，記憶單元陣列51-1、5卜2，係鄰接於行方向上。在記憶單元陣列5 1-1、51 -2連接行方向上的端部間配置有感測放大器（包含行開關）5 1 -2，另外在記憶單元陣列51-1、51-2之行方向之另一方端部上，各自配置有感測放大器（包含行開關）51-1、51-3。在構成記憶體宏塊之記憶體陣列塊爲一個的情況時（圖2 中記憶體陣列塊只有1 - 1的情況時），記憶體陣列塊的平面佈置圖係採用圖3所示者。但是，在未採用所謂的共享感測放大器方式時，感測放大器（包含行開關），只要配置 -21 - 尺度適用屮國國家^準（CNS ) A4規格（210X297公釐i C請先閲讀背面之注意事項再填巧本頁) 裝訂五、發明说明（19 ) 在鄰接於行方向上的記憶單元陣列之間即可。 '圖4係顯示圖2之記憶體陣列塊1 _ 2的平面佈置圖。記憶體陣列塊控制部50b，包含有列解碼器、行解碼器、列系控制電路。記憶體陣列塊控制部50b之列方向的一方及另一方的端部上，各自配置有二個記憶單元陣列5 1 -1 ' 51 -2。亦即’夾住記憶體陣列塊控制部5〇b且配置於記憶體陣列塊控制部50b之一方側的記憶體陣列塊】_2a係具備有記憶單元陣列51-1、5 1·2，同樣地，夾住記憶體陣列塊控制部50b且配置於記憶體陣列塊控制部5〇b之另一方側的記憶體陣列塊卜2b亦具備有記憶單元陣列5 1 -1、5 1-2。在記憶體陣列塊1 -2a中，記憶單元陣列51 -1、51 -2，係鄰接於行方向上。在έ己憶早元陣列51-1、51-2連接行方向上的端部間配置有感測放大器（包含行開關）5丨_ 1，另外在記憶單元陣列51 -2之行方向之另一方端部（ι/〇緩衝器側）上，配置有感測放i器（包含行開關）52-2。同樣地，在記憶體陣列塊1 -2b中’ d憶單元陣列5 ] -1、51 -2，係鄭接於行方向上。在記憶單元陣列51-1、51-2連接行方向上的端部間配置有52-2，另外在記憶單元陣列51-2之行方向之另—方端部（I/O緩衝器側）上，配置有感測放大器（包含行開關）52-2。其他的記憶體陣列塊丨_3、…丨丨之平面佈置圖由於與記憶體陣列塊1-2之平面佈置圖相同，所以其説明省略。在記憶體陣列塊之記憶容量例如爲1Mb時，各記憶單元陣列51-1、51-2之1己憶容量，就爲250Kb。256Kb之記憶單 -22- 本紙張尺度適用中國囷家標準（CNS ) Α4規格（210Χ 297公釐） (請先閱讀背面之注意事項再填艿本頁) 装· 4 18522 A7 B7五、發明説明（2〇) 部屮 Jk II 卑 ί/ί f；· "iV 印 5· 元陣列，例如係成爲256(列）x 1〇24(行）構成。又，藉由將 16行連接於一個DQ線偶上’就可將可同時輸出入的位元數（I/O數）設爲128位元（128 I/O)。圖5係續示圖3之έ己憶體陣列塊丨_ 1的怖局。圖係顯示圖4之記憶體陣列塊卜2之佈局。本例中，係就記憶體陣列塊之記憶容量爲lMb的情況加以説明。此情況，各記憶單元陣列51-1、51-2之記憶容量，爲256Kb，各記憶單元陣列51-1、51-2，例如成爲256 (列）X 1024(行）構成。 - DQ線偶DQ0〜DQ63、/DQ0〜/DQ63，係配置在記憶體陣列塊控制部50a之一方側的記憶單元陣列51-1、51-2上，；DQ 線偶DQ64〜DQ127、/DQ64〜/DQ127，係配置在記憶體陣列塊控制部50a之另一方側的記憶單元陣列51-1、51-2上。在一個D Q線偶上，連接有1 6行份的位元線偶。在1 6行份的位元線對偶之中，由於可授受由行選擇信號所選擇的 1行份之位元線偶和1對DQ線偶之資料，所以可同時輸出入的位元數（I/O數），會成爲128位元（128 I/O)。另外，如圖6以虚線包園所示，記憶體陣列塊ί _2之感測放大器（相當於記憶體陣列塊1 - 1中之感測放大器52-1 )，係共享記憶體陣列塊1 - 1之記憶體陣列塊卜2側的52-3感測放大器。亦即，互相鄰接之一對記憶體陣列塊係共享配置於其記憶體陣列塊相互間的感測放大器。詳言之’如圖5所示，記憶體陣列塊1 - 1之記憶體陣列塊Ι-la，係具備有配置於行方向的二個256Kb之副記憶單 (請先閲讀背面之注意事項再填w本頁) 裝. 訂 -23- 4 18522 A7 __ ΰ7 - — - "" — 五、發明説明（21) 疋陣列51-1、51-2。在二個256Kb之副記憶單元陣列5Μ、 5 1-2所鄰接的端部間係配置有感測放大器•行開關52_2與孩等端部鄰接。配置於端部間的感測放大器•行開關52_2 係由二個250Kb之副記憶單元陣列5^、η _2所共享。又，在行方向上配置有感測放大器•行開關51-1、51_3與二個 256Kb之副記憶單元陣列5丨〗、5丨_2之各自的另一方端部鄭接°記憶單元陣列〗_ 1之記憶體陣列塊丨_〖b之的構成，由於與兒憶體陣列塊〗_丨記憶體陣列塊〗_la的構成相同，所以其説明省略。 - 又’如圖6所示，記憶體陣列塊丨_ 2之記憶體陣列塊} _ 2a ’係同樣地，具備有配置於行方向的二個256 Kb之副記憶單元陣列51-1、51-2。二個256Kb之副記憶單元陣列51-1、51-2係配置於行方向上^在二個2561：1)之副記憶單元陣列51-1、51-2所鄰接的端部間係配置有感測放大器•行開關5〗-1與琢等端部鄰接。配置於端部間的感測放大器•行開關51-1係由二個256Kb之副記憶單元陣列5^、51_2所共享。又’在行方向上配置有感測放大器•行開關51_2與 2)6Kb疋副記憶單元陣列5ί-2之另一方端部鄰接。在記憶體陣列塊1 _2a中，未設有相當於與記憶體陣列塊1 -1 a(圖5 ) 中之副i己憶體陣列塊5丨_丨之上述另一方端部鄰接而設之感測放大器·行開關52-1的感測放大器•行開關。代之者，係共享與記憶體陣列塊1 - 2之一列上之記憶體陣列塊，即 d fe體陣列塊1 ” i之記憶體陣列塊丨_〗3之副記憶體陣列5 1 _ 2(圖5 )之上述另—方端部鄰接而設的感測放大器•行開關 ____ _____ -24- 本紙張尺度遠;丨H’酬家料（CNS ) M規格（2iqx297公瘦） (請先閱讀背面之注意事項再填寫本頁} 裴

-1T L, A7 A7 -部中""-卒^以 τ-ίν1·Ά_ 合竹^-卬5,;r 4185 22 五、發明説明（22) 52-3。記憶體陣列塊1 - 2之記憶體陣列塊卜2b的構成，由於與記憶體陣列塊卜2之記憶體陣列塊1 -2a的構成相同，所以其説明省略。就圖2之宏塊單元中之另一個記憶體陣列塊而言，由於其與圖6所示之記憶體陣列塊1- 2相同所以省略其説明。圖7係顯示共享感測放大器方式之感測放大器的構成。在鄰接行方向之二個記憶單元陣列5 1之間，配置有感測放大器6 1及行開關6 2。感測放大器6 1，係藉由活性化信號SAP，/SAN而活性化，行開關6 2係藉由行選擇信號 CSW而活性化。延伸於一方之記憶單元陣列的位元線偶BL1、/BL1，係經由等化器63-1及選擇閘64-1與感測放大器6 1及行開關6 2 連接。延伸於另一方之記憶單元陣列的位元線偶bL2、 /BL2，係經由等化器63-2及選擇閘64-2與感測放大器6 t及行開關6 2連接。選擇閘64-1係藉由選擇信號IS01而活性化，選擇閘64_2 係藉由選擇信號IS02而活性化。選擇閘64—丨、64_2中之任 -方活性化，位元線偶BL1、/BL1或是位元線偶BL2、/BL2 就會與感測放大器6 1及行開關6 2電氣連接。圖8係顯示在圖2之直流電位生成塊中所形成的電路。基板電位產生電路29 ,係用以產生記憶體宏塊中的基板電位VBB。字線電位產生電路30 ’係用以產生提供至由列位址信號所選擇之字線的電位νρρ。位元線電位產生電路J 1，係爲了在將讀出資料或寫入資料引至位元線偶上 _________- 25 - 本紙張尺度適用中囤國家標準（CNS ) Α4規格（210Χ 297公釐） (#先聞婧背面之注意事項戽填κ本S) 裝- *1Τ f 418522 A7 B/ Μ ^ ,u. τ- Μα ΛΜ 五、發明説明（23) 之前將位元線偶之電位等化成預定値而設。感測放大器電源驅動器基準電位產生電路3 2，係根據外邵電源VEXT而產生電源VppA。電源vppA，係提供至如圖9所tf之記憶單元陣列電源驅動器塊4上。記憶體陣列电源驅動器塊4 ’係具備有在》及極上接受外部電源vext，又在閘極上接受電源VPPA以生成内部電源電壓（感測放大器驅動器（例如參照圖1 4 )及記憶體陣列塊之電源vaa)的電源電壓降低電晶體。感測放大器驅動器，係用以產生提供至感測放大器之信號SAP、/SAN。周邊電路電源電位產生電路3 3，係產生用以驅動記憶體宏塊中之周邊電路的内部電源VINT。周邊電路電源驅動器基準電位產生電路33，係提供外部電源VEXT而產生電源VPPI。周邊電路電源驅動器3 4，係提供外部電源vext以作爲驅動電源’且從周邊電路電源驅動器基準電位產生電路 3 3提供電源VPPI以產生用以驅動記憶體宏塊中之周邊電路的内部電源VINT。周邊電路電源驅動器之詳細構成，例如，係如圖8所示’由MOS電晶體所構成。在MOS電晶體之汲極上提供外部電源VEXT以作爲驅動電源，且在閘極上從周邊電路電 .源驅動器基準電位產生電路3 3提供電源VPPI以作爲控制信號而產生内部電源VINT。圖係顯示圖2之輸出入資料緩衝器塊内的構成。輪出入資料緩衝器塊，係具有128個輪出入資料緩衝器 _____ -26-______ 本紙乐尺度標率（CNS ) Α4·|· ( 2S0X297公" --— (請先閔讀背面之注意事哼再填寫本頁) 裝·

、1T t A7 B7 4 18522 五、發明説明（24) 3-0〜3-127。亦即，在爲如圓2所示之記憶體宏塊的情況，作爲記憶體宏塊，例如，係具有2〇48(列）χ 2〇48(行）之4 Mb的記憶容量。又，一個記憶體陣列塊，係具有512(列） X 2048(行）之I Mb的記憶容量，—個記憶單元陣列，係具有256(列）X 1024(行）之256 Kb的記憶容量。在各記憶單疋陣列中，由於係對丨6行（丨6條的位元線偶）設置1條DQ線偶，所以在2048行中，就需要128條的1)(^線偶。因而’在其爲可同時讀窝該種128位元之資料1/〇〇_ I/O 127的構成時’輸出入資料緩衝器，當然亦需要128 個。各自的輸出入資料缓衝器3_〇〜3_127，係藉由資料讀出時被活性化的讀出活性化信號RDEN及資料寫入時被活性化的寫入活性化信號WTEN所控制。 _ 1 1係顯示圖2之控制塊内·的構成。控制塊5，係包含有/ras緩衝器7 1，列位址緩衝器 ' 73 、 74 ， /CAS 緩衝器 7 5 ，行位址缓衝器 76-0 〜 76- 3，/WE緩衝器77及輸出入資料缓衝器控制電路78。 /RAS瑗衝器7 1，係根據由記憶體宏塊之外部所提供的列位址選通信號/RAS以產生記憶體宏塊之内部所使用的列位址選通信號RASint。列位址緩衝號72-0〜72-8，係與列位址選通信號RASint同步且將列位址信號（外部列位址信號）AR0〜AE8取入於記憶體宏塊内部，以產生内部列位址信號AR〇int〜AR8int、 /AROint〜AR8int，該内部列位址信號AROint〜AR8int、 -27- 本紙張尺度適用中阐國家標準（CMS M4規格（210X297公釐） (請先聞磧背面之注意事項再填寫本頁) 裝. 訂 Η 部中次而 U .t 消 f：仓 η 印 4 1B d 2. a7 B7 五、發明説明（25 ) /AROint〜AR8int ’係k供至列解碼器上，用以選擇被選擇之記憶體陣列塊内之512列之中的1列。列位址緩衝器73、74，係與列位址選通信號RASint同步且將列位址信號（外部列位址信號）AR9、AR10取入於記憶體宏塊内部，以產生内部列位址信號AR9int〜ARlOint、 /AR9inWARl0int。該内部列位址信號 AR9int〜ARlOint、 /AR9int〜/AR1 Oint，係從複數個記憶體陣列塊（例如，4個）中選擇1個記憶體陣列塊。用以選擇έ己憶體陣列塊之列位址信號（塊選擇用列位址信號）之數量，係按照記憶體宏塊内之記憶體陣列塊之數量而變。換句話説，記憶體宏塊内之記憶體陣列塊之數量 Μ與塊選擇用列位址信號之數量m，係有M S 2m的關係。在本例中，記憶體陣列塊，由於其係設定最大爲可設置 4個’所以塊選擇用列位址信號，成爲ar9、AR10二個。另外’ έ己憶體陣列塊之數量爲一個的情況時，由於係將塊選擇用列位址信號AR9、AR10之値固定在預定（在此爲 CND)，所以只要將SW1、SW4切換成各自與接點91、92連接即可。在此，重要之點係在於使之對應於可變更之記憶體陣列塊數（兄憶容量）的最大値就可預先設計控制塊5。換句話説’在將可配置於記憶體宏塊内的最大之記憶體陣列塊數設爲Lmax時’用以選擇該等記憶體陣列塊的塊選擇用列位址1s號（外邵列位址信號）之數η，係預先設計爲i〇g2 Lmax以上。 -28- 本紙張尺度適川中圃國家標準（CNS ) Λ4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝

,1T 4 185 22 at B7 _ — "*- — ....... . · 五、發明说明（26) 又，在使用最大數的記憶體陣列塊時（記憶體宏塊之記憶容量設爲最大時）’係切換開關SW1〜SW6，以便使用所有的塊選擇用列位址信號。又，在使用一個5己憶體陣列塊時，例如係將1個塊選擇用列位址信號（外部列位址信號AR9)當作内部列位址信號 AR9int ' /AR9int來使用，且遮斷其他的塊選擇用列位址信號（外部列位址信號AR10)，並切換開關SW1~SW6，以便將内部列位址信號AR9int、/AR9int同時固定在預定値（例如，電源電位VINT)上。 - 又，在只使用一個記憶體陣列塊時，如圖/所示，將開關SW1、SW4切換至GND侧以遮斷所有的塊選擇用列位址信號（外部列位址信號AR9、AR10)，另外切換開關 SW2、SW3、SW5、SW6以將内邱列位址信號AR9int、 /AR9int、ARlOint、/ARlOint同時固定在預定値（例如，電源電位VINT)上。亦即，例如，在記憶體陣列塊爲1個時，若將列位址緩衝器73、74之輸入予以接地，則列位址缓衝器73、74，通常會呈非活性化的狀態。另一方面，若將塊選擇用列位址信號 AR9int、ARlOint、/AR9int、/ARlOint 固定在電源 VINT 上，則記憶體陣列塊，通常會呈選擇狀態。藉由將開關SW1〜SW6切換成如上所述，就可使外部位址信號AR9、AR10和内部位址信號AR9int、ARlOint、 /AR9int、/ARlOint之對應關係與記憶體陣列塊之位址分配一致。亦即，可使所希望個數的列位址緩衝器73、74活性 _____-29- 本纸ft尺度ii/时關丨料（CNS ) ( 21 o x 297/^¾ ) (諳先聞讀背面之注意事項再填巧本頁} 裝· 4 185 22 A7 B7 五、發明説明（27 化並使外邪位址信號AR9、八厌10和内部位址信號AR9int、 ARlOint、/AR9int、/ARlOint之對應關係與記憶體陣列塊之位址分配一致。開關SW1〜SW6，雖亦可進行電切換，但是實際上，只有在設計時才可依CAD處理來切換，且在製作製品或者樣品 1後變成不可切換。換句話説，在設計記憶體宏塊時，若決疋了記憶體宏塊之記憶容量（記憶體陣列塊數）的話，則亦可決定開關SW1〜SW6的連接關係。該開關SW1〜SW6，係各自如圊13⑷、13(b)、13(c)、13⑷ 所示’可藉由配置金屬層8〇a或是接觸層8〇13來構成。例如’在連接同一高度面上所形成的線A和線b時，就如圖13(a)、13(b)中以虛線所包圍的框I内所示，只要利用 CAD配置連接線a和線B之金屬層80a即可°同樣地，在連接同一高度面上所形成的線B和線c (電源線）時，就如圖 13(c)、13(d)中以虛線所包圍的框I内所示，只要利用cad 配置連接線B和線C之金屬層80a即可。另一方面，在連接多層構造所形成的線A和線b時，就如圖13(a)、13(b)中以虛線所包圍的框Π内所π，只要利用 CAD配置連接線a和線B之金屬層80b即可。又，在連接多 .層構造所形成的線B和線C (電源線）時，就如圖13 (c)、 13 (d)中以虛線所包園的框j j内所示，只要利用cad配置連接線B和線c之金屬層80b即可。另外’藉由實際的晶圓處理，在形成金屬層80a或是接觸層80b之後，就不可能切換開關SW1〜SW6。 -30- (請先閱讀背面之注意事項再填寫本頁) 裝.

-1T 卜紙张尺度適用中因囤家標率（（：奶〉六4規格（2!0/297公釐） A7 418522 ____B7 五、發明说明（28) 設計該種開關SW1〜SW6的理由，係爲了容易設計記憶體宏塊之故。換句話説，按照記憶體宏塊之規格（列數、行數' I/O數、si«憶谷量等），該情況就沒有必要重新設計控制塊’且如圖1 3所示，只要藉由CAD處理對預先設計的控制塊變更金屬層或是接觸層的圖型，就可獲得與記憶體宏塊之規格的控制塊。 /C AS緩衝器7 5 ’係根據由記憶體宏塊之外部所提供的行位址選通信號/CAS以產生在記憶體宏塊之内部所使用的行位址選通信號CASint。 - 行位址緩衝器76-0〜76-3，係與行位址選通信號cASint同步且將行位址信號AC0〜AC3取入於記憶體宏塊内部，以產生内部列位址信號ACOint〜AC3int、/ACOint〜/AC3int。該内部列位址信號ACOint〜AC3int、/ACOint〜/AC3int，係提供给行解碼器，用以選擇1對DQ線偶連接的1 6行之中的1行。 /WTE缓衝器7 7，係根據由記憶體宏塊之外部所提供的寫入信號/WE以產生在記憶體宏塊之内部所使用的寫入信號 WEmt。輸出入資料缓衝器控制電路7 8，係根據行位址選通·信號CASint和寫入信號WEint，以產生提供至圖10之輸出入資料緩衝器塊3的讀出活性化信號RDEN及寫入活性化信號WTEN。圖1 4係詳細顯示圖2之記憶體宏塊1 2之構成，尤其是顯示電源線塊6a-l〜6a-L、6b-l〜6b-L的構成。電源線塊6a-l~6a-L、7a、8a，係由在記憶體宏塊1 2之行方向的一端延伸的第一主電源線；由第一主電源線將電源 -31 - 本紙張尺度適川中固國家標準（CNS ) A4規格（210X297公釐） (請先閏讀背面之注意事項再填巧本頁) 裝訂鋅"部中^"^-^u τ_·;ίί柃合竹，^·1卬4,!-?: 4 Λι B 5 2 2 Α7 __ _____κ/ 五、發明説明（29) —— VDD、VSS提供至記憶體陣列塊、直流電位生成壤 2及輸出入資料緩衝器塊3上的複數個第一副電源線；在 5己憶體左塊12之行方向的另一端上延伸的第二主電源線；由第二主電源線將電源VDD、VSS提供至記憶體陣列電源驅動器魂4-1〜4-L、直流電位生成塊2及控制塊5上的複數個第二副電源線所構成。圖1 5係顯示圖3及圖4之記憶體陣列塊控制部50a。在電源線塊6a-1之記憶容量爲1 Mb時，例如，由於具有 512(列）X 1024(行）構成’所以其電源線塊6a-1内的字線，可依列位址#號之下位9位元AROint〜AR8int、/AROint〜 AR8int而被選擇。在列解碼器8 1上’由圖1 1或圖1 2之控制塊5中供給内部列位址信號之下位9位元AROint〜AR8int、/AROint〜 /AR8int。列解碼器8 1之輸出，係提供至字線驅動器8 2 上。字線驅動器8 2，係將預定電位供給至由内部列位址信號AROint〜AR8int、/AROint〜/AR8int所選擇的一條線上。内部列位址信號之上位2位元AR9int、ARlOint、/AR9int〜 /ARlOint，係在記憶體塊由複數個記憶體陣列塊所構成的情況，爲了選擇一個塊而使用。塊選擇用之内部列位址信號之上位2位元AR9in卜 ARlOint、/AR9int〜/ARlOint，係與内部列位址選通信號 RASint同時供給至AND電路8 3上。AND電路8 3之輸出，係構成記憶體陣列塊活性化信號BEN，而列系控制電路 8 4，係依該記憶體陣列塊活性化信號ben而活性化。 ___________-32- 尺度適用肀园國家標率(CNS ) A4iWS· ( 210X 297^^ ) (請先閱讀背面之注意事項再填寫本頁} 裝' 、*! 15-1 ' CSW1-5 部屮 A /J ίί >/i 1!- A η 卬 % 4185 22 tl AJ ! 五、發明説明（3〇 ) 列系控制電路8 4之輸出，係提供至感測放大器•等化控制電路8 5上。感測放大器•等化控制電路8 5，係輸出等化揸制信號EQL1、2，以決定位元線偶之等化的時間。又，感測放大器•等化控制電路8 5，係將感測放大器控制L號SEN提供至感測放大器驅動器86上11感測放大器驅動器8 6，係輸出感測放大器活性化控制信號SAPO〜SAP2，以決定感測放大器之活性化的時間。在行解碼器8 7上，輸入有顯示塊選擇之有無的記憶體陣列塊活性化信號BEN、内郅列位址信號AROint〜AR8int、 /AROint〜/AR8int，及内部行位址信號ACOint〜AC3int、 /ACOint〜/ACSint。行解碼器8 7，係用以控制行選擇信號 CSW0-1、2-1、.，14-1、CSW1-2、3-2 5、…15 - 5之活性化。例如，内部列位址信號AR8int爲"H"，而内部列位址信號/AR8int爲”L"時，行選擇信號CSW0-1 ' 2-1、…14_ι、 CSW卜5、3-5、…15-5之活性化，就可依内部行位址信號 ACOint〜AC3int、/AC0int~/AC3int來控制。圖1 6係顯示具有4個電源線塊6a-1〜6a-4的記憶體宏塊，圖1 7係顯示只具有1個電源線塊6 a的記憶體宏塊。關於該等2種類的記憶體宏塊，由於記憶體陣列塊，基本上係使用完全相同的構成，所以圖1 6之記憶體宏塊，會對圖1 7之記憶體宏塊具有4倍的記憶容量。換句話説，藉由組合L個K位元之記憶體陣列宏塊就可容易提供K X L 位元之記憶容量的記憶體宏塊。 -33- 帽國家標準（⑽）A4規格（210X297公尨） (請先閱讀背面之注意事項再填寫本頁)

I 4 18522 A7 ^¾.部中次"'^·而m消贤合作.^"f 五、發明説明（31) 但是’在採用位元線共享方式時，最初的一個記憶體陣列塊（記憶體陣列塊爲一個時的塊），感測放大器·行開關之配置會如圖3所示般，而其餘的記憶體陣列宏塊，感測放大器•行開關之配置會如圖4所示般。在採用記憶庫構成的情況時’各記憶體陣列塊之全部係成爲圖3之構成。又’記憶容量即使是互爲不同的記憶體宏塊，但是只要其中一個组合預先被設計的各塊就可容易進行記憶體宏塊之設計。另外’在本發明中，於設計時，只要利用CAD處理來切換控制塊5内的開關，就可按照記憶體宏塊之記憶容量來調節塊選選擇用列位址信號之數量。圖1 8係顯示關於本發明之記憶體宏塊的設計流程圖。首先’設計作爲構成記憶體宏塊用之基本要素的塊。在此所設計的塊上，包含有直流電位生成塊、記憶體陣列塊 (K位元）、輸出入資料緩衝器塊、記憶體陣列電源驅動器塊、控制塊5及電源線塊。在設計控制塊之時，如上述般，係根據記憶體宏塊之最大容量，以決定要輸入塊選擇用列位址信號的位址緩衝器數。其次，進行從此想要設計之記憶體宏塊的規格（記憶容量、列數、行數、I/O數等）之確認。亦即，就記憶容量、列數、行數、I/O數，例如調查是否成立記憶容量=列數χ 行數X I/O數之式子，並確認成立之情況’在成立被確認的情況時，就輸入规格被決定之該等記憶容量、列數、行數、I/O數等。其次，根據記憶體宏塊之記憶容量（或是，列數、行數）Ν及記憶體陣列塊的記憶容量κ以計算記憶體 -34- 中—家標)A4^(210xl^F) (請先閱讀背面之注意事項再填寫本頁〕裝 A7 4^8522 五 '發明说明（32 ) 陣列塊數L=(N/K)。在決定記憶體陣列塊數l之後，藉由 CAD處理，自動组合各塊以構成記憶體宏塊。同時，根據記憶體陣列塊數L並藉由CAD處理而自動進行控制境内之塊位址用開關的切換。根據以上之步驟就可完成記憶體宏塊之設計。之後，虹合由閘陣列或是標準單元所構成的邏輯部和記憶體宏塊，以完成邏輯混成記憶體之設計。依據該種的設計手法，則當決定記憶體宏塊之記憶容量 (或疋，列數 '行數）時’係藉由CAD處理，而自動組合各塊以構成記憶體宏塊。同時，根據記憶體陣列塊數L並藉由CAD處理而自動進行控制塊内之塊位址用開關的切換。因而’在很短的設計期間内就可提供面積架空很少的記憶體宏塊。圖1 9係顯示關於本發明之第二實施形態的記憶體宏塊内之平面佈置圖。圖2 〇係詳細顯示圖1 9之記憶體陣列塊 1-1内的平面佈置圖。該記憶體茗塊，係與上述第一實施形態相同，與邏輯部共同集成在圖1所示之晶片1〇内，且具有8Md、4個記憶庫的構成。亦即’冗憶體宏塊’係由8個記憶體陣列塊1 _ 1、1 _2、… 1-8，直流電位生成塊2，輸出入資料缓衝器塊3 ,記憶體陣列電源驅動器塊4a、4b，控制塊5，電源線塊6a-l ζ 、 ..’6a-4 、 6b-l 、 6b-2 、，..6b-4 、 7a 、 7b 、 8a 、 8b ，測試塊 9a 及配線塊9b所構成。 ---------— -00 - 本紙張从糾帽 mtrn- { cns ) {請先聞讀背面之注意事項再填寫本頁)

•IT ί 418522 Α7 五、發明説明（33 ) 記憶體宏塊之記憶容量，係依記憶體陣列塊之數量所決定者。在本例中，由於一個記憶體陣列塊1 - 1之記憶容量例如爲1 Mb，所以在該情況時，記憶體宏塊之記憶容量，因記憶體陣列塊之數爲8個所以其爲8 Mb。另外，一個記憶體陣列塊1 -；[之記憶容量爲設計階段中之記憶體宏塊之記憶容量的最小單位，係與上述第一實施形態相同。換句話説，記憶體宏塊之記憶容量，例如係以 1位元爲單位而可自由變更。記憶體F車列塊1-1 ' 1-2、... 1_4，係互相鄰接配置於行方向（行線所延伸的方向）上。在記憶體陣列塊1_1、丨_2、…ία上’例如配置有延伸於行方向上之 128 對的 d Q 線偶，而各記憶體陣列塊的D Q線偶，係藉由互相鄰接配置記憶體陣列塊1 -1、1 -2、…1 -4而互相結合者。同樣地，記憶體陣列塊1-5、1-6、…1-8，係互相鄰接配置於行方向上。在記憶體陣列塊卜5、ι_6、... 1-8上，例如配置有延伸於行方向上之128對的D Q線偶，而各記憶體陣列塊的D Q線偶，係藉由互相鄰接配置記憶體陣列塊丨·5、 1 6、…1-8而互相結合者。在直流電位生成塊2上，形成有用以生成基板電位 VBB、字線電位VPP、位元線電位Vbl、感測放太器電源驅動器用之基準電位VPP A、周邊電路用電源電位VINT等一足電位的電路。直流電位生成塊2，係配置在記憶體陣列塊卜1、卜2、..，1-8之行方向的一端部上。輸出入資料緩衝器塊3，係配置在記憶體陣列塊H^ -_______- 36 - 本紙乐尺度適川中國國家標準（CNS) Λ4見格（210x297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 A7 B7 --- t Jk ii. i! J 消々 {I 印 4 18522 ——一· _________________ 五、發明説明（34 2、...1-8之行方向的另_端部上。記憶體陣列塊卜卜卜 2、‘.，1-8之DQ線偶，係與輸出入資料緩衝器塊3連接。直流電位生成塊2和輸出入資料緩衝器塊3，係將記憶體陣列塊1-1、1-2、.u夾於其間且配置在相對的位置上。 *己憶體陣列電源驅動器塊4a、4b，係鄰接配置於各記憶體陣列塊1-1、1-2、上。記憶體陣列電源驅動器塊 4a、4b ’係包含用以將供感測放大器電源供給至感測放大器上的驅動器（電晶體）。控制塊5 ’係包含外部列位址-信號ar〇〜AR1 0、外部行位址信號AC0-AC3、外部列位址選通信號/RAS、外部行位址選通信號/外部CAS及寫入信號/外部WE之各緩衝器：以及知β憶體在塊（记憶體陣列塊之數量）以切換外部列位址信號ARO〜AR10之一部分（塊選擇信號）有無使用的開關。該開關，係依金屬層（配線層）或接觸層之連接方法而可自由切換者’在設計階段中，雖可自由切換開關，但是在製作成樣品之後就不可做開關之切換。電源線塊 6a-l、6a-2、...63-4、6b-l、6b-2、…6b-4、7a、 7b、8a、8b，係配置於記憶體陣列塊1-1、1-2、…1-8之列万向的端部上。記憶體陣列塊控制部50a，係包含列解碼器、行解碼器、列系控制電路。在記憶體陣列塊控制部50a之列方向之一方及另一方的端部上，各自配置有二個記憶單元陣列 5 1 -1、51-2。亦即，夾住記憶體陣列塊控制部50a且配置在記憶體陣列塊控制部50a之一方側上的記憶體陣列塊Ma -37- 本紙張尺度適圯中國國家標準（CMS ) A4規格（2i0X297公釐）一请先閱讀背面之注意事項再填寫本頁}

A7 B7 418522 五、發明説明（35) 係具備有記憶單元陣列51·1、51-2 ’同樣地，夾住記憶體陣列塊控制部5〇a丑配置在記憶體陣列塊控制部5〇a之另— 方側上的記憶體陣列塊1 -1b亦具備有記憶單元陣列5 i _!、 51-2。在記憶體陣列塊卜la中’記憶單元陣列、51_2，係渐接於行方向上。在5己憶單元陣列51 -1、51 ·2鄰接於行方向的端部間配置有感測放大器（包含行開關）52-1 ^同樣地，在記憶體陣列塊卜lb中’記憶單元陣列5 1-1、51-2，係鄰接於行方向上。在記憶單元陣列51 -1、51 -2鄰接於行方向的端部間配置有感測放大器（包含行開關）5 1 -1。其他的記憶體陣列塊1-2、…1-8之平面佈置圖由於亦與記憶體陣列塊1 -1之平面佈置圖相同，所以省略其説明。若依據如以上之記憶體宏塊的平面佈置圖，則即使有記憶容量增大之情況（記憶體陣列塊數之增加）由於可適當且短時間地配置各塊’所以面積架空會變少，同時可在短的 TAT (處理時間）内設計。另外’在上述實施形態中’係在記憶體宏塊之記憶容量爲一定的條件下，不會使列位址數（或是列數）、行位址數 (或是行數）的設計時間大幅増加，而可自由變更。爲何如此，係因爲例如’即使在設計階段變更列位址數，列位址緩衝器或行位址解碼器之構成會保持原狀（不再設計），而只要進行決定是否固定内部列位址信號之一部分的開關切換即可所致。然而，此情況，由於記憶體宏塊之記憶容量爲一定，所 -38 本紙張尺度適fl〗屮國國家標隼（CMS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本瓦) 袈. 部中 iV 4' 消合竹卬 r. '4 18 5 2 2 五、發明説明（36 ) 以列位址數和行位址數存在反比例的關係。亦即，若減少列位址數，則行位址數會增加。如此若依據上述例，則當依邏輯混成記憶體之規格（列數、行數、I/O數、記憶容量等）而改變記憶體陣列塊之數時，雖然位址信號之數亦會改變，但是沒有必要重新設計 /RAS緩衝器等的電路。又，如上述般，若依據本货明，則由於可構成随著位址數之變更而藉由CAD設計自動進行電路設計之變更，所以就可縮短TAT(處理時間）。再者，在桉照邏輯混成記憶體之規格（列數、行數、1/〇數、記憶容量等）以實現記憶體時，藉由自動處理組合事先經由人手所設計之副記憶體陣列塊來實現，就不需要經由人手之設計變更。又，配合I/O數之變更，則即使在變更輸出入資料緩衝器塊之設計時，亦可藉由CAD處理組合事先經由人手所設計之副記憶體陣列塊而在很短的時間内自動進行α 圖2 1係顯示將關於本發明之第三實施形態的1Mb之4個記憶體陣列塊，即記憶體陣列塊1-1〜1-4排列於行方向的 4Mb之宏塊單元的平面佈置圖。如圖2 1所，記憶體陣列塊控制部50a〜50d係配合實際之佈局而在行方向配置於記憶體陣列塊1-1〜1-4之中央。在記憶體陣列塊控制部50d上更配置有鄰接於行方向的配線塊1 9。夾住記憶體陣列塊控制部50a〜50d且在記憶體陣列塊控制部50a~50d之一方側上，配置有鄰接於行方向的5 12Kb之記憶體陣列塊1 -1 a〜1 -4a。又’夾住記憶體陣列塊控制部50a〜50d且在記憶體陣列 _ _________- 39 - 本紙张尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） {請先閱讀背面之注意事項再填艿本頁}

! 4 18522 赶浐部中头^4,Ά,^:二消贽合".^卬製五、發明説明（37 ) 塊控制部5〇a〜5〇d之另一方側上，配置有鄰接於行方向的 512冗1?的記憶體陣列塊1_11；)〜1_41)。夾住配線塊19且在配線塊1 9之一方側上配置有輸出入資料缓衝器塊3 &及周邊電路電源驅動器電晶體34a。輸出入資科緩衝器塊3 a及周邊电路電源驅動器電晶體34a，係鄰接記憶體陣列塊i_4a而逐次配置於行方向上。又，夹住配線塊丨9且在配線塊i 9 (另一方侧上配置有輸出入資料緩衝器塊及周邊電路電源驅動器電晶體34b。輸出入資料緩衝器3 b及周邊電路電源驅動器電晶體34b，係鄰接記憶體陣列塊卜4b而逐次配置於行方向上。輸出入資料緩衝器塊3 a，係對應共同知·在圮憶體陣列塊i_ia〜i_4a上的D q線偶Dq〇_Dq63~/Dq〇_ /DQ63而設者。又，輸出入資料緩衝器塊3b，對應共同設在圮憶體陣列塊卜lb〜l-4b上的DQ線偶DQ64-DQ127~/ DQ64-/DQ127而設者。另外’直流電位生成塊2在圖2、16 中’雖係鄰接配置於記憶體陣列塊1 _ 1之行方向的一端上’但是在本例中，如圖2 1所示，係鄰接配置於控制塊上’並與控制塊相配合以形成控制•直流電位生成塊5〇2。圖2 2係顯示5〗2Kb之4個记憶體陣列塊，即記憶趙陣列塊1-1〜1-4排列於行方向的4Mb之宏塊單元的平面佈置圖。如圖2 2所示，記憶體陣列塊控制部50a〜50d係配合實際之佈局而在行方向配置於記憶體陣列塊之中央。在 1己憶體陣列塊控制部50d上更配置有鄰接於行方向的配線塊1 9。夾住記憶體陣列塊控制部50a〜50di在記憶體陣列塊控制部5〇a〜50d之一方側上，配置有鄰接於行方向的 -40 - 本紙乐尺廋適用中國图家樣準（CNS ) Λ4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本1) 裝. *-°

C A7 B/ 418522 五 '發明説明（38 256Kb之記憶體陣列塊1-la〜l-4a。又，夹住記憶體陣列機控制部50a~50d且在記憶體陣列塊控制部50a〜50d之另方側上，配置有鄰接於行方向的256Kb之記憶體陣列塊卜 lb〜1041^央住配線塊1 9且在配線塊1 9之一方側上配置有輸出入資料緩衝器塊3a及周邊電路電源驅動器電晶_ 34a。輸出入資料缓衝器塊3a及周邊電路電源驅動器電晶體34a，係鄰接記憶體陣列塊l-4a而逐次配置於行方向上。又’央住配線塊1 9且在配線塊1 9之另一方側上配置有輸出入資料緩衝器塊3b及周-邊電路電源驅動器電晶體 34b。輸出入資料緩衝器塊3b及周邊電路電源驅動器電晶體34b，係鄰接記憶體陣列塊卜4b而逐次配置於行方向上。輸出入資料緩衝器塊3 a，係對應共同設在記憶體陣列塊 l-la~l-4a 上的 DQ 線偶 DQ0-DQ31-/DQ0-/DQ31 而設者°又，輸出入資料緩衝器塊3 b，係對應共同設在記憶體陣列塊Ι-lb〜l-4b上的DQ線偶DQ32-DQ63〜/DQ32-/DQ63 而设者。另外’直流電位生成塊2在圖2、16中，雖係鄭接配置於記憶體陣列塊1-1之行方向的一端上，但是在本例中，如圖2 2所示’係鄰接配置於控制塊上，並與控制塊相配合以形成控制♦直流電位生成塊5 〇2。圖23係顯示圖21所示之平面佈置圖中的宏塊單元之記憶體陣列塊Ι-la、記憶體陣列塊控制部5〇a及記憶體陣列塊卜11^另外，記憶體陣列電源驅動器塊4_ι、電源線塊 6a-l、6b-l係省略圖示。如圖2 3所示，在512Kb之記憶體陣列塊1-la ' hib的平面佈置圖中，記憶體陣列塊控制部 -41 - 本紙張尺度適用十囤囤家榇準（CNS ) A4规格（2!0χ297公趁 {请先閱讀背面之；这意事項再填芎本頁) 裝· 、1Τ 部头 il 4丨· ϊΐ -Τ 消 λ; il 卬 t A7 418522 五、發明説明（39 ) 5〇a，係與圖3中者相同，包含有列解碼器、行解碼器、列系控制電路等。在記憶體陣列塊控制部5〇之列方向的各侧上各自配置有記憶體陣列塊l_la、〗·“。記憶體陣列塊Ι-la，係由1 6個32Kb副記憶體陣列塊1〇卜 1〜101-16所構成，副記憶體陣列塊係鄰接配置於列方向上。記憶體陣列塊Ub亦同樣地由1 6個32Kb 副記憶體陣列塊10卜17〜101-32所構成，副記憶體陣列塊 101 -17〜101 -3 2係鄰接配置於列方向上。 32Kb副記憶體陣列塊1〇1·ΐ〜101—32之各個中，每16對之位元線偶BL、/BL對設有1對資料線偶DQ線偶，而32Kb副記憶體陣列塊101-1〜1〇卜16之各個具備有4對DQ線偶。亦即，32Kb副記憶體陣列塊101-1、1〇2-2 、...101-16，係各自具備有 4 對 DQ 線偶 DQO、/DQ0~DQ3、/DQ3，DQ4、/DQ4〜 DQ7、/DQ7， - DQ59、/DQ59〜DQ63、/DQ63。因而，記憶體陣列塊Ι-la，係具備有64對DQ線偶，即DQO、/DQO〜 DQ63、/DQ63。同樣地，32Kb副記憶體陣列塊1〇1_17、1〇1_ 18、…101-32，各自具備有4對DQ線偶DQ32、/DQ32〜 DQ35 ' /DQ35，DQ36、/DQ36〜DQ39、/DQ39，…DQ124’/ DQ124〜DQ127、/DQ127。因而，記憶體陣列塊，係具備有 64 個 DQ線偶，即 DQ32、/DQ32〜DQ127、/DQ127。因而，1Mb之記憶體陣列塊全體係具備有128對DQ線偶，即 DQO、/DQ0-DQ127、/DQ127。如此一個副記憶體陣列塊的記憶容量會成爲設計階段中之記憶體宏塊之記憶容量的最小單位，即成爲記憶體宏塊 _-42- 中困國家標半7[?NS ) A4规格（2’ 297公楚) ---- ---I -- 相衣--- < (請先閱婧背面之注意事項再填窍本頁)

11T 衫："部中次 Kh 3;/i^^u·^"·" 4 2 2 a? —------- B7 五、發明説明（4〇 ) 之圮憶容量擴張的基本單位。因而，若依據本例，則記憶 to在塊之記憶容量，可將副記憶體陣列塊之記憶容量當作基本單位做變更。 3 2Kb副記憶體陣列塊之個數p個，係可按照記憶體宏塊之規格適當做選擇，且可將8><1)對dq線偶設在記憶體陣列塊上。亦即，一般而言’當將Dq線偶之位元幅度設爲 Q ’將副記憶體陣列塊之個數設爲P時，就可將Q X P對的 DQ線偶設在記憶體陣列塊上。決定記憶容量之基本單位的副記憶體陣列塊的設計雖因係依人手作業而成者而要求相稱的設計時間，但是若一旦設計副記憶體陣列塊且登錄在檔館内的話，則依記憶體宏塊之規格所定的副記憶體陣列塊之設計，藉由CAD操作從檔館中取出已由人手設計而準備的記憶體陣列塊，並藉由自動處理副記憶體陣列塊的佈局就可容易且以短時間來實現0 圖24係顯示圖22所示之平面佈置圖中之宏塊單元的記憶體陣列塊1 -1 a、記憶體陣列塊控制部5〇a及記憶體陣列塊 Ι-lb。另外’記憶體陣列電源驅動器塊4_1、電源線塊6a_ 1、6b-1省略圖示。如圖2 4所示，在256Kb之記憶體陣列塊 Ι-la ' Ι-lb的平面佈置圖中，記憶體陣列塊控制部5〇a，與圖3中者相同，包含有列解碼器、行解碼器、列系控制電路等。在記憶體陣列塊控制部50a之列方向的各側上，各自配置有記憶體陣列塊1 - la、1 -1 b。記憶體陣列塊1-la，係由8個32Kb副記憶體陣列塊ι〇1_ -43- 本紙張尺度適州屮囤國家標牟（CNS ) A4規格（2!OX297公釐） (請先閱讀背面之注意事項再填寫本頁) 袈 * 418522 五、發明説明（41 ) I〜101-8所構成，副記憶體陣列塊101-1〜1〇丨_8係鄰接配置於列方向上。記憶體陣列塊Ι-lb亦同樣地由8個32Kb副記憶體陣列塊1〇1-9~101-16所構成，副記憶體陣列塊101_ 9〜101-16係鄰接配置於列方向上。 32Kb副記憶體陣列塊101-1〜101-16之各個中，每16對之位元線偶BL、/BL對（行對）設有1對DQ線偶，而32Kb副記憶體陣列塊101-1〜101-16之各個具備有4對DQ線偶。亦即，32Kb副記憶體陣列塊ίου、101-2 '…101-8，係各自具備有 4 對 DQ 線偶 DQ0、/DQ(KDQ3、/DQ3，DQ4、/DQ4〜 DQ7、/DQ7，.- DQ28、/DQ28〜DQ31、/DQ31。因而，記憶體陣列塊l-la，係具備有3 2對DQ線偶，即DQ0、/DQ0〜 DQ31、/DQ31。同樣地’ 32Kb副記憶體陣列塊101-9、1〇1· 10、…101-16，各自具備有4對DQ線偶DQ32、/DQ32〜 DQ35、/DQ35，DQ36、/DQ36~DQ39、/DQ39，"·ϋ<559，/ DQ59〜DQ63、/DQ63。因而，記憶體陣列塊卜tb，係具備有 32 對 DQ線偶，即 DQ32、/DQ32〜DQ63 ' /DQ63。因而， 5 12Kb之記憶體陣列塊全體係具備有6 4對DQ線偶，即 DQ0、/DQ0〜DQ63、/DQ63 ° 圖2 5係概略顯示圖23、24所示之記憶體陣列塊1 -1之 3 2Kb副記憶體陣列塊101 -1的構成，2個16Kb副記憶體陣列塊15卜1、151-2係配置在行方向上。2個16Kb副記憶體陣列塊15卜1、151-2所鄰接的端部間配置有鄰接該等端部的感測放大器·行開關1 52-2。配置在端部間的感測放大器 •行開關152-2係與2個16Kb副記憶體陣列塊151-1、151-2 -44 - 本紙張尺度遙用中國國家標隼（CNS ) A4規格（21〇Χ297公釐） (請先間讀背面之注意事項再填寫本頁) 装訂 4185 22 五、發明説明（42 ) 共享。又，在行方向中配置有與2個16Kb副記憶體陣列塊 151-1、151-2之各自的另一方端部上鄰接的感測放大器· 行開關 151-1、151-3。圖2 6係與圖2 5相同’顯示圖21、22之宏塊單元之記憶體陣列塊1-2之32Kb副記憶體陣列塊102-〗的概略構成，記憶體陣列塊1-2之32Kb副記憶體陣列塊102-1，係在行方向上鄰接配置於記憶體陣列塊1-1的32Kb副記憶體陣列塊 101-1上。在記憶體陣列塊1-2之32Kb副記憶體陣列塊ioii 中，2個16Kb副記憶體陣列塊1:51-1、15 1-2係配置於行方向上。2個16Kb副記憶體陣列塊151-1、151-2所鄭接的端部間配置有鄰接該等端部的感測放大器•行開關152_1。配置在端部間的感測放大器*行開關152-1係與2個16Kb副記憶體陣列塊15卜1、1 5 1 -2共享。又，在行方向中配置有與2個16Kb副記憶體陣列塊151 -1、1 5 1 -2之另一方端部上鄰接的感測放大器·行開關152-2。在記憶體陣列塊102-中，雖然沒有設置相當於在32Kb副記憶體陣列塊1〇卜1(圖 25)中鄰接設於1 6Kb副記憶體陣列塊1 5 1 -1的上述另一方端部上的感測放大器·行開關152-ΐ之感測放大器•行開關。代之者，鄰接設於記憶體陣列塊10卜1(圖25)中之副記憶單元陣列1 5 1 -2的上述另一方端部上的感測放大器•行開關152-3係爲共享。記憶體陣列塊102-1中之副記憶單元陣列151-1，係在行方向上鄰接配置於記憶體陣列塊1〇卜 1(圖25)中之感測放大器·行開關152-3上。就圖21、22之宏塊單元之其他的記憶體陣列塊1-3、1-4的32Kb副記憶體 -45- 本紙伖尺度诮用中g國家標卒（CNS ) A4規格（2丨〇><297公瀣） (請先閲讀背面之注意事項再填寫本頁)

i 4185 22 at B7 五、發明説明（43 ) 陣列塊而言由於係與圖2 6所示之32Kb副記憶體陣列塊 102-1相同，所以省略其説明。圖27係詳細顯示圖23之1Mb之記憶體陣列塊的全體，尤其是與記憶體陣列塊Ι-la中之32Kb副記憶體陣列塊iou 之DQO、/DQO相關部分的構成。32Kb副記憶體陣列塊ι〇1_ 1之電路構成，若與圖5之記憶體陣列塊之電路構成相比較則可明白地知道基本上是相同的。然而，其所具備的 DQ線偶之對數係不同的。亦即，圖5之記憶體陣列塊 la，具備有DQO、/DQO〜DQ63、7DQ63之64對的DQ線偶，相哿於此，圖2 7之記憶體陣列塊1-1 a的副記憶體陣列塊 101-1，具備有DQO、/DQO〜DQ3、/DQ3之4對的DQ線偶。亦即，圖27之副記憶體陣列塊101-1〜101-32之各個所具備的；DQ線偶之對數，對圖5之記憶體陣列塊所具備的Dq線偶之對數是爲1/16。DQ線偶之對數會減少至1/16，係因將記憶容量之擴張單位設爲32Kb，且形成在每1 6行份的位元線偶上設置1對DQ線偶的構成所致。藉由DQ線偶之對數爲1/16，只要選擇32Kb副記憶體陣列塊之行方向的配置個數就可很容易實現以4位元單位決定記憶體宏塊之規格的I/O數。另外，圖2 7之記憶體陣列塊1 -1，係具備有3 2個 32Kb副記憶體陣列塊，因而全體而言，具有dq〇、 /DQ〇〜DQ127、/DQ127之 128對的 DQ線偶。圖28爲與圖27相同的圖，詳細顯示圖21之宏塊單元之記憶體陣列塊1 - 2的全體，尤其是與記憶體陣列塊1 -2中之 32Kb副記憶體陣列塊102-1之DQ〇、/DQ0相關部分的構本紙張尺度適川中國國家標率（CNS > A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝訂 A7 Τ'*， D / 418522__ 五、發明説明（44 ) (讀先閱讀背面之注意事項再填寫木頁〕成。圖28之構成幾乎與圖27之構成相同。其不同點在圖 2 8中可明顯得知’在副記憶體陣列塊中，未設有相當於記憶體陣列塊1-1之32Kb副記憶體陣列塊(圖27) 中之感測放大器·行開關15 2 -1的感測放大器•行開關。代之者，鄰接設於記憶體陣列塊Ua之記憶體陣列塊1〇1_ 1 (圖2 7 )中之曰(J ό己憶單元陣列151 - 2的上述另一方端部上的感測放大器·行開關152-3係爲共享。另外，從容易理解的觀點來看，圖2 8係顯示鄰接設於記憶體陣列塊〗a之記憶體陣列塊101-1(圖2 7)中之副-記憶單元陣列ι51_2的上述另一方端部上的感測放大器•行開關1 52_3。就圖2 1之宏塊單7L之其他的記憶體陣列塊、1_4的32Kb副記憶體陣列塊而言由於亦與圖2 8所示之32Kb副記憶體陣列塊102-1 相同，所以省略其説明。在1對DQ線偶上，連接有1 6行份的位元線偶。在1 6行份的位元線偶之中，由於在由行選擇信號所選擇的1行份之位元線偶和1對DQ線偶之間可授受資料，所以可同時輸出入的位元數（〗/〇數）’會在每一 32Icb副記憶體陣列塊中成爲4位元（41/〇數），且在每一1Mb副記憶體陣列塊中成爲 128位元（1281/0數）。圖2 9係詳細顯示圖2 4之512Kb之記憶體陣列塊的全體，尤其是與記憶體陣列塊卜〗a中之3 2Kb副記憶體陣列塊i 〇! _ 1之DQ〇、/Dq〇相關部分的構成^ 32Kb副記憶體陣列塊 101-1之電路構成’若與圖5之記憶體陣列塊之電路構成相比較則可明白地知道基本上是相同的。然而，其所具備的 47- 4 185 22 at ___ __ B7 五、發明说明（45 ) DQ線偶之對數係不同的。亦即，圖5之記憶體陣列塊j _ la ’具備有DQO、/DQO〜DQ63、/DQ63之64對的DQ線偶，相對於此，圖2 9之記憶體陣列塊卜1 a的副記憶體陣列塊 101-1，具備有DQO、/DQO〜DQ3、/DQ3之4對的DQ線偶。亦即，圖29之副記憶體陣列塊ίου〜:101-16之各個所具備的 DQ線偶之對數’對圖5之記憶體陣列塊所具備的dq線偶之對數是爲W16。藉由DQ線偶之對數爲1/16，在與圖27、 28相關敘述的1Mb記憶體之情況相同，只要選擇32Kb副記憶體陣列塊之行方向的配置個數就可容易實現以4位元單位決走5己憶體友塊之規格的I/O數。另外，圖29之記憶體陣列塊1-1 ’係具備有1 6個32Kb副記憶體陣列塊，因而全體而言，具有DQ0、/DQ0〜DQ63、/DQ63之6 4對的DQ線偶。圖30爲與圖28相同的圖，詳細顯示圖22之宏塊單元之記憶體陣列塊1 - 2的全體，尤其是與記憶體陣列塊丨_ 2中之32Kb副記憶體陣列塊1〇2_1之DQ0 ' /DQ0相關部分的構成。圖30之構成幾乎與圖28之構成相同。其不同點在圖 3 0中可明顯得知，在副記憶氇陣列塊102-1中，未設有相當於記憶體陣列塊1-1之32Kb之副記憶體陣列塊ίου(圖 2 9 )中之感測放大器.行開關152-1的感測放大器•行開關。代之者，設於記憶體陣列塊l_la之記憶體陣列塊丨 (圖29)中之記憶體陣列塊l_2a側上的感測放大器·行開關 152-3係爲共享。另外，從容易理解的觀點來看，圖3 〇係 .顯示設於記憶體陣列塊l-la之記憶體陣列塊1〇1 _丨（圖2 9)中之記憶體陣列塊l-2a側上的感測放大器•行開關152_3。就 _________-48- 本紙張尺度適扣中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背Vg之注意事項再填寫本頁} 裝

*1T A7 B7 4 185 22 "X、發明説明（46 圖2 2 l宏域單元之其他的記憶體陣列塊卜3、丨_4的32]^副記憶體陣列塊而言由於亦與圖2 8所示之32Kb副記憶體陣列塊102-1相同，所以省略其説明。在1對DQ線偶上，連接有：6行份的位元線偶。在〖6行份的位凡線偶之中，由於在由行選擇信號所選擇的1行份之位元線偶和1對Dq線偶之間可授受資料，所以可同時輸出入的位元數（I/O數），會在每一 32Kb副記憶體陣列塊中成爲4位7L ( 41/0)，且在每一 5 12Kb記憶體陣列塊中成爲 64 位元（6 41/0)。圖27〜30之記憶體陣列塊中之感測放大器•行開關的詳細構成’係與圖7所示者相同。圖3 1係顯示圖21、22之平面佈置圖中之控制塊5〇2的構成。圖3 1之控制塊5 〇 2係包含有與圖2所示之控制塊5相同構成的控制塊5和與圖2所示之電位生成塊2相同構成的電位生成塊2。若將圖31中之控制塊502之構成，與圖2之平面佈置圖中之控制塊5之構成相比較時，則在圖3 1之控制塊502的構成更具備有直流電位生成塊2的點上是不同的。相對於此，在圖2之平面佈置圖中，直流電位生成塊2係鄰接配置於1Mb記憶體陣列塊丨的上端。圖2之平面佈置圖之構成點係與圖21、22之平面佈置圖之構成不同。在圖21、22之平面佈置圖中，係將直流電位生成塊2之配置，如圖2之平面佈置圖所示般地從1 Mb記憶體陣列塊 1 _ 1之上端的配置，變更至控制塊内的理由，係因在將控制塊配置於記憶體塊上端的情況，列方向中之記憶體陣列 49- 本紙張尺度均；}1中囚闽本^'((’奶）/\4现相（2丨0\ 297公#) (請先閱讀背面之注意事項再填寫本頁) 裝訂乂’J ίί f: i\ 印

4 185 2 2 A7 ____ B7 五、發明説明（47 ) 塊1-1的幅度，會依所配置的複數個32Kb副記憶體陣列魏的個數而變化，且記憶體陣列塊之列方向中的寬幅和直流電位生成塊2之列方向中的寬幅不一定要相等所致。爲了規避此，在圖21、22之平面佈置圖中，係將直流電位生成塊2之配置’如圖2之平面佈置圖所示般地從1 Mb記憶體陣列塊1-1之上端變更至控制塊内。圖3 2及3 3係顯示圖3 1中之控制及直流電位生成塊502的詳細構成。如圖3 2及3 3所示，控制及直流電位生成塊502，係包含有控制塊5 ’與由/RAS緩衝器7 1、列位址緩衝器72-0〜72-8、73、74、/CAS緩衝器75 '行位址缓衝器76-0〜76-3及WE 緩衝器7 7及輸出入資料緩衝器控制電路7 8所構成之圖1所示者相同的構成；以及直流電位生成塊2，由各種的電位產生電路所構成

/RAS緩衝器7 2，係基於由記憶體宏塊之外部所提供的列位址選通信號/RAS以產生在記憶體宏塊之内部所使用的列位址選通信號RASintD 列位址緩衝器72-0~72-8，係與列位址選通信號RASint同步且將列位址信號（外部列位址信號）AR0〜AR8取入於記憶體宏塊内部，以產生内部列位址信號AROint〜AR8int、 /AROint〜/AR8int。該内部列位址信號AROint〜AR8int、 /AROint〜/AR8int，係提供至列解碼器上，用以選擇被選擇之記憶體陣列塊内之5〗2列之中的1列。列位址緩衝器73、74，係與列位址選通信號RASint同步 _-50- 一本紙張尺度適Λ中囤國家榇準（CNS ) A4規格（210X297公釐） (請先Κ讀背面之：i£意事項再填寫本頁} 袈 ,1Τ 418522 五、發明説明（48 ) 且將列位址信號（外部列位址信號）AR8、AR1 〇衣入於記憶體宏塊内部，以產生内部列位址信號AR9mt、ARlOint、 /AR9int〜/AR10int。該内部列位址信號 AR9int、ARlOint、 /AR9int〜/ARlOint，係從複數個記憶體陣列塊（例如，4個）中選擇1個記憶體陣列塊。用以選擇記憶體陣列塊之列位址信號（塊選擇用列位址信號）之數量，係按照記憶體宏塊内之記憶體陣列塊之數量而變。如圖3 2及3 3所示，控制及直流電位生成塊5〇2中之控制塊:> 的構成係與圖1 1所示之控制塊5的構成相同，因而就與圖11、12相關敘述的説明，例如關於記憶體塊之選擇的開關SW1~SW6之切換的説明，即使對本例*言亦可同樣的適用。直流電位生成塊2 ’係具備有基板電位產生電路29、字線電位產生電路3 〇、位元续啦 m 位兀1每丑位產生電路3 I '感測放大益電源驅動器基準Φ彳上# # + ⑤ 丞旱电伋產生電路3 2及周邊電路電源基準弘位產生電路33。基板電位產生電路Μ，係用以g吐板電位卿。㈣〜產以㈣㈣中之基信號所撰遥、J 產“路3 〇，係用以產生依列位址路幻，係在Π至/線的電位VPP。位元線電位產生電前爲了將位元咸:目"一守化成預定値而設。器％源驅動器基準電位產生電路3 2，# λ # 外部電源VEX 丁而產生電源WA。 $豹2,係基於 -51 - A4規格（210X297公楚） (锖先閱讀背面之注意事項再填荇本頁)

4185 22 at p—.____________B7____ 五、發明説明（49 ) 周邊電路電源電位產生電路33，係由周邊電路電源電位產生電路3 4，係提供外部電源νΕχτ以產生電源vpp工；以及周邊電路電源，提供電源VPPI至閘極上用以產生驅動記憶體宏塊中之周邊電路的内部電源VINT所構成。電源VPPA係提供至圖21、22之平面佈置圖中之記憶體陣列電源驅動器塊4上》記憶體陣列電源驅動器塊4，係用以產生感測放大器驅動器（例如參照圖1 5 )的電源vaa。 έ己憶體陣列電源驅動器塊4係由MOS電晶體所構成，而電源VPPA係輸入至該M0S電晶體-之閘極上。該M〇s電晶體之汲極係與外部電源VEXT連接’且從源極取出電源 VAA ’並k供至感測放大器驅動器上。感測放大器驅動器，係用以產生提供至感測放大器之信號Sap、/SAN。圖3 4係詳細顯示圖2 1之記憶體宏塊之平面佈置圖中之輸出入資料緩衝器3a及周邊電路電源驅動器塊34a的構成。雖未圖示’但是輸出入資料緩衝器塊及周邊電路電源驅動器塊34b之構成亦爲相同。 ^^.部中夫"··^^:-^-1·"^ 合竹叔卬：^ 如圖34所示，輸出入資料緩衝器塊33，係由鄰接配置於列方向的64個輸出入資料緩衝器塊構成。64 個輸出入資料緩衝器3a-1〜3a_64係對應以對^卩線偶DQ〇、 /DQO-DQ63、/DQ63而設。例如，對應DQ線偶DQO、/DQO對’ DQ線偶DQ1、/DQ1 對’ DQ2、/DQ2對，…而各自配置有輸出入資料緩衝器μι 、 3a-2 、 3a-3 、 … 。又，64個輸出入端子1/〇0〜；[/〇63係對應6 4個輸出入資料 _________ -52- 本紙張尺度適中國國家榡牟（CNS ) A4規格（2i〇x29·)公釐） (418522 A7 -—---------κ；五、發明説明（5〇 ) 緩衝器3&七3&_64而設，64個輸出入資料緩衝器係各自與64個輸出入端子1/00〜1/063連接a ,如此爲了由複數個輸出入資料緩衝器來構成輸出入資料緩衝器塊’而有必要預先設計輸出人資料緩衝器。輸出入資料緩衝益:C設計雖係依人手作業而成且被要求相稱的設计時間’但是若—旦設計輸出入資料緩衝器且事先登錄在標館内的居’則依死憶體宏塊之規格所定的輸出入資料緩衝器塊之成汁，藉由Cad操作從樓館中取出已由人手設計而準備的輸出入資料緩衝器，並藉由自動處理輸出入資料緩衝器的佈局就可容易且以短時間來實現。周邊電路電源驅動器塊34a係鄰接設於輸出入資料緩衝器3 a上《亦即’係鄰接且對應互相鄰接配置於列方向的 , 64個輸出入資料緩衝器，而64個周邊電路電源驅動器34a-l〜34a-64係鄰接配置於列方向上。例如，係對應輸出入資料緩衝器334'3a_2 ' 3a_3 '…而各自配置有周邊電路電源驅動器Mad、34a-2、3^-3、...。由於輸出入資料缓衝器3b及周邊電路電源驅動器34b之構成亦爲相同，所以簡單説明之。亦即，輸出入資料緩衝器塊3b，與輸出入資料緩衝器塊3 a相同’係由鄰接配置於列方向之6 4個輸出入資枓缓衝器所構成。周邊電路電源驅動器3朴亦由鄰接配置於列方向之64個周邊電路電源驅動器所構成。接著，周邊電路電源驅動器34b係對應配置於輸出入資料緩衝器塊3 b 上。亦即，周邊電路電源驅動器塊34b之64個周邊電路電 ----------- 53 - 本紙張尺度述/i]中國國家標準（CNS ) A4現格（210X297公釐〉 ---------..^衣 ~1 .訂 _ (請先M讀背面之注意事項再填寫本頁) 經免部中头化4'·而h η消於合竹.it印ίί _____ 418522' A7 ------------一 B? 五、發明説明（a ) 源驅動器係對應配£於輸出人資料緩衝器塊3b之μ個輸出入資料缓衝器上。 ”各周邊电路甩源驅動器，係提供外部電源仰XT以作爲 /動電源’且從周邊電路電源驅動器基準電位產生電路。3(圖8)提供電源νρρι以作爲控制信號而產生内部電源 vmT。内部電源VINT係提供至各輸出入資料緩衝器上以 =爲驅動見源，且，提供至其他的電路，例如位址緩衝器歹J解碼器、行解碼器等上以作爲驅動電源。各周邊電 2電源驅動器之構成，例如，如圖8之控制塊5内的直流黾位生成塊2中之周邊電路電源驅動器3 4所示，係由电晶體所構成。在M〇s電晶體之汲極上提供外部電源 VEXT以作爲驅動電源，且在閘極上從周邊電路電源驅動器基準電位產生電路3 3中提供電源VPPI以作爲控制信號而產生内部電源VINT。内部電源VINT係提供至各輪出入資料緩衝器上以作爲驅動電源。如此爲了由複數個周邊電路電源驅動器來構成周邊電路電源驅動器，而有必要預先設計周邊電路電源驅動器。周邊電路電源驅動器之設計雖係依人手作業而成且被要求相稱的設計時間，但是若—旦設計周邊電路電源驅動器且事先登錄在檔館内的話，則依記憶體宏塊之規格所定的周邊電路電源驅動器之設計，藉由CAD操作從檔館中取出已由人手設計而準備的周邊電路電源驅動器，並藉由自動處理周邊電路電源驅動器的佈局就可容易且以短時間來實現。在圖34所示之平面佈置圖中，64個輸出入資料緩衝器 -54- 本紙故尺度適州中國_家榡準（CNS ) Μ规格（2】〇X 297公茇） f請先閱讀背面之注意事項再填寫未頁} 裝

、1T 4 18522 at _ B7 五、發明说明（52 ) 塊3a-l〜3a-64和64個周邊電路電源驅動器以大概互相相等的間距排列在列方向上。64個輸出入資料緩衝器塊3a-l〜3a-64及64個周邊電路電源驅動器34&_ 1〜34a-64係對應64對DQ線偶DQO、/DQ0〜DQ63、/叫幻對而設，64對DQ線偶Dq0、/Dq〇〜DQ63、/DQ63對由於係以每4對設在各32Kb副記憶體陣列塊上，所以輸出入資料緩衝器塊3a-l〜3a-64及周邊電路電源驅動器34“〜34a_64之間距爲32Kb副記憶體陣列塊之列方向的間距之1/4。因而，如圖34所示’可將64個輸出人資料缓衝器〜33_64及 64個周邊電路電源驅動器34a-l〜34a-64之列方向的排列個數設爲32Kb副記憶體陣列塊之列方向的排列個數之4倍，以適於多位元輸出者。圖3 5係顯示輸出入資料緩衝器之具體的構成例。輸出入緩衝器係由讀出缓衝器11 1和寫入缓衝器112所構成。讀出缓衝器111係依讀出控制信號RDEN所控制，且將DQ線偶例如DQO、/DQO上之資料輸出至I/O部。讀出緩衝器u】係依控制信號WTEN所控制，且將輸入至I/O部的寫入資料輸出至DQ線偶DQO、/DQO。圖36係顯示圖22之記憶體宏塊之平面佈置圖中之與圖 3 4相同的圖。亦即，圖3 6係詳細顯示圖2 1之記憶體宏塊之平面佈置圖中之輸出入資料緩衝器塊3a及周邊電路電源驅動器塊34a的構成。雖未圖示，但是輸出入資料緩衝器塊3 b及周邊電路電源驅動器34b之構成亦爲相同。如圖3 6所示，輸出入資料緩衝器塊3 a，係由鄰接配置 ^__________-55- 本紙張尺度適國家標準（CNS ) Μ規格（2丨0X297公釐） (請先閱讀背面之注意事項再填艿本頁) 裝.

，1T 418522 五、發明説明（53 ) —.—-----裝— I · (請先閱讀背面之注意事項再填寫本頁) 於列方向的3 2個輸出入資料緩衝器3a]〜3a_32所構成。32 個輸出入資料緩衝器〜3a_32係對應3 2對DQ線偶DQO、 /DQO〜DQ31、/DQ31而設。與圖3 4所示之輸出入資料緩衝器塊中者相同，例如，對應 DQ線偶 DQO、/DQO對，DQ線偶 DQ1、/DQ1 對，DQ2、 /DQ2對，…而各自配置有輸出入資料緩衝器、3a-2、 3 a·3、"-。周邊電路電源驅動器塊34a係鄰接設於輸出入資料緩衝器3 a上。亦即，係鄰接且對應-互相鄰接配置於列方向的。2個輸出入資料緩衝器3a-l~3a-32，而32個周邊電路電源驅動器34a-l〜34a-32係鄰接配置於列方向上。例如，係對應輸出入資料缓衝器、3a_2、3a_3、…而各自配置有周邊電路電源驅動器34a-l、34a-2、34a-3、…。由於輸出入資料緩衝器塊3b之周邊電路電源驅動器塊34b之構成亦爲相同，所以簡單説明之。亦即’輸出入資料緩衝器塊3b，與輸出入資料缓衝器塊3 a相同’係由鄰接配置於列方向之3 2個輸出入資料緩衝器所構成。周邊電路電源驅動器34b亦由鄰接配置於列方向之32個周邊電路電源驅動器所構成。接著，周邊電路電源驅動器塊34b係對應配置於輸出入資料缓衝器塊3 b 上。亦即，周邊電路電源驅動器塊34b之3 2個周邊電路電源驅動器係對應配置於輸出入資料緩衝器塊3 b之3 2個輸出入資料緩衝器上。又’ 32個輸出入端子1/〇0〜1/〇31係對應32個輸出入資料 -56- 本紙張尺度適州中國國家橾準（CNS ) a4规格（2】0><297公釐） 418522 A7 B7 五、發明説明（ 54 -¾—却屮头^卑而 ρ'Η1"·"ζ'?η'"^^ 缓衝器3a-l~3a-32而設，32個輸出入資料緩衝器3a-l〜3a-32係各自與32個輸出入端子POO〜1/03 1連接。在圖36所示之平面佈置圖中，32個輸出入資料缓衝器塊3a-l〜3a-32和32個周邊電路電源驅動器34a-卜343-32係以大概互相相等的間距排列在列方向上。3 2個輸出入資料缓衝器塊3a-l~3a-3 2及32個周邊電路電源驅動器34a-卜34a-32係對應 3 2 對 DQ線偶 DQO、/DQO〜DQ31、/DQ31 對而設，3 2個DQ線偶DQ〇、/DQ0-DQ3 1、/DQ31對由於係以每4對設在各32Kb副記憶體陣列塊上，所以輸出入資料緩衝器塊3a-l〜3a-32及周邊電路電源驅動器34a-l〜34a-32之間距爲32Kb副記憶體陣列塊之列方向的間距之1/4。圖3 4之輸出入資料緩衝器塊係由6 4個輸出入資料緩衝器塊3a-l〜3a-64及64個周邊電路電源驅動器34a-l〜34a-64 所構成，相對於此，圖3 6之輸出入資料緩衝器塊係由3 2 個輸出入資料緩衝器塊3a-l〜3a-32及3 2個周邊電路電源驅動器34a-l〜34a-32。除了此點以外，圖36之平面佈置圖之構成係與圖34之平面佈置圖之構成相同。圖3 7係顯示圖3 4之輸出入資料緩衝器塊之變形例的構成圖。亦即在本例中，輸出入資料緩衝器3a-1〜3a_64之間距雖與圖34所示之例不同，但是周邊電路電源驅動器之間距卻成爲輸出入資料緩衝器3a]〜3a_64之間距的8倍，且周邊電路電源驅動器塊34a係由8個周邊電路電源驅動器 34a-l〜34a-8所構成。亦即，周邊電路電源驅動器34a_ 1〜34a-8义間距係與32Kb副記憶體陣列塊1〇卜1〜〗01_8之間本紙乐尺度適ϊιί中賴家蘇（cns 規格公楚 (請先聞讀背面之注意事項再填寫本I ) 袈· τ' ,-·β 4 185 22 A7 _________ B7 五、發明説明（55^ ' 距的2倍相等。另外，與圖34中的情況相同，64個輸出入端子 1/00〜1/〇63係對應64個輸出入資料緩衝器塊^卜^以而 5又’ 6 4個輸出入資料缓衝器塊3a-1 ~3a-64係各自與6 4個輸出入端1/00〜1/063連接。圖38係顯示圖36之輸出入資料缓衝器塊之變形例的構成圖。亦即在本例中，輸出入資料缓衝器之間距雖與圖36所示之例不同，但是周邊電路電源驅動器之間距卻成爲輪出入資料缓衝器-3&_〗〜3a_32之間距的8倍，. 且周邊電路電源驅動器塊34a係由4個周邊電路電源驅動器 34a-l〜34a-4所構成。亦即，周邊電路電源驅動器34a_ 1〜34a_4之間距係與32Kb副記憶體陣列塊101-1〜101_4之間距的2倍相等。另外’與囷36中的情況相同，32個輸出入端1/00〜1/031 係對應3 2個輸出入資料缓衝器塊而設，3 2個輸出入資料緩衝器塊3a-丨〜3a-32係各自與3 2個輸出入端 1/00 〜1/03 1 連接。在多位元輸出之DRAM宏塊中，輸出入資料緩衝器部及周邊電路電源驅動器之消耗電流非常大，且在DRAM宏塊中所消耗的電流之50%以上係由輸出入資料緩衝器及周邊電路電源驅動器所消耗。在上述構成中，由於係取在每一 DQ線偶上配置有輸出入資料緩衝器及周邊電路電源驅動器的手法，所以按照DQ線偶之對數，因可改變所設之I/O 輸出入資料緩衝器及周邊電路電源驅動器的個數，故可迴 __________-58- 本紙伕尺度過川中國國^^ ( CNS ) Λ4规格_( 2丨0X297公茇） (請先閱讀背面之注意事項再填寫本莨) 裝. ! 418522 A? B7 五、發明説明（56 ) 避輸出入資料缓衝器部之湛错 „ 丨艮費的電流消耗和晶片尺卄夕描二=:„數，改變所設之_出“ 入資料緩衝器及：Γ %源驅動器的個數，而可將ί/〇輸出入責料緩衝器及周邊電路雨，店 ., 私路见源驅動器中之電晶禮尺寸之入計値設足在必要的最小値上 ^ σ k上又故。若依據上述構成，則在麵很少JL消耗電流很小的情沉周邊電路電源驅動器之電晶體尺寸的必要面積會變小。若再依據上述構成，則由於周邊％路電源驅動器U接配置於電流消耗多的輸出入資料緩衝m以讀以資料讀器及㈣電路電源驅動器〈間的電源匯流排電阻所產生的輸出入資料緩衝 !§電源之電位降會變小。圖3 9係顯示關於本發明之記憶體宏魂的設計流程圖。首先，設計用以構成記憶體宏塊之基本要素的塊。在此所•^计之塊上，包含有直流電位生成塊、記憶體陣列塊 (Kb)、輸出入資料緩衝器塊、記憶體陣列電源驅動器塊、控制塊及電源線塊。在設計控制塊時，如上述般，基於記憶體宏塊之最大如量，決定輸入塊選擇用列位址信號的位址缓衝器數。其次’就由此所設計的記憶體宏塊之规格（記憶容量、列數、行數、I/O數等）加以確認。亦即，進行由此所欲設計的記憶體宏塊之規格（記憶容量、列數、行數 '〗/〇數等）的確認。即，就記憶容量、列數 '行數、1/()數，例如調查是否成立記憶容量=列數X行數X I/O數的式子，以確認成立之情況。當成立已被確認時，則輸入以規格所规定的 -59- 本紙張尺度通中®國家榡率（CNS ) A4说格（210X297公釐） I 1 I , (請先閱讀背面之注意事項再填寫本頁 J. I^N I I -- . — I -IΛr^-- 1^1 1= 1 I - n^i I - - 1 It --. A7 4185 22 五、發明説明（57 ) 該等記憶容量、列數、行數、Ϊ/0數等，其次，基於每— 副記憶體陣列塊之：DQ線偶數Q和1/〇數R以計算副記憶體陣列塊數P=(R/Q)。又，將輸出入資料緩衝器設定成等於 p。其次，記憶體宏塊之記憶容量（或是，列數、行數）N 及副記憶體陣列塊之記憶容量Μ及P以計算記憶體陣列塊數l=n(m χρ)。在決定該等數之後，藉由CAD處理，自動组合副記憶體陣列宏塊及輸出入資料緩衝器而形成與規格一致的副記憶體陣列宏塊及輸出入資料緩衝器塊以構成記憶體宏塊。同時，基於記憶體陣列宏塊數L藉由CAD處理自動進行控制塊内之塊位址用開關之切換。根據以上記憶體宏塊之設計就算完成a之後’組合由閘陣列或是標準單元所構成的暹輯部和記憶體宏塊，邏輯混成記憶體之設計就完成。若依據琢種的設計手法，則當決定記憶體宏塊之規格時，藉由CAD處理自動配合預定數的副記憶體陣列塊，及較佳者更配合預定數的輸出入資料緩衝器、周邊電路基準驅動器以構成記憶體宏塊。同時，基於記憶體陣列宏塊數 L藉由CAD處理自動進行控制塊内之塊位址用開關之切換。因而，可提供以很短的設計期間及面積架空少的記憶體宏塊。 [發明之效果] 如以上説明般，右依據本發明之邏輯混成記憶體，則可達如下之效果。藉由CAD處理，只要組合p x [個M位元之副記憶體陣列 ~ —----.___~ 60 - 本紙乐尺度適用中國國家標準（CNS ) ΜίΙ^^〇χ29Ί/^Τ (請先閱讀背面之注意事項再4荇本頁) 裝· 11Τ 418522 A7 57 61 - 五 '發明説明（58 ) 塊二就可設計MXL位元之記憶體宏4。而且，感測放大器一仃開關自於爲存在於其兩端之二個記憶單元陣列所共 ^，所以即使㈣體«之記憶容量變大，面積架空也很 >。又，共同將DQ線偶及輸出入資料緩衝器塊設在複數個記憶體陣列塊上，亦對於却、^隐aa宏塊ι面積縮小上以所貢獻。又，在每一成爲記憶容量增減之最小單位的記憶體睁列塊上’由於配置記憶體陣列電源驅動器，户斤以可迴避在記憶容量很小時存在過剩尺寸之記憶體陣列電源驅動器的事〜、又在實現不同的記憶容量之記憶體宏’塊時，只要藉由CAD處理來切換㈣，以調節塊選擇用位址信號之數量即可。再者，藉由人手設計預先準備副記憶體陣列塊，並利用 CAD搡作自動處理按照所需要之記憶容量之數量的副記憶體陣列塊之佈局，依此不需要依人手所進行之複雜的設計變更就可實現時間短且按照規格的記憶體宏塊。又’預先準備基本單位之輸出入資料緩衝器，並利用 CAD操作自動處理按照所需要之記憶容量之數量的副記憶 fla陣列塊之佈局，依此不需要依人手所進行之複雜的設計變更就可容易實現I/O數之輸出入資料緩衝器塊。而且’藉由預先準備基本單位之周邊電路電源驅動器，並使用所需要數之周邊電路電源驅動器’利用CAD操作自動處理並置於輪出入資料緩衝器塊上且與輸出入資料緩衝器塊之列方向之寬幅的周邊電路電源驅動器，依此不需要本紙床尺度賴巾酬幻碑（⑽）㈣胳（21{)><297公楚 (請先閱讀背面之注意事項再填寫本頁) 裝 A7 418 5 2 2 五、發明説明（59) 依人手户斤進行之複雜的設計變更就可纟易實現^ 才=據以上況明，即使在記憶體宏塊之規格上有所變更，、要依人手所進行之複雜的設計變更，利用cAD操作之自動队计亦可在很短的設計期間内供給面積架空少的記憶禮友塊。亦即，利用人手進行既複雜有需要長期的設計期間I基本設計，且藉由對記憶體宏塊之規格變更使用基本汉冲並利用CAD操作以容易自動處理，就可在很短的時間内實現面積架空少的記憶體宏塊。 [圖式之簡單説明] - 圖1顯示邏輯混成記憶體之平面佈置圖的一例。圖2顯示本發明第一實施形態之記憶體宏塊的平面佈圖。圖3顯示圖2之記憶體宏塊的平面佈置圖。圖4顯示圖2之記憶體宏塊的平面佈置圖。圖5顯示圖3之記憶體宏塊内的構成圖。圖6顯示圖4之記憶體宏塊内的構成圖。圖7顯示共享感測放大器方式之感測放大器•行開關的構成圖。圖8顯示圓2之直流電位生成塊内的構成圏。圖9顯示圓2之記憶體陣列電源驅動器塊内的構成圖。圖10顯示圖2之輸出入資料緩衝器塊内的構成圖n 圖ϊ 1顯示圖2之控制塊内的構成圖。圖12顯示圖2之控制塊内的構成圖。圖13(a)、（b)、（c)、（d)各自顯示圖11及圖12之開關的切 _-62- >紙張尺度&]'丨，賴家標革(CNS ) Λ4規格（2:0X297公慶） (請先閲讀背面之注意事項再填寫冬頁) 裝. 訂 418522 A7 57 — 111 ..- -—— —. —- __ 五、發明説明（60 ) 換手法。圖1 4顯示圖2之電源線塊之内的構成圖^ 圖1 5顯示圖3及圖4之記憶體陣列塊控制部内的構成圖。圖1 6顯示4Mb記憶體宏塊之平面佈置圖的一例圖β 圖1 7顯示1 Mb記憶體宏塊之平面佈置圖的一例圖。圖1 8爲記憶體宏塊之設計流程圖。圖1 9顯示本發明第二實施形態之記憶體宏塊的平面佈置圖。圖20顯示圖19之記憶體宏塊的平面佈置圖。圖21顯示本發明第三實施形態之4Mb之記憶體宏塊的平面佈置圖。圖22爲與圖21相同的圖，顯示2Mb之記憶體宏塊的平面佈置圖。圖2 3顯示圖2 1之記憶體陣列塊的平面佈置圖。圖2 4爲與圖2 3相同的圖，顯示圖2 2之記憶體陣列塊的平面佈置圖。圖25概略顯示圖23、24之記憶體陣列塊之副記憶體陣列塊的構成局部圖。圖26概略顯示圖23、24之記憶體陣列塊之副記憶體陣列塊的構成其他局部圖。圖2 7詳細顯示圖2 3概略所示之副記憶體陣列塊的局部構成圖，尤其是，詳細顯示副記憶體陣列塊的局部構成圖。圖2 8詳細顯示圖2 3概略所示之副記憶體陣列塊的局部 -63 -_ 本紙張尺度通/丨]中园國家桴辛（CNS ) A4規格（210X297公瘦） --.------裝------1T------/L • · (請先閱讀背面之注意事項再填符本頁} A7 418522 五、發明説明（ei ) 構成圖’尤其是，詳細顯示副記憶體陣列塊的局部構成圖。囷29詳細顯示圖23概略所示之記憶體陣列塊的局部構成圖’尤其是，詳細顯示副記憶體陣列塊的局部構成圖。圖3 0詳細顯示圖2 3概略所示之記憶體陣列塊的局部構成圖’尤其是，詳細顯示副記憶體陣列塊的局部構成圖。圖3 1概略顯示圖21、22之記憶體之平面佈置圖中之控制塊•直流電位生成塊内的構成圖。圖3 2詳細顯示圖21、22之記憶體之平面佈置圖中之控制 *直流電位i生成塊内之控制塊5的構成圖。圖3 3詳細顯示圖21、22之記憶體之平面佈置圖中之控制 *直流電位生成塊内之直流電位生成塊的構成圖。圖34詳細顯示圖21之記憶體宏塊之平面佈置圖中之輸出入資料緩衝器塊及周邊電路電源驅動器塊的構成圖。圖35顯示輸出入資料緩衝器之具體的構成圖。圖36詳細顯示圖22之記憶體宏塊之平面佈置圖中之輸出入資料緩衝器塊及周邊電路電源驅動器塊的構成圖。圖37詳細顯示圖21之記憶體宏塊之平面佈置圖中之輸出入資料緩衝器塊及周邊電路電源驅動器塊的其它構成圖。圖38詳細顯示圖22之記憶體宏塊之平面佈置圖中之輸出入資料缓衝器塊及周邊電路電源驅動器塊的其它構成圖。圖3 9爲記憶體宏塊之設計流程圖。圖4 0顯示邏輯混成記憶體之平面佈置圖的一例圖。 -64，本紙乐尺度過州中國國家標準{ CNS 丨0X2^公Fi ^ (請先閱讀背面之注意事項再填巧本瓦〕裝訂 A7 4 18522 五、發明説明（62 ) 圖4 1顯示邏輯混成記憶體之平面佈置圖的一例圖。圖4 2顯示記憶體宏塊之平面佈置圖的一例圖。圖4 3顯示圖4 2之記憶體陣列塊内的構成圖。圖4 4顯示習知記憶體宏塊之平面佈置圓的一例圖。圖4 5顯示習知記憶體宏塊之平面佈置圖的一例圖。 [元件編號之説明] 1-1 ' 1-2 > •l-L :記憶體陣列塊 1-la、1-lb、l-2a、l-2b :記憶體陣列塊 2 :直流重位生成塊 3、3a、3b :輸出入資料緩衝器塊 3a-l〜3a-64 :輸出入資料緩衝器 4-1 ' 4-2、_’·4-：ί :記憶體陣列電源驅動器塊 5 :控制塊 6a-l〜6a-L、6b-l〜6b-L :電源線塊 7a、7b :電源線塊 8a、8b :電源線塊 9a :測試塊 9b :配線塊 10 :晶片 11 :邏輯部 12 :記憶體宏塊 13 :輸出入部（I/O部） 14a、14b :功能塊 15a〜15d、16a〜16d :副記憶體宏塊 -65- 本紙張尺度適ffl中國國家標準（CNS ) Α4規格（210'乂297公釐） (請先閱讀背面之注意事項再填艿本頁) 裝

、1T A7 4185 22 B7 五、發明说明（63 ) 17 :控制部宏塊 18 :配線部 19 :配線塊 20 :記憶單元陣列 21 :感測放大器 22 :列解碼器 23 :行解碼器 24 :輸出入資料缓衝器 25 ••列位址緩衝器 26 :行位址缓衝器 27 :列系控制電路 28 :行系控制電路 29 :基板電位產生電路 30 :字線電位產生電路 31 :位元線電位產生電路 32 :S/A驅動器基準電位產生電路 3 3 :周邊電路電源驅動器基準電位產生電路 34a ••周邊電路電源驅動器塊 34a-l~34a-64 :周邊電路電源驅動器 50a~50d :記憶體陣列塊控制部 51-1 ， 51-2 :記憶單元陣列 52-1-52-3 :感測放大器·行開關 61 :感測放大器 62 :行開關 (讀先閱讀背面之注意事項再4寫本頁) 裝

、1T -66- 本紙張尺廋適Λ中國國家標準（CNS )_八4規格（210Χ 297公釐厂 A7 4185 2 2 B7 五、發明説明（64 ) 63-1 ， 63-2 :等化器 64-1 ， 64-2 :單元陣列選擇閘 71 :/RAS緩衝器 72-0-72-8 ， 73 ， 74 :列位址緩衝器 75 :/CAS缓衝器 76-0-76-3 :行位址缓衝器 77 :/WE缓衝器 78 :輸出入資料緩衝器控制電路 80a :金屬層 80b :接觸層 81 :列解碼器 82 :字線驅動器 83 :AND電路 84 :列系控制電路 85 :感測放大器·等化控制電路 86 :感測放大器驅動器 87 ••行解碼器 91，92 :感測放大器 101-1 〜101-32 :副記憶體陣列塊 102-1 :副記憶體陣列塊 151-1 ， 151-2 :副記憶單元陣列 152-1〜152-3 :感測放大器*行開關 502 •控制•直流電位生成塊 DQO,/DOO~DQ127,/DQ127 :D Q線偶 SW1-SW6 :開關 --·------^------tr------/k, * (請先閱讀背面之注意事項再填艿本f ) __-67- 本紙張尺度通川中國S家標準（CNS ) A4現格（210X297公釐）

Claims

418522 號專: 案告本I 中文申請專利範申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) L -種邏輯混成記憶體，在單晶片上集成有記憶體宏槐和邏輯部’其特徵為：前述記憶體宏塊具備有，控制塊，具有緩衝由前述邏輯部所輸入之外部位址信號並生成内部位址信號的機構；至少一個記憶體陣列塊，具有配置成行列狀之各個N位元記憶容量之複數個記憶單元陣列、連接在別述記憶單元陣列上用以放大記憶單元之資料的感測放大器、接受由前述控制塊之内部位址信號生成機構所生成的内部位址信號用以選擇由内部位址信號所指定的行列上之位址之記憶單元的解碼器、及資料線；以及輸出入資料緩衝器塊，介以前述資料線接受由前述至少一個記憶體陣列塊之前述解碼器所選擇之記憶單元的資料並輸出至前述邏輯部上，藉此前述記憶體宏塊具有 N位元之整數倍的記憶容量。 2 .如申請專利範圍第1項之邏輯混成記憶體，其中，前逑至少一個記憶體陣列塊係在行方向上互相鄰接配置有複數個，前述資料線係將前述複數個記憶體陣列塊之前述記憶單元陣列上部設在行方向上，而前述複數個記憶體陣列塊係共享前述資料線。經濟部中央標準局員工消費合作社印製 3 .如申請專利範圍第1項之邏輯混成記憶體，其中，前述至少一個1己憶體陣列塊係在行方向上互相鄰接配置有複數個’而前述複數個記憶體陣列塊之互相鄰接之至少一對記憶體陣列塊塊係共享前述感測放大器。 4如申請專利範圍第1項之邏輯混成記憶體，其中，前述控制塊之前述内部位址信號機構係具備有複數個位址緩衝本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公羡）經濟部令央揉隼局貝工消費合作社印$L t 4 1B 5 2 ?; as B8 C8 _— _D8___ 六、申請專利範圍器’前述控制塊更進一步具備有複數個開關’.係為了使前述外部位址信號和前述内部位址信號的對應關係與前述記憶體陣列塊之位址分配得以一致而對應前述外部位址信號和前述複數個位址緩衝器之間而設者。 5 .如申請專利範圍第1項之邏輯混成記憶體，其中，前述控制塊之前述内部位址信號機構係具備有複數個位址緩衝器’前述控制塊更進一步具備有複數個開關，係為了使前述外部位址信號和前述内部位址信號的對應關係與前述記憶體陣列塊之位址分配得以一致而在使所希望之個數的位址緩衝器活性化之下對應前述外部位址信號和前述複數個位址緩衝器之間而設者。 6.如申請專利範圍第1項之邏輯混成記憶體，其中，前述記憶體宏塊更具備有與前述記憶體陣列塊之個數對應之個數的記憶體陣列電源驅動器塊，記憶體陣列電源驅動器塊係具備有接受外部電源電壓而生成使記憶體陣列動作之内部電源電壓的機構。 7·如申請專利範園第丨項之遲輯混成記憶體，其辛，前述記憶體陣列塊係具備有接受外部電源電壓而生成使記憶單元陣列動作之内部電源電壓的機構。 8.如申請專利範圍第6項之邏辑混成記憶體，其中，前述記憶體陣列電源驅動器塊係具備有接受外部電源電壓而生成使記憶體陣列動作之内部電源電壓的電源降壓電晶體。 9_如申請專利範圍第7項之邏輯混成記憶體，其中，前述記 --,--------裝------訂------k (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉隼局員工消費合作社印裝 418522 as Β8 C8 ________D8 六、申請專利範圍憶體陣列塊係具備有接受外部電源電壓而生成使記憶體陣列動作之内部電源電壓的電源降壓電晶體。 10. 如申請專利範圍第1項之邏輯混成記憶體，其中，前述記憶體陣列塊係具備有接受外部電源電壓，而生成供給至如述δ己憶體陣列塊、前述輸出入資料緩衝器塊、及前述控制塊之直流電源電位的電源電位生成塊^ 11. 如申請專利範圍第1項之邏輯混成記憶體，其中，更具備有電源線塊’係鄰接配置於前述複數個記憶體陣列塊之列方向的端部上，且含有電源線。 12. 如申請專利範圍第4或5項之邏輯混成記憶體，其中，前述複數個開關係按照前述對應關係而被選擇連接a 13·如申請專利範圍第1 2項之邏輯混成記憶體，其中前述開關’係由金屬配線層所構成’且按照前述對應關係而被選擇切斷。 14. 如申請專利範圍第1 2項之邏輯混成記憶體，其中前述開關，係由接觸配線層所構成，且按照前述對應關係而被選擇形成。 15. 如中請專利範圍第1項之邏輯混成記憶體，其中，前述記憶單元陣列係由配置成行列狀的DRAM所構成。 16. 如申請專利範圍第1項之邏輯混成記憶體，其中前述複數個記憶體陣列塊，係具備有記憶體陣列塊控制部，包含有列解碼器' 行解碼器及使前述感測放大器動作的驅動器；以及至少一個記憶單元陣列，至少配置在前述記憶體陣列塊控制部之列方向的一端上。 -3- 本紙法尺度逍用令國®家標準(CNsTMim ( 21 OX2!>7公釐） HIΓ· 1^1 - I I — -- - - I -1 1 :- I In ! -.j-rjjII— - I n (請先閎讀背面之注項再填寫本頁) ABCD 4 185 22 六、申請專利範園 17. —種邏輯混成記憶體，在單晶片上集成有記憶體宏塊和邏輯部，其特徵為：前述記憶體宏塊係由控制塊、至少一個記憶體陣列塊和複數個輸出入資料緩衝器塊所構成’前述控制塊具備有緩衝由前述邏辑部所輸入之外部位址信號並生成内部位址信號的機構，前述至少一個記憶體陣列塊係具備有解碼器’在列方向上配置有p個由配置成彳于列狀之Μ位元§己憶早元陣列所構成的副記憶單元陣列塊’接受由前述控制塊之内部位址信號生成機構所生成的内部位址信號而選擇由内部位址信號所指定的行列上之位置的記憶單元，前述副記憶體陣列塊更具備有連接在前述記憶單元上用以放大記憶單元之資料的感測放大器和用以硬出前述記憶單元陣列所選擇之行的資料之Q位元寬幅的資料線，前述複數個輸出入資料緩衝器塊之各個係具備有介以前述資料線而接受放大由前述至少一個記憶體陣列塊之前述解碼器所選擇的記憶單元之資料並輸出至前述邏輯部上的機構，藉此前述記憶體宏塊具有ΜΧΡ位元之整數倍的記憶容量和Qxp位元之輸出_入數。 18. 如申請專利範圍第1 7項之邏輯混成記憶體，其中，前述複數個記憶體陣列塊之各個係具備有接受外部電源電壓而生成前述感測放大器之内部電源電壓的電源電壓電晶體。 19. 如申請專利範圍第1 7項之邏輯混成記憶體，其中，前述至少一個記憶體陣列塊係在行方向上互相鄰接配置有複 —— ________ ____" 4 - 本紙浪尺度遑用中國國家標準（CNS ) A4規格（210X2^^7 ----------.裝------訂------卜 (請先閲讀背面之注意事項再填寫本頁} 經濟部中央標準局貝工消費合作社印裝 ABCD ^'^8522 六、申請專利範圍數個’前述資料線係將前述複數個記憶體陣列塊之前述圮憶單元陣列上部設在行方向上，而前述複數個記憶體陣列塊係共享前述資料線。 2〇.如申請專利範圍第i 7項之邏輯混成記憶體，其中，前述至少一個s己憶體降列塊係在行方向上都接配置有複數個’而前述複數個記憶體陣列塊之互相鄰接之至少一對記憶體陣列塊係共享前述感測放大器。 21·如申請專利範圍第1 7項之邏輯混成記憶體，其中，前述控制塊之前述内部位址信號機構係具備有複數個位址緩衝器’前述控制瑰更進一步具備有複數個開關，係為了使前述外部位址信號和前述内部位址信號的對應關係與前述記憶體陣列塊之位址分配得以一致而對應前述外部位址信號和前述複數個位址緩衝器之間而設者。 22. 如申請專利範園第2 1項之邏輯混成記憶體，其中，前述複數個開關係按照前述對應關係而被選擇連接a 23. 如申請專利範圍第22項之邏輯混成記憶體，其中，前述開關’係由金屬配線層所構成，且按照前述對應關係而被選擇切斷。經濟部中央標率局貝工消費合作社印製 24. 如申請專利範圍第2 2項之邏輯混成記憶體，其中前述開關’係由接觸配線層所構成，且按照前述對應關係而被選擇形成。 25. 如申請專利範圍第1 7項之邏輯混成記憶體，其中，前述記憶體宏塊更具備有與前述記憶體陣列塊之個數對應之個數的記憶體陣列電源驅動器塊，記憶體陣列電源驅動本紙法尺度適用中®國家梯準（CNS ) A4規格（210X297公釐） 4 185 2 2 A8 B8 C8 Dfi 經濟部中央揉牟局貝工消費合作社印笨々、申請專利範園器塊係具備有接受外部電源電I而生成使記憶體陣列動作之内部電源電壓的機構。 26.如申請專利範圍第17項之邏輯滿成記憶豸，其中，前述記憶體陣列塊係具備有接受外部電源電壓而生成使記憶單元陣列動作之内部電源電壓的機構。 27_如申請專利範固第2 6項之邏辑混成記憶體，其中，前述 1己憶體陣列電源驅動器塊係具備有接受外部電源電壓而生成使記憶體陣列動作之内部電源電壓的電源降壓電晶體。 28. 如申請專利範圍第2 7項之邏輯混成記憶體，其中，前述記憶體陣列塊係具備有接受外部電源電壓而生成使記憶體陣列動作之内部電源電壓的電源降塵電晶體。 29. 如申請專利範圍第1 7項之邏輯混成記憶體，其中，前述記憶單元陣列係由配置成行列狀的DRAM所構成。 30. —種設計邏輯混成記憶體之方法，在單晶片上集成有記憶體宏塊和邏輯部，其特徵為：前述記憶體宏塊具備有，控制塊，具有緩衝由前述邏輯部所輸入之外部位址信號並生成内部位址信號的機構；至少一個記憶體陣歹,j 塊，具有配置成行列狀之各個N位元記憶容量之複數個記憶單元陣列、連接在前述記憶單元陣列上用以放大記憶單元之資料的感測放大器、接受由前述控制塊之内部位址信號生成機構所生成的内部位址信號用以選擇由内部位址信號所指定的行列上之位址之記憶單元的解碼器、及資料線；以及輸出入資料緩衝器塊，介以前述資料線本紙張尺度逋用中國國家標準（CNS ) A4規格（2I0X2们公* ) [k--------.裝------訂------‘ (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局舅工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍接受由前述至少一個記憶體陣列塊之前述解碼器所選擇之記憶單元的資料並輸出至前述邏輯部上，該設計方法包含有決定滿足則述έ己憶體宏塊之規格的前述記憶體陣列塊之數L (L為自然數）之步驟、及按照程式利用自動處理以作成將被決定的L個前述記憶體陣列塊鄰接配置在前述輸出入資料緩衝器塊及前述控制塊上的佈局資料之步驟，藉此前述記憶體宏塊具有NXL位元之整數倍的記憶容量。 31. 如申請專利範圍第3 0項設計邏輯混成記憶體之方法，其中，前述至少一個記憶體陣列塊係在行方向上鄰接配置有複數個，前述資料線係將前述複數個記憶體陣列塊之前述s己憶單元陣列上部設在行方向上，而前述複數個記憶體陣列塊係共享前述資料線。 32. 如申請專利範圍第3 0項設計邏輯混成記憶體之方法，其中，前述控制塊之前述内部位址信號機構係具備有複數個位址緩衝器，前述控制塊係對應於前述外部位址信號和前述複數個位址緩衝器之間且更具備有複數個開關，為了使前述外部位址信號和前述内部位址信號的對應關係與前述記憶體陣列塊之位址分配得以一致而選擇連接前述複數個開關者。 33. 如申請專利範圍第3 0項設計邏輯混成記憶體之方法，其中，前述控制塊之前述内部位址信號機構係具備有複數個位址緩衝器，前述控制塊係對應於前述外部位址信號和前述複數個位址緩衝器之間且更具備有複數個開關，本紙張尺度速用中國a家揉準（CNS ) Α4洗格（210Χ297公釐） _'*- ——I m m ί « 、1*^—^d n Hi 0¾.-5 务 (請先閲讀背面之注意事項再填寫本頁) ABCD 418522 六、申請專利範圍為了使前迷外部位址信號和前述内部位址信號的對應關係與前述記憶體陣列塊之位址分配#以一致而選擇連接前述複數個開關且使所希望之個數的位址缓衝器活性化者。 34. 如申請專利範園第30項設計邏輯混成記憶體之方法，其中，削迷1己憶體宏塊更具備有與前逑記憶體陣列塊之個數對應之個數的記憶體陣列電源驅動器塊，記憶體陣列電源驅動器塊係具備有接受外部電源電壓而生成使記憶體陣列動作之内部電源電壓的機構。 35. 如申請專利範園第3 〇項設計邏輯混成記憶體之方法，其中，别述έ己憶體陣列塊係具備有接受外部電源電壓，而生成供給至前述記憶體陣列塊、前述輸出入資料緩衝器塊、及前述控制塊之直流電源電位的電源電位生成塊。 36. 如申請專利範圍第3 〇項設計邏輯混成記憶體之方法，其中’更具備有電源線塊，係鄰接配置於前述複數個記憶體陣列塊之列方向的端部上，且含有電源線。 37. 如申請專利範園第3 〇項設计邏輯混成記憶體之方法，其中’前述記憶單元陣列係由配置成行列狀的DRAM所構成。 38. 如申請專利範圍第3 〇項設計邏輯混成記憶體之方法，其中’前述記憶體陣列塊之整數L係根據前述記憶體宏塊之列數、行數、輸出入資料數、總容量之規格中之至少 —個規格而決定者。 39. 一種設計邏輯混成記憶體之方法’在單晶片上集成有記 ______________- 8 - 本紙張尺度逋用中國國家揉率（CNS ) A4规格（210X297公釐） It.--------^------ΐτ------i c請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印裂 ABCD 418522 六、申請專利範圍檍體宏塊和邏輯部，其特徵為：前述記憶體宏塊係由控制塊、至少一個記憶體陣列塊和複數個輸出入資料緩衝器塊所構成，前述控制塊具備有緩衝由前述邏輯部所輸人之外部位址信號並生成内部位址信號的機構，前述至少一個記憶體陣列塊係具備有解碼器’在列方向上配置有P 個由配置成行列狀之Μ位元記憶單元陣列所構成的副記憶單元陣列，接受由前述控制i鬼之内部位址信號生成機構所生成的内部位址信號而選擇由内部位址信號所指定：的行列上之位置的記憶單元，前述副記憶體陣列塊更具備有連接在前述記憶單元上用以放大記憶單元之資料的感測放大器和用以讀出前述記憶單元陣列所選擇之行的資料之Q位元寬幅的資料線，前述複數個輸出入資料緩衝器塊之各個係具備有介以前述資料線而接受放大由前述至少一個記憶體陣列塊之前述解碼器所選擇的記憶單元之資料並輸出至前述邏輯部上的機構，該設計方法包含有決定滿足前述記憶體宏塊之規格的前述副記憶體陣列塊之數P、前述記憶體陣列塊之數L和前述輸出入資料緩衝器塊之數之步騾、及按照程式利用自動處理以作成將被決定之數的前述記憶體陣列塊P和前述輸出入資料緩衝器塊鄰接配置在前述控制塊上的佈局資料之步驟，藉此前述記憶體宏塊具有MXPXL位元之整數倍的記憶容量和Q X P位元之輸出入數。 40.如申請專利範圍第3 9項設計邏輯混成記憶體之方法，其中’前述複數個記憶體陣列塊之各個係具備有接受外部電源電壓而生成前述感測放大器之内部電源電壓的電源 -- - 9 本紙張尺度逋用中國國家樣卒（CNS > A4此格（210X297公着） - JMI nn m ^ϋν - , 士^- - -I —I— 1^1 i ^ -J m n ! I— -- - n ^ (請先閏讀背面之注意事項再填寫本頁) 經_部中央標準局負工消費合作社印製 Α8 BS C8 D8 4185 22 六、申請專利範圍降壓電晶體。 41. 如申請專利範圍第3 9項設計邏輯混成記憶體之方法，其中’前述至少一個記憶體陣列塊係在行方向上互相都接配置有複數個，前述資料線係將前述複數個記憶體陣列塊之前述記憶單元陣列上部設在行方向上，而前述複數個記憶體陣列塊係共享前述資料線。 42. 如申請專利範圍第3 9項設計邏輯混成記憶體之方法，其中’前述控制塊之前述内部位址信號機構係具備有複數個位址緩衝器，前述控制瑰更進一步具備有開關，係為了使前述外部位址信號和前述内部位址信號的對應關係與前述記憶體陣列塊之位址分配得以一致者。 43. 如申請專利範圍第3 9項設計邏輯混成記憶體之方法，其中，前述記憶體宏塊更具備有與前述記憶體陣列塊之個數對應之個數的記憶體陣列電源驅動器塊，記憶體陣列電源驅動器塊係具備有接受外部電源電壓而生成使記憶體陣列動作之内部電源電壓的機構。 44. 如申請專利範園第3 9項設計邏輯混成記憶體之方法，其中，前述記憶單元陣列係由配置成行列狀的DRAM所構成。 45. 如申請專利範圍第3 9項設計邏輯混成記憶體之方法，其中，前述副記憶體陣列塊之數P和前述輸出入資料緩衝器之數係根據前述記憶體宏塊之列數、行數、輸出入資料數、總容量之規格中之至少一個規格而決定者。 -10 - 本紙張逋用中國國家梂準（CNS ) Α4ϋ( 210X297»釐） (請先閲讀背面之注意事項再填寫本頁) ;裝' ,1Τ 經濟部中央棣準局員工消免合作社印裝