JP3815717B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、不良メモリセルを正常メモリセルに置換するための冗長救済機能を有する半導体記憶装置等として用いられる半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路として、形状、面積、信号端子位置等の回路配置構成（レイアウト）が同じである複数の出力回路ブロックが互いに隣接して配置されると共に、レイアウトが同じである複数の入力回路ブロックが互いに隣接して配置され、各出力回路ブロックから出力される出力信号が、その出力回路ブロックに対応する入力回路ブロックの各々に入力される構成を有するものが知られている。
【０００３】
このような半導体集積回路においては、入出力回路ブロック間を接続するための配線を行う際に、隣接する出力回路ブロック同士の間隔（ピッチ）と、隣接する入力回路ブロック同士のピッチとが等しい場合には、直線形状の配線を用いて入出力回路ブロック間を最短距離により接続することができるため、無駄の無いレイアウトを行うことができる。これに対して、隣接する出力回路ブロック同士のピッチと、隣接する入力回路ブロック同士のピッチとが異なる場合には、入出力回路ブロック間を接続する各配線が交差してショートされないように配線を曲げる必要があるため、配線領域の面積が増大する。
【０００４】
以上のような入出力回路ブロックを有する半導体集積回路の例としては、例えば不揮発性半導体メモリであるフラッシュメモリ等が挙げられる。一般に、フラッシュメモリには、メインメモリセルに不良が生じた場合に、不良となったメインメモリセル（不良メモリセル）の代りにデータの読み出し、書き込み等を行うために予備のフラッシュメモリセルが設けられており、このように予備のフラッシュメモリを設けることによって、不良品の発生率が抑制され、良品率が向上している。フラッシュメモリにおいて、不良メモリセルを予備のフラッシュメモリセルに置き換えるためには、通常、冗長回路が用いられる。この冗長回路は、不良メモリセルが存在した場合に、当該不良メモリセルのアドレス情報を記憶するための記憶回路と、不良メモリセルのアドレス情報を外部から入力されるアドレス情報と比較するための冗長救済用比較回路とによって構成されている。
【０００５】
揮発性半導体メモリであるＤＲＡＭ、ＳＲＡＭ等においては、不良メモリセルのアドレス情報を記憶させるために、デバイス内にポリシリコン、メタル等からなるヒューズを複数設けて、そのヒューズを電気的に切断する方法等が用いられている。これに対して、不揮発性半導体メモリであるフラッシュメモリにおいては、不揮発性記憶素子であるメモリセルをヒューズの代りに用いて、冗長救済が行われる不良メモリセルのアドレス情報およびその他のデバイス固有の情報を記憶させる方法等が用いられている。このような不揮発性半導体記憶素子であるメモリセルを用いた記憶回路は、ＣＡＭ（Ｃｏｎｔｅｎｓ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）回路と称されている。
【０００６】
ＣＡＭ回路は、一般に、図２に示すように、２個のフローティングゲート型トランジスタ２および３と、４個のＮ型トランジスタ４、５、６および７と、２個のＰ型トランジスタ８および９とによって構成されている。
【０００７】
Ｐ型トランジスタ８、Ｎ型トランジスタ４およびフローティングゲート型トランジスタ２は、この順に直列に接続されており、Ｐ型トランジスタ８のソースに電源電圧Ｖｃｃが接続され、このＰ型トランジスタのドレインにＮ型トランジスタ４を介してフローティングゲート型トランジスタ２が接続され、このフローティングゲート型トランジスタ２のソースに接地電位Ｖｓｓが接続されている。同様に、Ｐ型トランジスタ９、Ｎ型トランジスタ５およびフローティングゲート型トランジスタ３は、この順に直列に接続されており、Ｐ型トランジスタ９のソースに電源電圧Ｖｃｃが接続され、このＰ型トランジスタのドレインにＮ型トランジスタ５を介してフローティングゲート型トランジスタ３が接続され、このフローティングゲート型トランジスタ３のソースに接地電位Ｖｓｓが接続されている各フローティングゲート型トランジスタ２および３のゲートには、各々バイアス電圧発生回路１０からの出力Ｖｇａｔｅが供給され、各Ｎ型トランジスタ４および５のゲートには、各々バイアス電圧発生回路１１からの出力ＶＢが供給される。また、Ｐ型トランジスタ８のゲートは、Ｐ型トランジスタ９とＮ型トランジスタ５との接続点Ｎ４に接続され、Ｐ型トランジスタ９のゲートは、Ｐ型トランジスタ８とＮ型トランジスタ４との接続点Ｎ３に接続されている。さらに、各Ｎ型トランジスタ６および７のドレインには、図示しない電圧供給回路からプログラム電圧Ｖｐｒｇが各々供給され、各Ｎ型トランジスタ６および７のゲートには、図示しない制御回路からプログラム信号ＰＲＧ１、ＰＲＧ２が各々供給される。Ｎ型トランジスタ６のソースは、フローティングゲート型トランジスタ２とＮ型トランジスタ４の接続点Ｎ１に接続され、Ｎ型トランジスタ７のソースは、フローティングゲート型トランジスタ３とＮ型トランジスタ５の接続点Ｎ２に接続されている。
【０００８】
このように構成されたＣＡＭ回路には、冗長救済が行われる不良メモリセルのアドレス情報等を１ビット分だけ記憶させることができ、複数のＣＡＭ回路によって不良メモリセルのアドレス情報が記憶される。ＣＡＭ回路に不良メモリセルのアドレス情報が記憶されている場合には、出力端ＯＵＴ１は図示しない冗長救済用アドレス比較回路に接続される。そして、不良メモリセルのアドレス情報が記憶された複数のＣＡＭ回路からの出力と、外部から入力されたアドレスとが冗長救済用アドレス比較回路によって比較され、比較結果が一致しない場合には外部から入力されたアドレスに対応するメモリセルへのアクセスが行われ、比較結果が一致した場合には予備のメモリセルへのアクセスが行われる。また、ＣＡＭ回路には、デバイスコード等のデバイス固有の情報を記憶させることもでき、この場合にはＣＡＭ回路の出力端ＯＵＴ１に図示しないバッファ回路等が接続される。
【０００９】
このＣＡＭ回路には、メインメモリと同様のフラッシュメモリセルが２個含まれるため、ＣＡＭ回路の配置場所、ピッチ等のレイアウトは、メインメモリセルのレイアウトによって大きく制約される。
【００１０】
図３は、ＣＡＭ回路の配置場所がメインメモリセルのレイアウトによって制約されることを説明するための図である。図３において、フラッシュメモリのメインメモリセル領域２１には、メインメモリを構成するフラッシュメモリセルである多数のフローティングゲート型トランジスタ２０がマトリクス状に設けられている。一方向に沿って並んで配置された複数のフローティングゲート型トランジスタ（フラッシュメモリセル）２０のそれぞれのコントロールゲートは、ワードライン２２または２６（２２は奇数番目のワードライン、２６は偶数番目のワードライン）と接続されている。このワードライン２２および２６はワードライン電圧制御回路２３に接続されている。ワードライン電圧制御回路２３によって、フラッシュメモリセル２０にデータを書き込むとき、フラッシュメモリセル２０からデータを読み出すとき、フラッシュメモリセル２０のデータを消去するとき等には、外部から入力されたアドレス情報がデコードされて対応する１本のワードラインが選択され、選択されたワードライン２２または２６に所定の電圧が供給される。
【００１１】
図３において、ＣＡＭ回路は、メインメモリ領域２１に隣接してワードラインに直交する方向に沿った領域２４または領域２５に配置されている。ＣＡＭ回路の配置場所はメインメモリセルのレイアウトによって制約されるが、このように、ＣＡＭ回路とメインメモリ領域２１とを隣接させることにより、ワードライン電圧制御回路２３を構成するデコーダ部分をメインメモリとＣＡＭ回路とによって共有して、チップ面積の増大を抑制することができる。
【００１２】
図４は、ＣＡＭ回路のピッチがメインメモリセルのレイアウトによって制約されることを説明するための図であり、ＣＡＭ回路が図３に示す領域２５に配置された場合を示している。なお、ここでは図示していないが、ＣＡＭ回路３０と同じ構成のＣＡＭ回路が、ワードライン電圧制御回路２３に沿って複数設けられているものとする。
【００１３】
図４において、ＣＡＭ回路３０を構成するフローティングゲート型トランジスタ（フラッシュメモリセル）２および３のドレインに対してＶｐｒｇを供給するためのスイッチとなるＮ型トランジスタ６および７のソースがそれぞれ接続されており、Ｎ型トランジスタ６および７のゲートがワードライン３１および３２にそれぞれ接続されている。このため、複数のＣＡＭ回路３０の配置間隔（ピッチ）は、ワードライン３１および３２の間隔によって制約される。
【００１４】
例えば、図４に示すように、各ＣＡＭ回路３０が２個のフラッシュメモリセル２および３を有しており、メインメモリ領域２１の奇数番目のワードライン２２と偶数番目のワードライン２６とのうち、相互に隣接する一対の偶数番目のワードライン２６、２６のそれぞれにワードライン３１および３２が接続され、一方のワードライン３１にＣＡＭ回路３０を構成するＮ型トランジスタ６のゲートが接続され、他方のワードライン３２にＣＡＭ回路３０を構成するＮ型トランジスタ７のゲートが接続されている場合には、ＣＡＭ回路３０の横方向の長さ３３は、一対の偶数番目のワードライン２６、２６が含まれる領域である４ｘを超えることができない。このように、ＣＡＭ回路３０のワードライン３１および３２のピッチはメインメモリセルのレイアウトによって制約されるため、複数のＣＡＭ回路３０の配置間隔もメインメモリセルのレイアウトによって制約される。
【００１５】
図５に、ＣＡＭ回路および冗長救済用アドレス比較回路が設けられたＣＡＭ領域のレイアウト例を示す。この図５において、ＣＡＭ領域３５には、ｎ個の第１ＣＡＭ回路３０と、ｍ個の第２ＣＡＭ回路３０’と、ｎ個の冗長救済用アドレス比較回路４０（以下、比較回路４０と称する）とが設けられている。ｎ個の第１ＣＡＭ回路３０のそれぞれはｎ本の配線５０それぞれによって、ｎ個の比較回路４０のそれぞれと接続され、ｍ個の第２ＣＡＭ回路３０’のそれぞれはｍ本の配線５１それぞれによって、図示しないバッファ回路等とそれぞれ接続されている。第１ＣＡＭ回路３０には冗長救済が行われる不良メモリセルのアドレス情報がそれぞれ記憶されており、第２ＣＡＭ回路３０’には、例えばデバイスコード等、不良メモリセルのアドレス情報以外のデバイス固有の情報がそれぞれ記憶されている。このように、第１ＣＡＭ回路３０と第２ＣＡＭ回路３０’とに記憶されている情報、接続先は各々異なっているが、第１ＣＡＭ回路３０と第２ＣＡＭ回路３０’とは同じようにレイアウトされている。
【００１６】
上記図５に示すように、隣接するＣＡＭ回路３０同士のピッチ（配置間隔）ｐ１と、隣接する比較回路４０同士のピッチ（配置間隔）ｐ２とが等しい場合には、直線形状の配線５０を用いて対応するＣＡＭ回路３０と比較回路４０とをそれぞれ接続することができるため、無駄の無いレイアウトを行うことができる。
【００１７】
図６に、ＣＡＭ回路および冗長救済用アドレス比較回路が設けられたＣＡＭ領域の他のレイアウト例を示す。この図６においては、隣接するＣＡＭ回路３０同士のピッチ（配置間隔）ｐ１と、隣接する比較回路４０同士のピッチ（配置間隔）ｐ２とが異なっており、ｐ１とｐ２とがｐ２＋Ｗ＝２ｐ１の関係を有している。ここで、Ｗは、配線５０の幅である。この場合には、直線形状の配線を用いて対応するＣＡＭ回路３０と比較回路４０とをそれぞれ接続することはできず、配線５０を曲げて配線する必要がある。また、ＣＡＭ回路３０’に接続された配線５１も曲げて配線する必要がある。このことは、ｎとｍとが等しい場合でも、ｎとｍとが異なる場合でも、同様である。
【００１８】
しかしながら、このようにＣＡＭ回路３０と比較回路４０とを接続する配線５０およびＣＡＭ回路３０’とバッファ回路等を接続する配線５１を曲げた場合には、配線長が長くなって配線による負荷が大きくなる。また、各配線間の間隔は、半導体集積回路の製造プロセスによって、予め定められた最小値Ｐ以上とする必要があるため、図６に示す配線領域６２’において、ｙ方向のサイズが図５に示す配線領域のｙ方向のサイズＬに比べて大きくなり、無駄な面積が増える。その結果、半導体チップの面積が大きくなって、１枚の半導体ウェハ上に作製可能な半導体チップの数が減少し、半導体チップ１個当たりのコストが高くなる。
【００１９】
このような配線領域の面積増大を防ぐためには、多層配線を用いることが考えられる。多層配線を用いて異なる配線層に配線を形成することにより、配線を重ねて配置することができるため、図６のｙ方向において隣接する配線間の間隔を設ける必要が無くなる。このため、配線領域においてｙ方向のサイズが増大して配線領域の面積が大きくなることを防ぎ、半導体ウェハ上に作製可能な半導体チップ数を増やして半導体チップ１個当たりの製造コストを低廉化することができる。
【００２０】
【発明が解決しようとする課題】
上述したように、多層配線を用いることによって配線領域の面積を削減することができるが、この場合には以下のような問題がある。
【００２１】
隣接する各配線毎に配線層を変えることにより、半導体集積回路の製造工程において、各配線層毎に配線形成用マスクが必要となるため、半導体集積回路の製造コストが高くなる。また、配線層を増やすことにより、製造工程が増えるため、半導体集積回路の製造コストが非常に高くなり、さらに、半導体ウェハ完成までに必要な製造時間も増加する。
【００２２】
従って、多層配線を用いることによる製造コストの増加を、半導体ウェハ上に作製可能な半導体チップ数の増加による製造コストの低廉化によって吸収することができない場合には、多層配線を用いることの効果が充分に得られない。このことは、半導体チップの面積のほとんどがメモリセル領域によって占められている半導体メモリにおいては、特に顕著に現れる問題である。
【００２３】
さらに、ＣＡＭ領域の面積を削減するために局所的に多層配線を用いた場合でも、半導体チップ全体の面積が増大するおそれがある。ＣＡＭ領域の周囲には半導体集積回路を構成する他の回路ブロックが存在しており、それらの回路ブロック間を接続するために使用される配線と同じ配線層がＣＡＭ領域において使用された場合、他の回路ブロック間を接続するための配線をＣＡＭ領域を迂回させて設けるか、またはＣＡＭ領域においてさらに別の階層の配線を用いる必要があるからである。
【００２４】
他の回路ブロック間を接続するための配線をＣＡＭ領域を迂回させて設けた場合には、半導体チップ全体の面積が増大し、半導体ウェハ上に作製可能な半導体チップの数が少なくなるため、半導体チップ１個当たりのコストが高くなる。また、ＣＡＭ領域においてさらに別の階層の配線を用いた場合には、上述したように配線層毎に配線形成用マスクが必要となり、製造工程も増えるため、半導体集積回路の製造コストが高くなる。
【００２５】
以上のような理由から、フラッシュメモリにおいては、ＣＡＭ領域に含まれる配線領域の面積を、多層配線を用いることなく削減することが求められている。
【００２６】
本発明は、このような従来技術の課題を解決するべくなされたものであり、複数の出力回路と複数の入力回路との間を接続するための配線領域の面積を、多層配線を用いることなく削減することができる半導体集積回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明の半導体集積回路は、ｎ個の第１出力回路ブロックとｍ個の第２出力回路ブロックとは、隣接する出力回路ブロック同士が第１ピッチで等間隔に配置され、ｎ個の入力回路ブロックは、該第１出力回路ブロックおよび該第２出力回路ブロックの配置方向と並行に、隣接する入力回路ブロック同士が第２ピッチで等間隔に配置された半導体集積回路において、該第１出力回路ブロックと該第２出力回路ブロックとは、少なくとも一部が互いに隣接して交互に配置され、該第１出力回路ブロックの各々と、各第１出力回路ブロックに対応する入力回路ブロックの各々とが、第１配線によって最短配線長形状に接続され、該第２出力回路ブロックに接続された第２配線が、該入力回路ブロック間の間隙を通って配線されており、そのことにより上記目的が達成される。
【００２８】
上記構成によれば、隣接する出力回路ブロック同士のピッチと、隣接する入力回路ブロック同士のピッチとが異なる場合でも、第１出力回路ブロックと第２出力回路ブロックとを互いに隣接して交互に配置させることによって、隣接する第１出力回路ブロック同士のピッチと隣接する入力回路ブロック同士のピッチとを近づけて、第１出力回路ブロックと入力回路ブロックとを、最短配線長である直線形状の第１配線によって接続することができる。これにより、配線を曲げて入出力回路ブロック間を接続する従来技術に比べて、配線長を短くして配線による負荷を小さくすることができ、また、半導体集積回路の製造プロセスによって必要とされる配線間の間隔（最小値Ｐ）により配線領域においてｙ方向のサイズが大きくなることを防ぐことができる。さらに、第２出力回路ブロックとバッファ回路等の回路ブロックとを接続する第２配線を、入力回路ブロック間の間隙を通すことによって、第１出力回路ブロックと第２出力回路ブロックとが交互に配置されていない従来技術に比べて、半導体集積回路の製造プロセスによって必要とされる配線間の間隔（最小値Ｐ）を設ける必要がなくなり、第２配線の配線領域においてｘ方向のサイズが大きくなることを防ぐことができる。上記構成により、配線領域の面積を小さくすることができるので、多層配線を用いなくても半導体ウェハ上に作製可能な半導体チップの数を増やすことができる。
【００２９】
本発明の半導体集積回路は、前記第１出力回路ブロックと、前記第２出力回路ブロックとは、回路配置構成が等しいものであってもよい。
【００３０】
本発明の半導体集積回路は、不良メモリセルを正常な予備のメモリセルに置換するための冗長救済機能を有し、前記第１出力回路ブロックおよび前記第２出力回路ブロックのうち、少なくとも第１出力回路ブロックは、不良メモリセルのアドレス情報を記憶する記憶回路であり、前記入力回路ブロックは、該記憶回路に保持されたアドレス情報と、外部から入力されたアドレス情報を比較する比較回路であり、比較結果が一致しない場合には外部から入力されたアドレスに対応するメモリセルへのアクセスが行われ、比較結果が一致した場合には予備のメモリセルへのアクセスが行われるものであってもよい。
【００３１】
本発明の半導体集積回路は、前記第２ピッチが、前記第１ピッチの２倍とされていてもよい。
【００３２】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００３３】
図１に、本実施形態の半導体集積回路におけるＣＡＭ回路および冗長救済用アドレス比較回路が設けられているＣＡＭ領域のレイアウト例を示す。この図１において、ＣＡＭ領域３５には、ｎ個の第１ＣＡＭ回路３０と、ｍ個の第２ＣＡＭ回路３０’と、ｎ個の冗長救済用アドレス比較回路４０（以下、比較回路４０と称する）とが設けられている。第１ＣＡＭ回路３０には冗長救済が行われる不良メモリセルのアドレス情報が記憶されており、第２ＣＡＭ回路３０’には、例えばデバイスコード等、不良メモリセルのアドレス情報以外のデバイス固有の情報が記憶されている。
【００３４】
ｎ個のＣＡＭ回路３０とｍ個のＣＡＭ回路３０’とは、互いに隣接して交互に、隣接するもの同士がピッチｐ１で等間隔に配置されている。また、ｎ個の比較回路４０は、ＣＡＭ回路３０およびＣＡＭ回路３０’の配置方向と並行に、隣接する比較回路同士がピッチｐ２＋Ｗで等間隔に配置されている。ここで、Ｗは配線５１の配線幅を示す。なお、この図１では、説明を簡単にするために、ｐ２＋Ｗ＝２ｐ１、ｎ＝ｍとする。また、第１ＣＡＭ回路３０と第２ＣＡＭ回路３０’とに記憶されている情報、接続先は各々異なっているが、第１ＣＡＭ回路３０と第２ＣＡＭ回路３０’とは同じ回路構成およびレイアウト構成を有しているものとする。
【００３５】
ｎ個の第１ＣＡＭ回路３０のそれぞれはｎ本の配線５０それぞれによってｎ個の比較回路４０のそれぞれと接続され、ｍ個の第２ＣＡＭ回路３０’のそれぞれはｍ本の配線５１それぞれによって図示しないバッファ回路等とそれぞれ接続されている。比較回路４０は、第１ＣＡＭ回路３０に記憶されている不良メモリセルのアドレス情報と、外部から入力されたアドレス情報とを比較する機能を有する。比較回路４０によって第１ＣＡＭ回路３０に記憶されている不良メモリセルのアドレス情報と外部から入力されたアドレス情報とを比較した結果が一致しない場合には、外部から入力されたアドレスに対応するメインメモリセルのワードラインに対して、読み出し、書き込み等を行うために必要な電圧が供給される。一方、比較回路４０によって第１ＣＡＭ回路３０に記憶されている不良メモリセルのアドレス情報と外部から入力されたアドレス情報とを比較した結果が一致した場合には、外部から入力されたアドレスに対応する予備（冗長）のメモリセルのワードラインに対して、読み出し、書き込み等を行うために必要な電圧が供給される。このように、比較回路４０によって第１ＣＡＭ回路３０に記憶されている不良メモリセルのアドレス情報と外部から入力されたアドレス情報とを比較する処理が完了されないと、メモリセルからのデータの読み出し、書き込み等を行うことができないため、比較回路４０はワードライン電圧制御回路２３の近くに配置されていることが望ましい。これに対して、ＣＡＭ回路３０’は、不良メモリセルのアドレス情報が記憶されていないため、このＣＡＭ回路３０’に接続される図示しないバッファ回路等には、比較回路４０のような厳しい配置の制約はなく、バッファ回路等は比較的離れた位置に配置されていてもよい。
【００３６】
本実施形態においては、図１に示すように、フラッシュメモリセルの冗長救済を行うためのアドレス情報が記憶され、その出力が比較回路４０に接続される第１ＣＡＭ回路３０と、その他のデバイス固有の情報が記憶されている第２ＣＡＭ回路３０’とが、互いに隣接して交互に配置されている。このように、第１ＣＡＭ回路３０と第２ＣＡＭ回路３０’とが隣接して交互に配置されることによって、隣接する第１ＣＡＭ回路３０同士のピッチと隣接する比較回路４０同士のピッチとを近づけて、両者を直線形状の配線５０によって接続させることができる。また、第２ＣＡＭ回路３０’とバッファ回路等とを接続する配線５１を、比較回路４０間の間隙を通して配線させることができ、隣接する配線間の間隔を別に設ける必要がない。
【００３７】
本実施形態によるＣＡＭ領域の面積削減効果について、図６に示す従来例と比較して説明する。図１および図６から分かるように、図１において第１ＣＡＭ回路３０および第２ＣＡＭ回路３０’が互いに隣接して交互に配置されている領域６０の面積と、図６において第１ＣＡＭ回路３０および第２ＣＡＭ回路３０’が別々に配置されている領域６０’の面積とは、ＣＡＭ回路３０および３０’のｘ方向のサイズｘ１と、ｙ方向のサイズｙ１と、ＣＡＭ回路３０および３０’の個数ｎおよびｍとによって決定されるため、両領域６０および６０’の面積は等しくなっている。
【００３８】
次に、半導体製造プロセスによって決定される、隣接する配線間の間隔の最小値をＰとして、図６に示す領域６１’内の配線５１が間隔Ｐで配置されているものとする。図６に示す配線５１および図１に示す配線５１の配線幅をＷとし、比較回路４０のｙ方向のサイズをｙ２とし、隣接する比較回路４０同士のピッチをｐ２とすると、図１に示す領域６１の面積はＳ６１＝ｙ２（ｎｐ２＋ｍＷ）となり、図６に示す領域６１’の面積はＳ６１’＝ｙ２（ｎｐ２＋ｍＰ）となる。ここで、Ｗ、Ｐともに正の数であり、Ｐ＞Ｗであるので、Ｓ６１＜Ｓ６１’となり、図１に示す領域６１の方が、図６に示す領域６１’に比べて、図６において隣接する配線５１間の間隔Ｐによる面積分だけ面積が小さくなっている。
【００３９】
次に、図６に示す配線領域６２’においては、図１に示す配線領域６２に比べてｙ方向に配線間の間隔Ｐが必要になるので、図１に示す領域６２に示す方が図６の領域６２’に比べて面積が小さくなっている。
【００４０】
以上のことから、本実施形態のように第１ＣＡＭ回路３０と第２ＣＡＭ回路３０’とを互いに隣接して交互に配置させることによって、ＣＡＭ領域の面積を削減することができる。
【００４１】
なお、上記実施形態では、ｎとｍとが等しい場合について説明したが、ｎとｍとが異なる場合でも、同様の効果が得られる。ｎとｍとが異なる場合には、第１ＣＡＭ回路３０と第２ＣＡＭ回路３０’とを同じ個数分だけ互いに隣接させて交互に配置し、残った第１または第２ＣＡＭ回路をまとめて配置することができる。
【００４２】
以上のように、本実施形態によれば、第１ＣＡＭ回路３０および第２ＣＡＭ回路３０’の隣接するもの同士のピッチ（間隔）ｐ１と隣接する比較回路４０同士のピッチｐ２とが異なり、ｐ２＋Ｗ＝２ｐ１の関係であるにも関らず、第１ＣＡＭ回路３０と比較回路４０とを接続する配線５０および第２ＣＡＭ回路３０’とバッファ回路等とを接続する配線５１に必要とされる配線領域の面積を小さくすることができる。また、本実施形態によれば、第１ＣＡＭ回路３０に接続される配線５０および第２ＣＡＭ回路３０’に接続される配線５１の配線間隔（ピッチ）がｐ１となり、半導体製造プロセスによって決定される配線間隔の最小値Ｐよりも大きいため、配線間隔をそれ以上広げる必要がなく、同一階層の配線によって配線５０と配線５１とを作製することができる。
【００４３】
なお、上記実施形態では、出力回路ブロックとしてＣＡＭ回路を用い、入力回路ブロックとして比較回路を用いた場合について説明を行ったが、本発明はこれに限定されるものではなく、一般的な出力回路ブロックと入力回路ブロックとが配線によって接続された半導体集積回路に広く適用することができる。
【００４４】
【発明の効果】
以上詳述したように、本発明によれば、隣接するＣＡＭ回路同士のピッチと、隣接する比較回路同士のピッチとが異なる場合でも、比較回路に接続される第１ＣＡＭ回路とバッファ回路等に接続される第２ＣＡＭ回路とを互いに隣接して交互に配置させることによって、第１ＣＡＭ回路と比較回路とを直線形状の配線によって接続することができる。従って、配線を曲げて回路ブロック間を接続する従来技術に比べて、配線長を短くして配線による負荷を小さくすることができ、また、半導体集積回路のｙ方向のサイズが大きくなるのを防ぐことができる。また、第２ＣＡＭ回路とバッファ回路等とを接続する配線を、比較回路間の間隙を通すことにより、第１ＣＡＭ回路と第２ＣＡＭ回路とが交互に配置されていない従来技術に比べて、半導体集積回路のｘ方向のサイズが大きくなるのを防ぐことができる。従って、多層配線を用いなくても、配線のために必要とされる領域の面積を削減して、製造コストの増加および製造期間の増加を防ぐことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路におけるＣＡＭ領域の配置例を示すレイアウト図である。
【図２】一般的なＣＡＭ回路の構成を説明するための回路図である。
【図３】ＣＡＭ回路の配置位置を示す回路図である。
【図４】ＣＡＭ回路の配置間隔がメインメモリセルの配置によって制限されることを説明するための回路図である。
【図５】従来の半導体集積回路におけるＣＡＭ領域の配置例を示すレイアウト図である。
【図６】従来の半導体集積回路におけるＣＡＭ領域の他の配置例を示すレイアウト図である。
【符号の説明】
２、３ フローティングゲート型のトランジスタ
４、５、６、７ Ｎ型トランジスタ
８、９ Ｐ型トランジスタ
１０、１１ バイアス電圧発生回路
２０ フラッシュメモリ（フローティングゲート型のトランジスタ）
２１ メインメモリセル領域
２２、２６ ワードライン
２３ ワードライン電圧制御回路
２４、２５ ＣＡＭ回路が配置される領域
３０、３０’ ＣＡＭ回路
３１、３２ ワードライン
３３ ＣＡＭ回路の横方向のサイズ
３５ ＣＡＭ領域
４０ 比較回路
５０ ＣＡＭ回路と比較回路とを接続する配線
５１ ＣＡＭ回路とバッファ回路等とを接続する配線
６０、６０’ ＣＡＭ回路の配置領域
６１、６１’ 比較回路の配置領域
６２、６２’ 配線領域
Ｖｐｒｇ プログラム電圧
Ｖｇａｔｅ バイアス電圧
ＰＲＧ１、ＰＲＧ２ プログラム信号
ＯＵＴ１ 出力
Ｎ１、Ｎ２ フローティングゲート型トランジスタとＮ型トランジスタとの接続点
Ｎ３、Ｎ４ Ｐ型トランジスタとＮ型トランジスタとの接続点
Ｖｃｃ 電源電圧
ＶＢ バイアス電圧
Ｖｓｓ 接地電位
ｘ ワードラインの間隔
ｐ１ ＣＡＭ回路のピッチ
ｐ２ 比較回路のピッチ
ｘ１ ＣＡＭ回路のｘ方向サイズ
ｙ１ ＣＡＭ回路のｙ方向サイズ
ｙ２ 比較回路のｙ方向サイズ
Ｐ 配線間の間隔の最小値
Ｗ 配線幅
Ｌ 配線領域のｙ方向サイズ
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、不良メモリセルを正常メモリセルに置換するための冗長救済機能を有する半導体記憶装置等として用いられる半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路として、形状、面積、信号端子位置等の回路配置構成（レイアウト）が同じである複数の出力回路ブロックが互いに隣接して配置されると共に、レイアウトが同じである複数の入力回路ブロックが互いに隣接して配置され、各出力回路ブロックから出力される出力信号が、その出力回路ブロックに対応する入力回路ブロックの各々に入力される構成を有するものが知られている。
【０００３】
このような半導体集積回路においては、入出力回路ブロック間を接続するための配線を行う際に、隣接する出力回路ブロック同士の間隔（ピッチ）と、隣接する入力回路ブロック同士のピッチとが等しい場合には、直線形状の配線を用いて入出力回路ブロック間を最短距離により接続することができるため、無駄の無いレイアウトを行うことができる。これに対して、隣接する出力回路ブロック同士のピッチと、隣接する入力回路ブロック同士のピッチとが異なる場合には、入出力回路ブロック間を接続する各配線が交差してショートされないように配線を曲げる必要があるため、配線領域の面積が増大する。
【０００４】
以上のような入出力回路ブロックを有する半導体集積回路の例としては、例えば不揮発性半導体メモリであるフラッシュメモリ等が挙げられる。一般に、フラッシュメモリには、メインメモリセルに不良が生じた場合に、不良となったメインメモリセル（不良メモリセル）の代りにデータの読み出し、書き込み等を行うために予備のフラッシュメモリセルが設けられており、このように予備のフラッシュメモリを設けることによって、不良品の発生率が抑制され、良品率が向上している。フラッシュメモリにおいて、不良メモリセルを予備のフラッシュメモリセルに置き換えるためには、通常、冗長回路が用いられる。この冗長回路は、不良メモリセルが存在した場合に、当該不良メモリセルのアドレス情報を記憶するための記憶回路と、不良メモリセルのアドレス情報を外部から入力されるアドレス情報と比較するための冗長救済用比較回路とによって構成されている。
【０００５】
揮発性半導体メモリであるＤＲＡＭ、ＳＲＡＭ等においては、不良メモリセルのアドレス情報を記憶させるために、デバイス内にポリシリコン、メタル等からなるヒューズを複数設けて、そのヒューズを電気的に切断する方法等が用いられている。これに対して、不揮発性半導体メモリであるフラッシュメモリにおいては、不揮発性記憶素子であるメモリセルをヒューズの代りに用いて、冗長救済が行われる不良メモリセルのアドレス情報およびその他のデバイス固有の情報を記憶させる方法等が用いられている。このような不揮発性半導体記憶素子であるメモリセルを用いた記憶回路は、ＣＡＭ（Ｃｏｎｔｅｎｓ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）回路と称されている。
【０００６】
ＣＡＭ回路は、一般に、図２に示すように、２個のフローティングゲート型トランジスタ２および３と、４個のＮ型トランジスタ４、５、６および７と、２個のＰ型トランジスタ８および９とによって構成されている。
【０００７】
Ｐ型トランジスタ８、Ｎ型トランジスタ４およびフローティングゲート型トランジスタ２は、この順に直列に接続されており、Ｐ型トランジスタ８のソースに電源電圧Ｖｃｃが接続され、このＰ型トランジスタのドレインにＮ型トランジスタ４を介してフローティングゲート型トランジスタ２が接続され、このフローティングゲート型トランジスタ２のソースに接地電位Ｖｓｓが接続されている。同様に、Ｐ型トランジスタ９、Ｎ型トランジスタ５およびフローティングゲート型トランジスタ３は、この順に直列に接続されており、Ｐ型トランジスタ９のソースに電源電圧Ｖｃｃが接続され、このＰ型トランジスタのドレインにＮ型トランジスタ５を介してフローティングゲート型トランジスタ３が接続され、このフローティングゲート型トランジスタ３のソースに接地電位Ｖｓｓが接続されている各フローティングゲート型トランジスタ２および３のゲートには、各々バイアス電圧発生回路１０からの出力Ｖｇａｔｅが供給され、各Ｎ型トランジスタ４および５のゲートには、各々バイアス電圧発生回路１１からの出力ＶＢが供給される。また、Ｐ型トランジスタ８のゲートは、Ｐ型トランジスタ９とＮ型トランジスタ５との接続点Ｎ４に接続され、Ｐ型トランジスタ９のゲートは、Ｐ型トランジスタ８とＮ型トランジスタ４との接続点Ｎ３に接続されている。さらに、各Ｎ型トランジスタ６および７のドレインには、図示しない電圧供給回路からプログラム電圧Ｖｐｒｇが各々供給され、各Ｎ型トランジスタ６および７のゲートには、図示しない制御回路からプログラム信号ＰＲＧ１、ＰＲＧ２が各々供給される。Ｎ型トランジスタ６のソースは、フローティングゲート型トランジスタ２とＮ型トランジスタ４の接続点Ｎ１に接続され、Ｎ型トランジスタ７のソースは、フローティングゲート型トランジスタ３とＮ型トランジスタ５の接続点Ｎ２に接続されている。
【０００８】
このように構成されたＣＡＭ回路には、冗長救済が行われる不良メモリセルのアドレス情報等を１ビット分だけ記憶させることができ、複数のＣＡＭ回路によって不良メモリセルのアドレス情報が記憶される。ＣＡＭ回路に不良メモリセルのアドレス情報が記憶されている場合には、出力端ＯＵＴ１は図示しない冗長救済用アドレス比較回路に接続される。そして、不良メモリセルのアドレス情報が記憶された複数のＣＡＭ回路からの出力と、外部から入力されたアドレスとが冗長救済用アドレス比較回路によって比較され、比較結果が一致しない場合には外部から入力されたアドレスに対応するメモリセルへのアクセスが行われ、比較結果が一致した場合には予備のメモリセルへのアクセスが行われる。また、ＣＡＭ回路には、デバイスコード等のデバイス固有の情報を記憶させることもでき、この場合にはＣＡＭ回路の出力端ＯＵＴ１に図示しないバッファ回路等が接続される。
【０００９】
このＣＡＭ回路には、メインメモリと同様のフラッシュメモリセルが２個含まれるため、ＣＡＭ回路の配置場所、ピッチ等のレイアウトは、メインメモリセルのレイアウトによって大きく制約される。
【００１０】
図３は、ＣＡＭ回路の配置場所がメインメモリセルのレイアウトによって制約されることを説明するための図である。図３において、フラッシュメモリのメインメモリセル領域２１には、メインメモリを構成するフラッシュメモリセルである多数のフローティングゲート型トランジスタ２０がマトリクス状に設けられている。一方向に沿って並んで配置された複数のフローティングゲート型トランジスタ（フラッシュメモリセル）２０のそれぞれのコントロールゲートは、ワードライン２２または２６（２２は奇数番目のワードライン、２６は偶数番目のワードライン）と接続されている。このワードライン２２および２６はワードライン電圧制御回路２３に接続されている。ワードライン電圧制御回路２３によって、フラッシュメモリセル２０にデータを書き込むとき、フラッシュメモリセル２０からデータを読み出すとき、フラッシュメモリセル２０のデータを消去するとき等には、外部から入力されたアドレス情報がデコードされて対応する１本のワードラインが選択され、選択されたワードライン２２または２６に所定の電圧が供給される。
【００１１】
図３において、ＣＡＭ回路は、メインメモリ領域２１に隣接してワードラインに直交する方向に沿った領域２４または領域２５に配置されている。ＣＡＭ回路の配置場所はメインメモリセルのレイアウトによって制約されるが、このように、ＣＡＭ回路とメインメモリ領域２１とを隣接させることにより、ワードライン電圧制御回路２３を構成するデコーダ部分をメインメモリとＣＡＭ回路とによって共有して、チップ面積の増大を抑制することができる。
【００１２】
図４は、ＣＡＭ回路のピッチがメインメモリセルのレイアウトによって制約されることを説明するための図であり、ＣＡＭ回路が図３に示す領域２５に配置された場合を示している。なお、ここでは図示していないが、ＣＡＭ回路３０と同じ構成のＣＡＭ回路が、ワードライン電圧制御回路２３に沿って複数設けられているものとする。
【００１３】
図４において、ＣＡＭ回路３０を構成するフローティングゲート型トランジスタ（フラッシュメモリセル）２および３のドレインに対してＶｐｒｇを供給するためのスイッチとなるＮ型トランジスタ６および７のソースがそれぞれ接続されており、Ｎ型トランジスタ６および７のゲートがワードライン３１および３２にそれぞれ接続されている。このため、複数のＣＡＭ回路３０の配置間隔（ピッチ）は、ワードライン３１および３２の間隔によって制約される。
【００１４】
例えば、図４に示すように、各ＣＡＭ回路３０が２個のフラッシュメモリセル２および３を有しており、メインメモリ領域２１の奇数番目のワードライン２２と偶数番目のワードライン２６とのうち、相互に隣接する一対の偶数番目のワードライン２６、２６のそれぞれにワードライン３１および３２が接続され、一方のワードライン３１にＣＡＭ回路３０を構成するＮ型トランジスタ６のゲートが接続され、他方のワードライン３２にＣＡＭ回路３０を構成するＮ型トランジスタ７のゲートが接続されている場合には、ＣＡＭ回路３０の横方向の長さ３３は、一対の偶数番目のワードライン２６、２６が含まれる領域である４ｘを超えることができない。このように、ＣＡＭ回路３０のワードライン３１および３２のピッチはメインメモリセルのレイアウトによって制約されるため、複数のＣＡＭ回路３０の配置間隔もメインメモリセルのレイアウトによって制約される。
【００１５】
図５に、ＣＡＭ回路および冗長救済用アドレス比較回路が設けられたＣＡＭ領域のレイアウト例を示す。この図５において、ＣＡＭ領域３５には、ｎ個の第１ＣＡＭ回路３０と、ｍ個の第２ＣＡＭ回路３０’と、ｎ個の冗長救済用アドレス比較回路４０（以下、比較回路４０と称する）とが設けられている。ｎ個の第１ＣＡＭ回路３０のそれぞれはｎ本の配線５０それぞれによって、ｎ個の比較回路４０のそれぞれと接続され、ｍ個の第２ＣＡＭ回路３０’のそれぞれはｍ本の配線５１それぞれによって、図示しないバッファ回路等とそれぞれ接続されている。第１ＣＡＭ回路３０には冗長救済が行われる不良メモリセルのアドレス情報がそれぞれ記憶されており、第２ＣＡＭ回路３０’には、例えばデバイスコード等、不良メモリセルのアドレス情報以外のデバイス固有の情報がそれぞれ記憶されている。このように、第１ＣＡＭ回路３０と第２ＣＡＭ回路３０’とに記憶されている情報、接続先は各々異なっているが、第１ＣＡＭ回路３０と第２ＣＡＭ回路３０’とは同じようにレイアウトされている。
【００１６】
上記図５に示すように、隣接するＣＡＭ回路３０同士のピッチ（配置間隔）ｐ１と、隣接する比較回路４０同士のピッチ（配置間隔）ｐ２とが等しい場合には、直線形状の配線５０を用いて対応するＣＡＭ回路３０と比較回路４０とをそれぞれ接続することができるため、無駄の無いレイアウトを行うことができる。
【００１７】
図６に、ＣＡＭ回路および冗長救済用アドレス比較回路が設けられたＣＡＭ領域の他のレイアウト例を示す。この図６においては、隣接するＣＡＭ回路３０同士のピッチ（配置間隔）ｐ１と、隣接する比較回路４０同士のピッチ（配置間隔）ｐ２とが異なっており、ｐ１とｐ２とがｐ２＋Ｗ＝２ｐ１の関係を有している。ここで、Ｗは、配線５０の幅である。この場合には、直線形状の配線を用いて対応するＣＡＭ回路３０と比較回路４０とをそれぞれ接続することはできず、配線５０を曲げて配線する必要がある。また、ＣＡＭ回路３０’に接続された配線５１も曲げて配線する必要がある。このことは、ｎとｍとが等しい場合でも、ｎとｍとが異なる場合でも、同様である。
【００１８】
しかしながら、このようにＣＡＭ回路３０と比較回路４０とを接続する配線５０およびＣＡＭ回路３０’とバッファ回路等を接続する配線５１を曲げた場合には、配線長が長くなって配線による負荷が大きくなる。また、各配線間の間隔は、半導体集積回路の製造プロセスによって、予め定められた最小値Ｐ以上とする必要があるため、図６に示す配線領域６２’において、ｙ方向のサイズが図５に示す配線領域のｙ方向のサイズＬに比べて大きくなり、無駄な面積が増える。その結果、半導体チップの面積が大きくなって、１枚の半導体ウェハ上に作製可能な半導体チップの数が減少し、半導体チップ１個当たりのコストが高くなる。
【００１９】
このような配線領域の面積増大を防ぐためには、多層配線を用いることが考えられる。多層配線を用いて異なる配線層に配線を形成することにより、配線を重ねて配置することができるため、図６のｙ方向において隣接する配線間の間隔を設ける必要が無くなる。このため、配線領域においてｙ方向のサイズが増大して配線領域の面積が大きくなることを防ぎ、半導体ウェハ上に作製可能な半導体チップ数を増やして半導体チップ１個当たりの製造コストを低廉化することができる。
【００２０】
【発明が解決しようとする課題】
上述したように、多層配線を用いることによって配線領域の面積を削減することができるが、この場合には以下のような問題がある。
【００２１】
隣接する各配線毎に配線層を変えることにより、半導体集積回路の製造工程において、各配線層毎に配線形成用マスクが必要となるため、半導体集積回路の製造コストが高くなる。また、配線層を増やすことにより、製造工程が増えるため、半導体集積回路の製造コストが非常に高くなり、さらに、半導体ウェハ完成までに必要な製造時間も増加する。
【００２２】
従って、多層配線を用いることによる製造コストの増加を、半導体ウェハ上に作製可能な半導体チップ数の増加による製造コストの低廉化によって吸収することができない場合には、多層配線を用いることの効果が充分に得られない。このことは、半導体チップの面積のほとんどがメモリセル領域によって占められている半導体メモリにおいては、特に顕著に現れる問題である。
【００２３】
さらに、ＣＡＭ領域の面積を削減するために局所的に多層配線を用いた場合でも、半導体チップ全体の面積が増大するおそれがある。ＣＡＭ領域の周囲には半導体集積回路を構成する他の回路ブロックが存在しており、それらの回路ブロック間を接続するために使用される配線と同じ配線層がＣＡＭ領域において使用された場合、他の回路ブロック間を接続するための配線をＣＡＭ領域を迂回させて設けるか、またはＣＡＭ領域においてさらに別の階層の配線を用いる必要があるからである。
【００２４】
他の回路ブロック間を接続するための配線をＣＡＭ領域を迂回させて設けた場合には、半導体チップ全体の面積が増大し、半導体ウェハ上に作製可能な半導体チップの数が少なくなるため、半導体チップ１個当たりのコストが高くなる。また、ＣＡＭ領域においてさらに別の階層の配線を用いた場合には、上述したように配線層毎に配線形成用マスクが必要となり、製造工程も増えるため、半導体集積回路の製造コストが高くなる。
【００２５】
以上のような理由から、フラッシュメモリにおいては、ＣＡＭ領域に含まれる配線領域の面積を、多層配線を用いることなく削減することが求められている。
【００２６】
本発明は、このような従来技術の課題を解決するべくなされたものであり、複数の出力回路と複数の入力回路との間を接続するための配線領域の面積を、多層配線を用いることなく削減することができる半導体集積回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明の半導体集積回路は、ｎ個の第１出力回路ブロックとｍ個の第２出力回路ブロックとは、隣接する出力回路ブロック同士が第１ピッチで等間隔に配置され、ｎ個の入力回路ブロックは、該第１出力回路ブロックおよび該第２出力回路ブロックの配置方向と並行に、隣接する入力回路ブロック同士が第２ピッチで等間隔に配置された半導体集積回路において、該第１出力回路ブロックと該第２出力回路ブロックとは、少なくとも一部が互いに隣接して交互に配置され、該第１出力回路ブロックの各々と、各第１出力回路ブロックに対応する入力回路ブロックの各々とが、第１配線によって最短配線長形状に接続され、該第２出力回路ブロックに接続された第２配線が、該入力回路ブロック間の間隙を通って配線されており、そのことにより上記目的が達成される。
【００２８】
上記構成によれば、隣接する出力回路ブロック同士のピッチと、隣接する入力回路ブロック同士のピッチとが異なる場合でも、第１出力回路ブロックと第２出力回路ブロックとを互いに隣接して交互に配置させることによって、隣接する第１出力回路ブロック同士のピッチと隣接する入力回路ブロック同士のピッチとを近づけて、第１出力回路ブロックと入力回路ブロックとを、最短配線長である直線形状の第１配線によって接続することができる。これにより、配線を曲げて入出力回路ブロック間を接続する従来技術に比べて、配線長を短くして配線による負荷を小さくすることができ、また、半導体集積回路の製造プロセスによって必要とされる配線間の間隔（最小値Ｐ）により配線領域においてｙ方向のサイズが大きくなることを防ぐことができる。さらに、第２出力回路ブロックとバッファ回路等の回路ブロックとを接続する第２配線を、入力回路ブロック間の間隙を通すことによって、第１出力回路ブロックと第２出力回路ブロックとが交互に配置されていない従来技術に比べて、半導体集積回路の製造プロセスによって必要とされる配線間の間隔（最小値Ｐ）を設ける必要がなくなり、第２配線の配線領域においてｘ方向のサイズが大きくなることを防ぐことができる。上記構成により、配線領域の面積を小さくすることができるので、多層配線を用いなくても半導体ウェハ上に作製可能な半導体チップの数を増やすことができる。
【００２９】
本発明の半導体集積回路は、前記第１出力回路ブロックと、前記第２出力回路ブロックとは、回路配置構成が等しいものであってもよい。
【００３０】
本発明の半導体集積回路は、不良メモリセルを正常な予備のメモリセルに置換するための冗長救済機能を有し、前記第１出力回路ブロックおよび前記第２出力回路ブロックのうち、少なくとも第１出力回路ブロックは、不良メモリセルのアドレス情報を記憶する記憶回路であり、前記入力回路ブロックは、該記憶回路に保持されたアドレス情報と、外部から入力されたアドレス情報を比較する比較回路であり、比較結果が一致しない場合には外部から入力されたアドレスに対応するメモリセルへのアクセスが行われ、比較結果が一致した場合には予備のメモリセルへのアクセスが行われるものであってもよい。
【００３１】
本発明の半導体集積回路は、前記第２ピッチが、前記第１ピッチの２倍とされていてもよい。
【００３２】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００３３】
図１に、本実施形態の半導体集積回路におけるＣＡＭ回路および冗長救済用アドレス比較回路が設けられているＣＡＭ領域のレイアウト例を示す。この図１において、ＣＡＭ領域３５には、ｎ個の第１ＣＡＭ回路３０と、ｍ個の第２ＣＡＭ回路３０’と、ｎ個の冗長救済用アドレス比較回路４０（以下、比較回路４０と称する）とが設けられている。第１ＣＡＭ回路３０には冗長救済が行われる不良メモリセルのアドレス情報が記憶されており、第２ＣＡＭ回路３０’には、例えばデバイスコード等、不良メモリセルのアドレス情報以外のデバイス固有の情報が記憶されている。
【００３４】
ｎ個のＣＡＭ回路３０とｍ個のＣＡＭ回路３０’とは、互いに隣接して交互に、隣接するもの同士がピッチｐ１で等間隔に配置されている。また、ｎ個の比較回路４０は、ＣＡＭ回路３０およびＣＡＭ回路３０’の配置方向と並行に、隣接する比較回路同士がピッチｐ２＋Ｗで等間隔に配置されている。ここで、Ｗは配線５１の配線幅を示す。なお、この図１では、説明を簡単にするために、ｐ２＋Ｗ＝２ｐ１、ｎ＝ｍとする。また、第１ＣＡＭ回路３０と第２ＣＡＭ回路３０’とに記憶されている情報、接続先は各々異なっているが、第１ＣＡＭ回路３０と第２ＣＡＭ回路３０’とは同じ回路構成およびレイアウト構成を有しているものとする。
【００３５】
ｎ個の第１ＣＡＭ回路３０のそれぞれはｎ本の配線５０それぞれによってｎ個の比較回路４０のそれぞれと接続され、ｍ個の第２ＣＡＭ回路３０’のそれぞれはｍ本の配線５１それぞれによって図示しないバッファ回路等とそれぞれ接続されている。比較回路４０は、第１ＣＡＭ回路３０に記憶されている不良メモリセルのアドレス情報と、外部から入力されたアドレス情報とを比較する機能を有する。比較回路４０によって第１ＣＡＭ回路３０に記憶されている不良メモリセルのアドレス情報と外部から入力されたアドレス情報とを比較した結果が一致しない場合には、外部から入力されたアドレスに対応するメインメモリセルのワードラインに対して、読み出し、書き込み等を行うために必要な電圧が供給される。一方、比較回路４０によって第１ＣＡＭ回路３０に記憶されている不良メモリセルのアドレス情報と外部から入力されたアドレス情報とを比較した結果が一致した場合には、外部から入力されたアドレスに対応する予備（冗長）のメモリセルのワードラインに対して、読み出し、書き込み等を行うために必要な電圧が供給される。このように、比較回路４０によって第１ＣＡＭ回路３０に記憶されている不良メモリセルのアドレス情報と外部から入力されたアドレス情報とを比較する処理が完了されないと、メモリセルからのデータの読み出し、書き込み等を行うことができないため、比較回路４０はワードライン電圧制御回路２３の近くに配置されていることが望ましい。これに対して、ＣＡＭ回路３０’は、不良メモリセルのアドレス情報が記憶されていないため、このＣＡＭ回路３０’に接続される図示しないバッファ回路等には、比較回路４０のような厳しい配置の制約はなく、バッファ回路等は比較的離れた位置に配置されていてもよい。
【００３６】
本実施形態においては、図１に示すように、フラッシュメモリセルの冗長救済を行うためのアドレス情報が記憶され、その出力が比較回路４０に接続される第１ＣＡＭ回路３０と、その他のデバイス固有の情報が記憶されている第２ＣＡＭ回路３０’とが、互いに隣接して交互に配置されている。このように、第１ＣＡＭ回路３０と第２ＣＡＭ回路３０’とが隣接して交互に配置されることによって、隣接する第１ＣＡＭ回路３０同士のピッチと隣接する比較回路４０同士のピッチとを近づけて、両者を直線形状の配線５０によって接続させることができる。また、第２ＣＡＭ回路３０’とバッファ回路等とを接続する配線５１を、比較回路４０間の間隙を通して配線させることができ、隣接する配線間の間隔を別に設ける必要がない。
【００３７】
本実施形態によるＣＡＭ領域の面積削減効果について、図６に示す従来例と比較して説明する。図１および図６から分かるように、図１において第１ＣＡＭ回路３０および第２ＣＡＭ回路３０’が互いに隣接して交互に配置されている領域６０の面積と、図６において第１ＣＡＭ回路３０および第２ＣＡＭ回路３０’が別々に配置されている領域６０’の面積とは、ＣＡＭ回路３０および３０’のｘ方向のサイズｘ１と、ｙ方向のサイズｙ１と、ＣＡＭ回路３０および３０’の個数ｎおよびｍとによって決定されるため、両領域６０および６０’の面積は等しくなっている。
【００３８】
次に、半導体製造プロセスによって決定される、隣接する配線間の間隔の最小値をＰとして、図６に示す領域６１’内の配線５１が間隔Ｐで配置されているものとする。図６に示す配線５１および図１に示す配線５１の配線幅をＷとし、比較回路４０のｙ方向のサイズをｙ２とし、隣接する比較回路４０同士のピッチをｐ２とすると、図１に示す領域６１の面積はＳ６１＝ｙ２（ｎｐ２＋ｍＷ）となり、図６に示す領域６１’の面積はＳ６１’＝ｙ２（ｎｐ２＋ｍＰ）となる。ここで、Ｗ、Ｐともに正の数であり、Ｐ＞Ｗであるので、Ｓ６１＜Ｓ６１’となり、図１に示す領域６１の方が、図６に示す領域６１’に比べて、図６において隣接する配線５１間の間隔Ｐによる面積分だけ面積が小さくなっている。
【００３９】
次に、図６に示す配線領域６２’においては、図１に示す配線領域６２に比べてｙ方向に配線間の間隔Ｐが必要になるので、図１に示す領域６２に示す方が図６の領域６２’に比べて面積が小さくなっている。
【００４０】
以上のことから、本実施形態のように第１ＣＡＭ回路３０と第２ＣＡＭ回路３０’とを互いに隣接して交互に配置させることによって、ＣＡＭ領域の面積を削減することができる。
【００４１】
なお、上記実施形態では、ｎとｍとが等しい場合について説明したが、ｎとｍとが異なる場合でも、同様の効果が得られる。ｎとｍとが異なる場合には、第１ＣＡＭ回路３０と第２ＣＡＭ回路３０’とを同じ個数分だけ互いに隣接させて交互に配置し、残った第１または第２ＣＡＭ回路をまとめて配置することができる。
【００４２】
以上のように、本実施形態によれば、第１ＣＡＭ回路３０および第２ＣＡＭ回路３０’の隣接するもの同士のピッチ（間隔）ｐ１と隣接する比較回路４０同士のピッチｐ２とが異なり、ｐ２＋Ｗ＝２ｐ１の関係であるにも関らず、第１ＣＡＭ回路３０と比較回路４０とを接続する配線５０および第２ＣＡＭ回路３０’とバッファ回路等とを接続する配線５１に必要とされる配線領域の面積を小さくすることができる。また、本実施形態によれば、第１ＣＡＭ回路３０に接続される配線５０および第２ＣＡＭ回路３０’に接続される配線５１の配線間隔（ピッチ）がｐ１となり、半導体製造プロセスによって決定される配線間隔の最小値Ｐよりも大きいため、配線間隔をそれ以上広げる必要がなく、同一階層の配線によって配線５０と配線５１とを作製することができる。
【００４３】
なお、上記実施形態では、出力回路ブロックとしてＣＡＭ回路を用い、入力回路ブロックとして比較回路を用いた場合について説明を行ったが、本発明はこれに限定されるものではなく、一般的な出力回路ブロックと入力回路ブロックとが配線によって接続された半導体集積回路に広く適用することができる。
【００４４】
【発明の効果】
以上詳述したように、本発明によれば、隣接するＣＡＭ回路同士のピッチと、隣接する比較回路同士のピッチとが異なる場合でも、比較回路に接続される第１ＣＡＭ回路とバッファ回路等に接続される第２ＣＡＭ回路とを互いに隣接して交互に配置させることによって、第１ＣＡＭ回路と比較回路とを直線形状の配線によって接続することができる。従って、配線を曲げて回路ブロック間を接続する従来技術に比べて、配線長を短くして配線による負荷を小さくすることができ、また、半導体集積回路のｙ方向のサイズが大きくなるのを防ぐことができる。また、第２ＣＡＭ回路とバッファ回路等とを接続する配線を、比較回路間の間隙を通すことにより、第１ＣＡＭ回路と第２ＣＡＭ回路とが交互に配置されていない従来技術に比べて、半導体集積回路のｘ方向のサイズが大きくなるのを防ぐことができる。従って、多層配線を用いなくても、配線のために必要とされる領域の面積を削減して、製造コストの増加および製造期間の増加を防ぐことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路におけるＣＡＭ領域の配置例を示すレイアウト図である。
【図２】一般的なＣＡＭ回路の構成を説明するための回路図である。
【図３】ＣＡＭ回路の配置位置を示す回路図である。
【図４】ＣＡＭ回路の配置間隔がメインメモリセルの配置によって制限されることを説明するための回路図である。
【図５】従来の半導体集積回路におけるＣＡＭ領域の配置例を示すレイアウト図である。
【図６】従来の半導体集積回路におけるＣＡＭ領域の他の配置例を示すレイアウト図である。
【符号の説明】
２、３ フローティングゲート型のトランジスタ
４、５、６、７ Ｎ型トランジスタ
８、９ Ｐ型トランジスタ
１０、１１ バイアス電圧発生回路
２０ フラッシュメモリ（フローティングゲート型のトランジスタ）
２１ メインメモリセル領域
２２、２６ ワードライン
２３ ワードライン電圧制御回路
２４、２５ ＣＡＭ回路が配置される領域
３０、３０’ ＣＡＭ回路
３１、３２ ワードライン
３３ ＣＡＭ回路の横方向のサイズ
３５ ＣＡＭ領域
４０ 比較回路
５０ ＣＡＭ回路と比較回路とを接続する配線
５１ ＣＡＭ回路とバッファ回路等とを接続する配線
６０、６０’ ＣＡＭ回路の配置領域
６１、６１’ 比較回路の配置領域
６２、６２’ 配線領域
Ｖｐｒｇ プログラム電圧
Ｖｇａｔｅ バイアス電圧
ＰＲＧ１、ＰＲＧ２ プログラム信号
ＯＵＴ１ 出力
Ｎ１、Ｎ２ フローティングゲート型トランジスタとＮ型トランジスタとの接続点
Ｎ３、Ｎ４ Ｐ型トランジスタとＮ型トランジスタとの接続点
Ｖｃｃ 電源電圧
ＶＢ バイアス電圧
Ｖｓｓ 接地電位
ｘ ワードラインの間隔
ｐ１ ＣＡＭ回路のピッチ
ｐ２ 比較回路のピッチ
ｘ１ ＣＡＭ回路のｘ方向サイズ
ｙ１ ＣＡＭ回路のｙ方向サイズ
ｙ２ 比較回路のｙ方向サイズ
Ｐ 配線間の間隔の最小値
Ｗ 配線幅
Ｌ 配線領域のｙ方向サイズ
Claims (4)
- マトリクス状に設けられた複数の不揮発性メモリセルと、前記不揮発性メモリセルにおける不良メモリセルを正常な予備の不揮発性メモリセルに置換するための冗長回路を有する半導体集積回路であって、
前記冗長回路は、
それぞれが不良メモリセルのアドレス情報を記憶する記憶回路であるｎ個（ｎは２以上の整数）の第１出力回路ブロックと、
それぞれが前記第１出力回路ブロックと回路配置構成が等しくて、前記不良メモリセルのアドレス情報以外の情報を記憶するｍ個（ｍは２以上の整数）の第２出力回路ブロックと、
前記第１出力回路ブロックにそれぞれ接続されるｎ個の入力回路ブロックとを備え、
前記各第１出力回路ブロックと前記各第２出力回路ブロックとが交互に配置されて、相互に隣接する前記第１出力回路ブロックと前記第２出力回路ブロックとが第１ピッチｐ１の等間隔で配列されており、
前記各入力回路ブロックは、前記第１出力回路ブロックおよび前記第２出力回路ブロックの配列方向と並行に第２のピッチで等間隔に配列されており、
前記配列方向の第ｋ番目（ｋは、１≦ｋ≦ｎの整数）に配置された前記第１出力回路ブロックと、前記配列方向の第ｋ番目に配置された前記入力回路ブロックとが、最短配線長の第１配線によってそれぞれ接続されており、
前記各第２出力回路ブロックには、線幅Ｗの第２配線が接続されて、相互に隣接する前記入力回路ブロック間の間隙を通って配線されていることを特徴とする半導体集積回路。 - 前記各入力回路ブロックは、前記第１出力回路ブロックに記憶された前記アドレス情報と、外部から入力されたアドレス情報とを比較する比較回路であり、該比較回路において前記比較の結果が一致しない場合には外部から入力されたアドレスに対応する前記不揮発性メモリセルへのアクセスが行われ、前記比較の結果が一致した場合には前記予備の不揮発性メモリセルへのアクセスが行われる請求項１に記載の半導体集積回路。
- 前記第２のピッチが、前記第１のピッチの２倍とされている、請求項１または２に記載の半導体集積回路。
- 前記第１出力回路ブロックおよび前記第２出力回路ブロックは、前記マトリクス状に配置された前記不揮発性メモリセルの行方向または列方向に沿って配列されている請求項１に記載の半導体集積回路。
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