KR100451009B1 - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

Info

Publication number
KR100451009B1
KR100451009B1 KR10-2002-0035968A KR20020035968A KR100451009B1 KR 100451009 B1 KR100451009 B1 KR 100451009B1 KR 20020035968 A KR20020035968 A KR 20020035968A KR 100451009 B1 KR100451009 B1 KR 100451009B1
Authority
KR
South Korea
Prior art keywords
circuit
cam
circuit blocks
memory cell
pitch
Prior art date
Application number
KR10-2002-0035968A
Other languages
English (en)
Other versions
KR20030004066A (ko
Inventor
안자이신스케
카메이켄지
모리야스미치
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20030004066A publication Critical patent/KR20030004066A/ko
Application granted granted Critical
Publication of KR100451009B1 publication Critical patent/KR100451009B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G11C15/046—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using non-volatile storage elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 반도체 집적회로는, 인접하는 제1 및 제2 출력회로 블록이 등간격의 제1 피치로 배치되도록 제공되는 n개의 제1 출력회로 블록과 m개의 제2 출력회로 블록; 및 인접하는 입력회로 블록들이 등간격의 제2 피치로 배치되도록 제공되는 입력회로들을 포함하고, 상기 제1 및 제2 출력회로들은, 제1 및 제2 출력회로 블록들중 하나의 적어도 일부가 제1 및 제2 출력회로 블록들중 다른 하나와 교대하도록 제공되고, 제1 출력회로들 각각은 직선 형상인 제1 도선에 의해 입력회로들중 대응하는 것에 접속되며, 각각의 제2 도선이 입력회로들 사이의 갭을 통과하도록 제2 도선들은 제2 출력회로들에 접속된다.

Description

반도체 집적회로 {SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 반도체 집적회로에 관한 것이며, 특히 불량 메모리셀을 정상 메모리셀로 치환하기 위한 용장 구제기능을 갖는 반도체 기억장치 등으로서 사용되는반도체 집적회로에 관한 것이다.
종래에 알려진 반도체 집적회로는, 동일한 회로 레이아웃을 갖는, 즉 출력회로 블록의 면적 및 형상, 그 신호 단자의 위치 등이 동일한 복수의 인접한 출력회로 블록 및 동일한 회로 레이아웃을 갖는 복수의 인접한 입력회로 블록을 포함한다. 상기 종래에 알려진 반도체 집적 회로에서, 각 출력회로 블록으로부터 제공되는 출력 신호는 입력회로 블록 중 대응하는 것에 입력된다.
또한, 도선을 사용하여 입력회로 블록 및 출력회로 블록을 접속시키는 경우, 인접하는 출력회로 블록 사이의 피치가 대응하는 인접한 입력회로 블록 사이의 피치와 동일하면, 직선 형상의 도선을 사용하여 입력회로 블록과 그 대응하는 출력회로 블록 사이의 거리가 최단 거리로 될 수 있도록 입력회로 블록 및 출력회로 블록을 접속시킬 수 있으므로, 회로 레이아웃에 불필요한 면적이 없어진다. 이에 대하여, 인접하는 출력회로 블록 사이의 피치가 인접하는 입력회로 블록 사이의 피치와 동일하지 않은 경우에는, 입력회로 블록과 출력회로 블록을 접속시키는 도선이 서로 교차하지 않아 단락 회로를 방지할 수 있도록 구부려질 필요가 있으므로, 이에 의해 도선이 제공되는 도체 영역의 면적이 증가된다.
입력회로 블록 및 출력회로 블록을 갖는 이러한 반도체 집적회로의 일례에는 비휘발성 반도체 메모리인 플래시 메모리가 있다. 일반적으로, 플래시 메모리는 예비의 플래시 메모리셀을 포함한다. 메인 메모리셀에 불량이 발생한 경우, 데이터 독출/기입 동작 등이 예비의 플래시 메모리셀에 행해질 수 있도록 예비의 플래시 메모리셀이 불량 메인 메모리셀(불량 메모리셀)을 대신한다. 예비의 플래시 메모리셀을 제공함으로써, 불량품의 발생율을 억제할 수 있어, 플래시 메모리의 수율이 향상된다.플래시 메모리는 불량 메모리셀을 예비의 플래시 메모리셀로 치환하기 위해 대개 용장회로를 사용한다. 상기 용장회로는, 불량 메모리셀이 존재하는 경우에 상기 불량 메모리셀의 어드레스 정보를 기억하기 위한 기억회로, 및 불량 메모리셀의 어드레스 정보와 외부로부터 용장회로에 입력되는 어드레스 정보를 비교하기 위한 용장 구제용 비교회로를 포함한다.
휘발성 반도체 메모리인 DRAM, SRAM 등에는, 폴리실리콘, 금속 등으로 이루어진 복수의 퓨즈들이 제공된다. 불량 메모리셀의 어드레스 정보를 기억하기 위해, 예컨대 복수의 퓨즈들이 전기적으로 절단된다. 이에 대하여, 비휘발성 반도체 메모리인 플래시 메모리에서는, 예컨대 퓨즈를 사용하는 대신에 비휘발성 반도체 기억소자인 메모리셀이 사용되어, 용장 구제가 행해지는 불량 메모리셀의 어드레스 정보 및 그 밖의 플래시 메모리 고유의 정보를 기억한다. 상기 비휘발성 반도체 기억소자인 메모리셀을 사용하는 기억회로를 CAM (contents addressable memory) 회로라고 한다.
도2에 도시된 바와 같이, CAM 회로는 일반적으로 2개의 플로팅 게이트형 트랜지스터(2,3), 4개의 N형 트랜지스터(4,5,6,7), 및 2개의 P형 트랜지스터(8,9)를 포함한다.
P형 트랜지스터(8), N형 트랜지스터(4) 및 플로팅 게이트형 트랜지스터(2)는 이 순서로 함께 직렬 접속되어 있다. P형 트랜지스터(8)의 소스에는 전원 전압 VCC가 인가된다. P형 트랜지스터(8)의 드레인에는 N형 트랜지스터(4)를 통해 플로팅게이트형 트랜지스터(2)가 접속되어 있다. 상기 플로팅 게이트형 트랜지스터(2)의 소스에는 접지 전위 Vss가 인가된다. 마찬가지로, P형 트랜지스터(9), N형 트랜지스터(5) 및 플로팅 게이트형 트랜지스터(3)는, 이 순서로 함께 직렬 접속되어 있다. P형 트랜지스터(9)의 소스에는 전원 전압 VCC가 인가된다. 상기 P형 트랜지스터(9)의 드레인에는 N형 트랜지스터(5)를 통해 플로팅 게이트형 트랜지스터(3)가 접속되어 있다. 상기 플로팅 게이트형 트랜지스터(3)의 소스에는 접지전위 Vss가 인가된다.
각 플로팅 게이트형 트랜지스터(2,3)의 게이트에는 바이어스전압 발생회로(10)에 의해 출력 Vgate가 제공된다. 각 N형 트랜지스터(4,5)의 게이트에는 바이어스전압 발생회로(11)에 의해 출력 VB가 제공된다. P형 트랜지스터(8)의 게이트는 P형 트랜지스터(9)와 N형 트랜지스터(5)가 접속된 노드 N4에 접속되어 있다. P형 트랜지스터(9)의 게이트는, P형 트랜지스터(8)와 N형 트랜지스터(4)가 접속된 노드 N3에 접속되어 있다. 각 N형 트랜지스터(6,7)의 드레인에는 전압공급회로(도시 안됨)에 의해 프로그램전압 Vprg가 인가된다. 각 N형 트랜지스터(6,7)의 게이트에는 각 제어회로(도시 안됨)에 의해 프로그램신호 PRG1 및 PRG2가 인가된다. N형 트랜지스터(6)의 소스는 플로팅 게이트형 트랜지스터(2)와 N형 트랜지스터(4)가 접속된 노드 N1에 접속되어 있다. N형 트랜지스터(7)의 소스는 플로팅 게이트형 트랜지스터(3)와 N형 트랜지스터(5)가 접속된 노드 N2에 접속되어 있다.
상기와 같이 구성된 CAM 회로는, 용장 구제가 행해지는 불량 메모리셀의 어드레스 정보의 단지 1비트분을 기억할 수 있다. 복수의 CAM 회로는 함께 불량 메모리셀의 전체 어드레스 정보를 기억한다. CAM 회로가 불량 메모리셀의 어드레스 정보의 단지 1비트분을 기억할 때, CAM 회로의 출력단자 OUT1은 용장 구제용 어드레스 비교회로(도시 안됨)에 접속되어 있다. 용량 구제용 비교 회로에 의해, 불량 메모리셀의 어드레스 정보를 함께 기억하는 복수의 CAM 회로로부터의 출력은 외부로부터 입력된 어드레스와 비교된다. 비교결과가 일치하지 않는 경우에는 외부로부터 입력된 어드레스에 대응하는 메모리셀로의 액세스가 행해진다. 비교결과가 일치하는 경우에는 예비의 메모리셀로의 액세스가 행해진다. 또한, CAM 회로에는, 디바이스 코드 등의 기억장치 고유의 정보를 기억시킬 수도 있다. 이 경우, CAM 회로의 출력단자 OUT1은 버퍼회로 등에 접속되어 있다.
상기 CAM 회로는 메인 메모리셀과 각각 유사한 2개의 플래시 메모리셀을 포함하기 때문에, CAM 회로가 제공되는 배치장소, CAM 회로 사이의 피치 등에 대한 회로 레이아웃이 메인 메모리셀의 레이아웃에 의해 상당히 제약받는다.
도3은, CAM 회로의 배치장소가 메인 메모리셀의 레이아웃에 의해 제약되는 것을 설명하기 위한 도면이다. 도3에 있어서, 플래시 메모리는 메인 메모리를 구성하는 플래시 메모리이고 매트릭스 형태로 제공되는 다수의 플로팅 게이트형 트랜지스터(20)를 메인 메모리 영역(21)에 포함한다. 한 방향에 제공된 복수의 플로팅 게이트형 트랜지스터(플래시 메모리셀)(20)의 각각의 컨트롤 게이트는, 워드라인(22 또는 26)(즉, 워드라인(22)은 홀수번째 열에 제공되고, 워드라인(26)은 짝수번째 열에 제공됨)에 접속되어 있다. 상기 워드라인(22,26)은 워드라인전압제어회로(23)에 접속되어 있다. 워드라인 전압제어회로(23)가 플래시 메모리셀(20)에 데이터를 기입하거나, 플래시 메모리셀(20)로부터 데이터를 독출하거나, 플래시 메모리셀(20)로부터 데이터를 소거하도록 동작을 제어할 때, 외부로부터 입력된 어드레스 정보가 디코드되어 상기 디코드된 어드레스 정보에 대응하는 워드라인(22 또는 26) 중 하나가 선택된 후, 상기 선택된 워드라인(22 또는 26)에 소정의 값을 갖는 전압이 인가된다.
도3에 있어서, CAM 회로는, 워드라인(22,26)에 직교하는 방향을 따라 메인 메모리영역(21)에 인접하도록 제공되는 영역(24 또는 25)에 배치된다. CAM 회로의 배치장소는 메인 메모리셀의 레이아웃에 의해 제약되지만, CAM 회로와 메인 메모리셀영역(21)이 서로 인접하도록 제공됨으로써, 워드라인전압 제어회로(23)를 구성하는 디코더 소자를 메인 메모리와 CAM 회로에 의해 공유하여, 이에 의해 반도체 칩 면적의 증가를 억제할 수 있다.
도4는, 복수의 CAM 회로 사이의 피치가 메인 메모리셀의 레이아웃에 의해 제약되는 것을 설명하기 위한 도면이다. 도4에서, 복수의 CAM 회로는 도3에 도시된 영역(25)에 제공된다. 도4에 완전히 도시되지는 않았지만, CAM 회로(30)와 동일한 구성을 갖는 복수의 CAM 회로 각각이 워드라인 전압제어회로(23)에 따라 제공된다.
도4에 있어서, CAM 회로(30)에 포함된 플로팅 게이트형 트랜지스터(플래시 메모리셀)(2,3)의 드레인에는 N형 트랜지스터(6,7)의 소스가 각각 접속되어 있다. 상기 N형 트랜지스터(6,7)는 플로팅 게이트형 트랜지스터(2,3)의 드레인에 전압 Vprg를 인가하기 위한 스위치로서 기능한다. N형 트랜지스터(6,7)의 게이트는 워드라인(31,32)에 각각 접속되어 있다. 이 때문에, 복수의 CAM 회로(30) 사이의 피치가, 워드라인(31,32) 사이의 피치에 의해 제약된다.
예컨대, 도4에 도시된 바와 같이, 각 CAM 회로(30)는 2개의 플래시 메모리셀(2,3)을 포함한다. 워드라인(31,32)은 메인 메모리영역(21)의 홀수번째의 워드라인(22)과 짝수번째의 워드라인(26) 중 2개의 인접한 짝수번째 워드라인(26)의 대응하는 것에 접속되고, 워드라인(31)은 CAM 회로(30)에 포함된 N형 트랜지스터(6)의 게이트에 접속되고, 워드라인(32)은 CAM 회로(30)에 포함된 N형 트랜지스터(7)의 게이트에 접속되어 있는 경우, CAM 회로(30)의 길이방향의 길이(33)는 2개의 인접한 짝수번째의 워드라인(26)을 포함하는 영역의 길이 4x(즉, 도4에 도시된 길이 x의 4배)에 대응한다. 이와 같이, CAM 회로(30)의 워드라인(31,32) 사이의 피치는 메인 메모리셀의 레이아웃에 의해 제약되므로, 복수의 CAM 회로(30) 사이의 피치도 메인 메모리셀의 레이아웃에 의해 제약된다.
도5는, CAM 회로 및 용장 구제용 어드레스 비교회로를 포함하는 CAM 영역(35)의 레이아웃예를 도시한다. 도5에 있어서, CAM 영역(35)은 n개의 제1 CAM 회로(30), m개의 제2 CAM 회로(30') 및 n개의 용장 구제용 어드레스 비교회로(40)(이하, 간단히 "비교회로(40)"라고 함)를 포함한다.n개의 제1 CAM 회로(30) 각각은 n개의 비교회로(40) 중 대응하는 것에 각 도선(50)에 의해 접속되어 있다. m개의 제2 CAM 회로(30') 각각은 대응하는 버퍼회로 등(도시 안됨)에 각 도선(51)에 의해 접속되어 있다. 제1 CAM 회로(30)는 용장 구제가 행해지는 불량 메모리셀의 어드레스 정보를 각각 기억한다. 제2 CAM 회로(30')는 디바이스 코드 등과 같이, 불량 메모리셀의 어드레스 정보 이외의 기억장치 고유의 정보를 각각 기억한다. 제1 CAM 회로(30)와 제2 CAM 회로(30')가 상이한 타입의 정보를 기억하고 상이한 타입의 소자에 접속되어 있지만, 제1 CAM 회로(30)와 제2 CAM 회로(30')는 유사한 방식으로 레이아웃되어 있다.
도5에 도시된 바와 같이, 인접하는 제1 CAM 회로(30) 사이의 피치 p1이 인접하는 비교회로(40) 사이의 피치 p2와 동등한 경우, 제1 CAM 회로(30)는 직선 형상의 도선(50)을 사용하여 상기 대응하는 비교회로(40)에 접속될 수 있으므로, 회로 레이아웃에 불필요한 면적이 제공되지 않는다.
도6은 CAM 영역(35)의 다른 레이아웃예를 도시한다. 도6에 있어서, 인접하는 CAM 회로(30) 사이의 피치 p1은 인접하는 비교회로(40) 사이의 피치 p2와 다르고, 피치 p1과 p2는 p2+W=2p1의 관계를 만족시키며, 여기서 W는 단일 도선(50)의 폭(도시 안됨)을 나타낸다. 이 경우에는, 제1 CAM(30)가 직선 형상의 도선을 사용하여 대응하는 비교회로(40)에 접속될 수 없으므로, 도선(50)을 구부릴 필요가 있다. 이 때문에, CAM 회로(30')에 접속된 도선(51)도 구부릴 필요가 있다. 이는 CAM 회로(30)의 개수 n과 CAM 회로(30')의 개수 m이 동등한지 아닌지에 관계없이 마찬가지이다.
그러나, 도선(50) 및 도선(51)이 비교회로(40)에 CAM 회로(30)를 접속하고 버퍼회로 등에 CAM 회로(30')를 접속하도록 구부려진 경우, 각 도선(50,51)의 길이가 증가함으로써, 도선(50,51)상의 부하가 증가된다. 또한, 도6에 도시된 y에 의해 나타낸 방향의 인접한 도선(50 및/또는 51) 사이의 피치는 반도체 집적회로의 제조프로세스(즉, 설계 규칙)에서의 필요성에 의해, 소정의 최소치 P 이상으로 될 필요가 있다. 따라서, 도6에 도시된 도체 영역(62')의 y에 의해 나타낸 방향의 길이는 대응하는 도5의 도체 영역의 y에 의해 나타낸 방향의 길이 L보다 길기 때문에, 이에 의해 회로 레이아웃의 불필요한 면적의 사이즈가 증가된다. 따라서, 반도체칩의 면적이 증가됨으로써, 단일 반도체 웨이퍼에 제작 가능한 반도체칩의 수가 감소되어, 단일 반도체칩의 비용이 증가된다.
상기 도체 영역의 면적 증가를 방지하기 위해, 다층 배선을 사용하는 것이 고려된다. 다층 배선을 사용하여 다른 도체층에 도선을 제공함으로써, 도선이 다른 도체층에 서로 오버랩되도록 제공될 수 있으므로, 도6의 y 방향을 따라 인접하는 도선 사이의 피치를 제공할 필요가 없게 된다. 따라서, 도5의 대응하는 도체 영역에 비해 도체 영역(62')의 면적을 증가시키지 않도록 도체 영역(62')의 y 방향의 길이의 증가를 방지함으로써, 반도체 웨이퍼상에 제작될 수 있는 반도체칩의 수를 증가시켜 단일 반도체칩의 제조 비용을 감소시킬 수 있다.
상기와 같이, 다층 배선을 사용하여 도체 영역의 면적을 감소시킬 수 있지만, 여기에는 다음과 같은 문제점이 있다.
인접하는 도선이 다른 도체층에 있도록 제공되면, 반도체 집적회로의 제조공정에서 각 도체층마다 도체 형성용 마스크가 필요해지므로, 이에 의해 반도체 집적회로의 제조비용이 증가된다. 또한, 도체층의 수를 증가시킴으로써, 반도체칩의 제조에 필요한 공정의 수도 증가하므로, 이에 의해 반도체 집적회로의 제조비용이 상당히 증가되고, 반도체 웨이퍼의 제조 완성을 위해 필요한 시간도 증가된다.
따라서, 다층 배선을 사용함으로써 야기되는 제조비용의 증가가, 단일 반도체 웨이퍼상에 제작 가능한 반도체칩 수의 증가에 의해 제조비용을 감소시킴으로써 상쇄되거나 보충될 수 없는 경우, 다층 배선을 사용함에 의해 만족스러운 효과가 실현될 수 없다. 이는, 반도체칩의 면적의 대부분을 메모리셀 영역이 차지하는 반도체 메모리에 있어서, 특히 주목되는 문제이다.
또한, CAM 영역의 면적을 감소시키기 위해 국소적으로 다층 배선을 사용하는 경우에도, 반도체칩의 전체 면적이 증가될 가능성이 있다. 반도체 집적회로는 CAM 영역의 주위에 CAM 회로 이외의 회로 블록을 포함한다. CAM 회로 이외의 회로 블록을 접속하기 위해 사용되는 것과 동일한 도체층이 CAM 영역에 사용되는 경우에는, CAM 회로 이외의 회로 블록을 접속하기 위한 도선이 CAM 영역을 우회하도록 제공될 필요가 있거나, 또는 다른 계층에 사용되는 도선이 CAM 영역에 사용될 필요가 있다.
CAM 회로 이외의 회로 블록을 접속하기 위한 도선이 CAM 영역을 우회하도록 제공되는 경우에는, 반도체칩의 전체 면적이 증가됨으로써, 단일 반도체 웨이퍼상에 제작 가능한 반도체칩의 수가 감소된다. 따라서, 단일 반도체칩의 비용이 증가된다. 이와 달리, CAM 영역에 있어서 다른 계층의 도선을 사용하는 경우에는, 상기와 같이, 각 도체층마다 도체 형성용 마스크가 필요하게 되므로, 이에 의해 제조공정의 수가 증가되고 반도체 집적회로의 제조비용이 증가된다.
상기한 이유에 기초하여, 플래시 메모리에 있어서는, 다층 배선을 사용하지 않고 CAM 영역에 포함되는 도체 영역의 면적을 감소시킬 필요가 있다.
본 발명의 일 양태에 의하면, 인접하는 제1 및 제2 출력회로 블록들이 등간격의 제1 피치로 배치되도록 제공되는 n개의 제1 출력회로 블록들과 m개의 제2 출력회로 블록들; 및 상기 제1 및 제2 출력회로 블록들이 제공되는 방향과 평행하게 제공되고, 인접하는 입력회로 블록들이 등간격의 제2 피치로 배치되도록 제공되는 n개의 입력회로 블록을 포함하고, 상기 제1 및 제2 출력회로 블록들은, 제1 및 제2 출력회로 블록들 중 어느 하나의 적어도 일부가 제1 및 제2 출력회로 블록들중 다른 하나와 교대하도록 제공되고, 제1 출력회로 블록들 각각은, 제1 출력회로블록들과 이에 대응하는 입력회로 블록들중 사이의 제1 도선의 길이가 가장 짧도록, 제1 도선에 의해 입력회로 블록들중 대응하는 것에 접속되며, 제2 도선들은, 각각의 제2 도선이 입력회로블록들 사이의 갭을 통과하도록 제2 출력회로 블록들에 접속되어 있는 반도체 집적회로가 제공된다.
상기의 구성에 의하면, 인접하는 제1 및 제2 출력회로 블록들 사이의 피치가, 인접하는 입력 블록들 사이의 피치와 다르더라도, 제1 및 제2 출력회로 블록들을 서로 인접하도록 교대로 배치시킴으로서, 제1 도선이 직선형상이고 제1 출력회로 블록들과 대응하는 입력회로 블록들 사이에서 최단 길이를 갖도록, 각각의 제1 출력블록들이 각각의 제1 도선에 의해 입력회로 블록들중 대응하는 것에 접속될 수 있다. 그 결과, 도선을 구부려서 입출력회로 블록들을 접속하는 종래 기술과 비교하여, 도선길이를 짧게 하여 도선에 의한 부하를 감소시킬 수 있다. 또한, 반도체 집적회로의 제조프로세스(즉, 설계 규칙)에 의해 필요한 도선들 사이의 피치(최소치 P)에 의해, 도선 영역에서의 도6에 도시된 바와 같은 y 방향의 길이가 증가하는 것을 방지할 수 있다. 또한, 제1 및 제2 회로 블록들이 교대로 제공되지 않는 종래기술과 달리, 각각의 제2 도선들이 입력회로 블록들 사이의 갭을 통과하도록, 제2 도선들이 제2 출력회로 블록들에 접속되어 있기 때문에, 반도체 집적회로의 제조프로세스에 의해 필요한 도선들 사이의 피치(최소치 P)를 제공할 필요가 없다. 따라서, 제2 도선들이 제공되는 도선 영역에서의 도6에 도시된 바와 같은 x 방향의 길이가 증가하는 것을 방지할 수 있다. 상기 구성에 의해, 도선영역의 면적을 작게 할 수 있기 때문에, 다층 배선을 사용하지 않고 단일 반도체 웨이퍼상에 제조될 수 있는 반도체칩의 수를 증가시킬 수 있다.
본 발명의 일 실시예에서는, 상기 제1 및 제2 출력회로 블록들의 레이아웃이 동일하다.
본 발명의 다른 실시예에서는, 상기 반도체 집적회로는 불량 메모리셀을 예비의 정상 메모리셀로 치환하기 위한 여분의 구제기능을 갖고,
상기 제1 출력회로 블록들 각각은, 불량 메모리셀의 어드레스 정보를 기억하는 기억회로이고,
상기 입력회로 블록들 각각은, 상기 기억회로에 기억된 어드레스 정보와, 외부로부터 입력된 어드레스 정보를 비교하여, 비교결과가 일치하지 않는 경우에는 외부로부터 입력된 어드레스에 대응하는 메모리셀로의 액세스가 행해지고, 비교결과가 일치하는 경우에는 예비의 메모리셀로의 액세스가 행해지는 비교회로이다.
본 발명의 또 다른 실시예에서는, 상기 제2 피치가 상기 제1 피치의 2배이다.
이에 의해, 상기의 본 발명은 다층 배선을 사용하지 않고 복수의 입력회로들와 복수의 출력회로들을 접속하기 위해 제공되는 도체 영역의 면적을 감소시킬 수 있는 반도체 집적회로를 제공하는 이점을 가능하게 한다.
본 발명의 상기 및 다른 이점은, 첨부도면을 참조한 다음의 상세한 설명을 이해한다면 당업자들에게 명백하게 될 것이다.
도1은 본 발명에 따른 반도체 집적회로의 CAM영역의 배치예를 도시한 레이아웃이다.
도2는종래의CAM 회로의구성을설명하기위한회로도이다.
도3은 종래의 기억장치에 있어서 종래의 CAM 회로의 배치위치를 도시한 회로도이다.
도4는 종래의 CAM 회로 사이의 피치가 메인 메모리셀의 배치에 의해 제한됨을 설명하기 위한 회로도이다.
도5는 종래의 반도체 집적회로에 있어서 종래의 CAM 영역의 배치예의 레이아웃이다.
도6은 종래의 반도체 집적회로에 있어서 종래의 CAM 영역의 다른 배치예의 레이아웃이다.
이하, 본 발명의 실시예에 관해서, 도면을 참조하여 설명한다.
도1은, 본 발명에 따른 반도체 집적회로의 용장 구제용 어드레스 비교회로 및 CAM 회로를 포함하는 CAM 영역(35)의 레이아웃예를 도시한다. 도1에 있어서, CAM 영역(35)은, n개의 제1 CAM 회로(30), m개의 제2 CAM 회로(30') 및 n개의 용장 구제용 어드레스 비교회로(40)(이하, 각각 "비교회로(40)"라고 함)를 포함한다. 각 제1 CAM 회로(30)는 용장 구제가 행해지는 불량 메모리셀의 어드레스 정보를 기억한다. 각 제2 CAM 회로(30')는, 디바이스 코드 등, 불량 메모리셀의 어드레스 정보 이외의 기억장치 고유의 정보를 기억한다.
n개의 제1 CAM 회로(30)와 m개의 제2 CAM 회로(30')는, 제1 CAM 회로(30)와 제2 CAM 회로(30')가 서로 교대로 인접하고, 2개의 인접하는 비교회로(30,30')가 등간격의 피치 p1로 배치되도록 제공된다. n개의 비교회로(40)는, CAM 회로(30,30')가 제공된 방향과 평행한 방향을 따라 제공되어, 2개의 인접하는 비교회로(40)가 등간격의 피치 p2+W로 배치되어 있으며, 여기서 W는 도선(51)의 폭(도시 안됨)을 나타낸다. 도1을 간단히 설명하기 위해, p2+W=2p1과 n=m의 관계가 만족됨을 가정한다. 제1 CAM 회로(30)와 제2 CAM 회로(30')는 상이한 타입의 정보를 기억하고 상이한 타입의 소자에 접속되어 있지만, 제1 CAM 회로(30)와 제2 CAM 회로(30')는 유사한 회로소자를 포함하고 유사한 방식으로 레이아웃되어 있다.
n개의 제1 CAM 회로(30) 각각은 n개의 도선(50) 각각에 의해 n개의 비교회로(40) 중 대응하는 것에 접속된다. m개의 제2 CAM 회로(30') 각각은 m개의 도선(51) 각각에 의해 대응하는 버퍼회로 등(도시 안됨)에 접속된다. 비교회로(40)는, 제1 CAM 회로(30)에 기억되어 있는 불량 메모리셀의 어드레스 정보와, 외부로부터 입력된 어드레스 정보를 비교하는 기능을 갖는다. 상기 비교의 결과가 일치되지 않으면, 외부로부터 입력된 어드레스에 대응하는 메모리셀에 접속된 워드라인에 독출/기입 동작 등을 행하기 위해 필요한 전압이 인가된다. 이에 대하여, 상기 비교의 결과가 일치하면, 외부로부터 입력된 어드레스에 대응하는 예비(용장) 메모리셀에 접속된 워드라인에 독출/기입 동작 등을 행하기 위해 필요한 전압이 인가된다. 비교회로(40)가 제1 CAM 회로(30)에 기억되어 있는 불량 메모리셀의 어드레스 정보와 외부로부터 입력된 어드레스 정보 사이의 비교를 완료할 때까지 데이터가 메모리셀로부터 독출되거나 메모리셀에 기입될 수 없기 때문에, 비교회로(40)는 워드라인전압 제어회로(23)(도3 및 도4)의 가까이에 배치되어 있는 것이 바람직하다. 이에 대하여, CAM 회로(30')는 불량 메모리셀의 어드레스 정보를 기억하지 않기 때문에, 상기 CAM 회로(30)에 접속된 버퍼회로, 비교회로(40) 등과 달리 그 배치장소에 엄격한 제약이 없고, 워드라인전압 제어회로(23)로부터 멀리 떨어진 위치에 배치될 수 있다.
본 실시예에 있어서, 도1에 도시된 바와 같이, 플래시 메모리셀에 용장 구제를 행하기 위해 필요한 어드레스 정보를 기억하고, 비교회로(4O) 중 대응하는 것에 접속된 출력을 갖는 제1 CAM 회로(30)와, 기억장치 고유의 정보를 기억하는 제2 CAM 회로(30')가 서로 인접하도록 교대로 배치되어 있다. 이와 같이, 제1 CAM 회로(30)와 제2 CAM 회로(30')가 서로 인접하도록 교대로 배치됨으로써, 2개의 인접하는 제1 CAM 회로(30) 사이의 피치와 2개의 인접하는 비교회로(40) 사이의 피치를 실질적으로 동일하게 할 수 있어, 제1 CAM 회로(30)와 비교회로(40)의 대응하는 쌍을 직선형상의 도선(50)에 의해 함께 접속시킬 수 있다. 또한, 제2 CAM 회로(30')와 버퍼회로 등을 접속하는 도선(51)이 인접하는 비교회로(40) 사이의 갭을 통과하도록 제공될 수 있으므로, 인접하는 도선(51) 사이에 소정의 피치를 제공하도록 스페이스를 유지할 필요가 없으며, 즉 비교회로(40)가 도1에 도시된 영역(61)의 인접하는 도선(51) 사이의 각 스페이스를 채운다.
본 발명의 CAM 영역의 면적을 감소시키는 효과를, 도6에 도시된 종래 예와 비교하여 이하 설명한다. 도1 및 도6으로부터 알 수 있듯이, 제1 CAM 회로(30) 및 제2 CAM 회로(30')가 서로 인접하도록 교대로 배치되어 있는 CAM 영역(60)의 면적과, 제1 CAM 회로(30) 및 제2 CAM 회로(30')가 별도로 배치되어 있는 CAM 영역(60')의 면적은, CAM 회로(30,30')의 x 방향의 길이 x1 및 y 방향의 길이 y1, CAM 회로(30)의 개수 n 및 CAM 회로(30')의 개수 m에 의해 결정되기 때문에, 상기 영역(60,60')의 면적은 실질적으로 동일하다.
반도체 제조프로세스에서의 필요성에 의해, 인접하는 도선 사이의 피치의 최소값을 P로 정하면, 도6에 도시된 영역(61')의 도선(51)은 피치 P로 배치되어 있는 것으로 한다. 도6에 도시된 도선(51) 및 도선(51)의 각각의 폭을 W로 나타내면, 비교회로(40)의 y 방향의 길이는 y2로 나타내고, 비교회로(40) 사이의 피치는 p2로 나타내며, 도1에 도시된 영역(61)의 면적은 S61=y2(np2+mW)로 나타내고, 도6에 도시된 영역(61')의 면적은 S61'=y2(np2+mP)로 나타낸다. 이러한 식에서, W와 P는 정(positive)의 수이고, P>W의 관계를 만족시키기 때문에, 영역(61)의 면적은 영역(61')에 비해, 인접하는 도선(51) 사이의 피치 P에 의해 제공되는 전체 스페이스와 도선(51)의 전체 폭 사이의 차에 대응하는 면적분만큼 작게 된다.
또한, 도6에 도시된 도체 영역(62')에서는, y 방향을 따라 도선 사이의 피치 P가 필요하게 되므로, 도1에 도시된 도체 영역(62')의 면적이 도체 영역(62')에 비해 작게 된다.
따라서, 본 발명에 의하면, 제1 CAM 회로(30)와 제2 CAM 회로(30')가 서로 인접하도록 교대로 배치됨으로써, CAM 영역의 전체 면적을 감소시킬 수 있다.
본 발명의 실시예는, n과 m이 서로 동등한 경우에 관해서 설명하였지만, n과 m이 서로 동등하지 않은 경우에도 동일한 효과가 실현될 수 있다. n과 m이 서로 동등하지 않은 경우, 동일한 개수의 제1 CAM 회로(30)와 제2 CAM 회로(30')를 교대로 배치시키고, 남은 제1 CAM 회로(30) 또는 제2 CAM 회로(30')는 함께 배치시킨다.
상기한 바와 같이, 본 실시예에 의하면, 인접하는 제1 CAM 회로(30)와 제2 CAM 회로(30') 사이의 피치가 인접하는 비교회로(40) 사이의 피치와 다르고,p2+W=2p1의 관계가 만족되는 경우에도, 제1 CAM 회로(30)와 비교회로(40)를 접속하는 도선(50) 및 제2 CAM 회로(30')와 버퍼회로 등을 접속하는 도선(51)을 제공하기 위해 필요한 면적을 감소시킬 수 있다. 또한, 제1 CAM 회로(30)에 접속되는 인접한 도선(50) 사이의 피치 및 제2 CAM 회로(30')에 접속되는 인접한 도선(51)의 사이의 피치가 모두 반도체 제조 프로세스의 필요성에 의해 결정되는 피치에 대한 최소치 P보다 큰 p1이기 때문에, 회로의 동일 계층에 제공되는 도선(50,51) 사이의 피치를 더욱 증가시킬 필요가 없다.
본 실시예에서는 출력회로 블록으로서 각 CAM 회로가 사용되고 입력회로 블록으로서 각 비교회로가 사용되는 경우에 관해 설명하였지만, 본 발명은 이러한 구성에 한정되지 않고, 도선에 의해 함께 접속된 출력회로 블록과 입력회로 블록을 포함하는 전형적인 반도체 집적회로에 널리 적용될 수 있다.
상기한 바와 같이, 본 발명에 의하면, 인접하는 CAM 회로 사이의 피치가 인접하는 비교회로 사이의 피치와 다른 경우에도, 비교회로에 접속되는 제1 CAM 회로와 버퍼회로 등에 접속되는 제2 CAM 회로를 교대로 배치시킴으로써, 직선 형상의 도선에 의해 제1 CAM 회로를 비교회로에 접속시킬 수 있다. 따라서, 본 발명에 의하면, 회로 블록을 함께 접속시키기 위해 구부릴 필요가 있는 도선을 사용하는 종래의 기술에 비해, 도선의 길이를 짧게 하여 도선에 제공되는 부하를 감소시킬 수 있고, 도면 예컨대 도1에 도시된 바와 같이, 반도체 집적회로의 사이즈가 y 방향을 따라 증가되는 것을 방지할 수 있다. 또한, 제2 CAM 회로와 버퍼회로 등을 접속하는 도선을 비교 블록 사이에 제공함으로써, 제1 CAM 회로와 제2 CAM 회로가 교대로 배치되지 않은 종래의 기술에 비해, 도면 예컨대 도1에 도시된 바와 같이, 반도체 집적회로가 x 방향을 따라 증가되는 것을 방지할 수 있다. 따라서, 다층 배선이 사용되는 경우에도, 도선을 제공하기 위해 필요한 영역의 전체 면적을 감소시킴으로써 제조 공정에 필요한 기간과 제조 비용의 증가를 방지할 수 있다.
본 발명의 범위와 정신을 벗어나지 않고 당업자들에 의해 여러 가지 다른 변경이 용이하게 실시될 수 있을 것이다. 따라서, 첨부된 특허 청구의 범위는 본 명세서에서 기술된 내용으로 제한되는 것이 아니라, 더 넓게 해석되어야 한다.

Claims (8)

  1. 인접하는 제1 및 제2 출력회로 블록들이 등간격의 제1 피치로 배치되도록 제공되는 n개의 제1 출력회로 블록들과 m개의 제2 출력회로 블록들; 및
    상기 제1 및 제2 출력회로 블록들이 제공되는 방향과 평행하게 제공되고, 인접하는 입력회로 블록들이 등간격의 제2 피치로 배치되도록 제공되는 n개의 입력회로 블록을 포함하고,
    상기 제1 및 제2 출력회로 블록들은, 제1 및 제2 출력회로 블록들 중 어느 하나의 적어도 일부가 제1 및 제2 출력회로 블록들중 다른 하나와 교대하도록 제공되고, 제1 출력회로 블록들 각각은, 제1 출력회로블록들과 이에 대응하는 입력회로 블록들중 사이의 제1 도선의 길이가 가장 짧도록, 제1 도선에 의해 입력회로 블록들중 대응하는 것에 접속되며,
    제2 도선들은, 각각의 제2 도선이 입력회로블록들 사이의 갭을 통과하도록 제2 출력회로 블록들에 접속되어 있는 반도체 집적회로.
  2. 제1항에 있어서, 상기 제1 및 제2 출력회로 블록들의 레이아웃이 동일한, 반도체 집적회로.
  3. 제1항에 있어서,
    상기 반도체 집적회로는 불량 메모리셀을 예비의 정상 메모리셀로 치환하기위한 여분의 구제기능을 갖고,
    상기 제1 출력회로 블록들 각각은, 불량 메모리셀의 어드레스 정보를 기억하는 기억회로이고,
    상기 입력회로 블록들 각각은, 상기 기억회로에 기억된 어드레스 정보와, 외부로부터 입력된 어드레스 정보를 비교하여, 비교결과가 일치하지 않는 경우에는 외부로부터 입력된 어드레스에 대응하는 메모리셀로의 액세스가 행해지고, 비교결과가 일치하는 경우에는 예비의 메모리셀로의 액세스가 행해지는 비교회로인, 반도체 집적회로.
  4. 제1항에 있어서, 상기 제2 피치가 상기 제1 피치의 2배인, 반도체 집적회로.
  5. 제2항에 있어서,
    상기 반도체 집적회로는 불량 메모리셀을 예비의 정상 메모리셀로 치환하기 위한 여분의 구제기능을 갖고,
    상기 제1 출력회로 블록들 각각은, 불량 메모리셀의 어드레스 정보를 기억하는 기억회로이고,
    상기 입력회로 블록들 각각은, 상기 기억회로에 기억된 어드레스 정보와, 외부로부터 입력된 어드레스 정보를 비교하여, 비교결과가 일치하지 않는 경우에는 외부로부터 입력된 어드레스에 대응하는 메모리셀로의 액세스가 행해지고, 비교결과가 일치하는 경우에는 예비의 메모리셀로의 액세스가 행해지는 비교회로인, 반도체 집적회로.
  6. 제2항에 있어서, 상기 제2 피치가 상기 제1 피치의 2배인, 반도체 집적회로.
  7. 제3항에 있어서, 상기 제2 피치가 상기 제1 피치의 2배인, 반도체 집적회로.
  8. 제5항에 있어서, 상기 제2 피치가 상기 제1 피치의 2배인, 반도체 집적회로.
KR10-2002-0035968A 2001-06-26 2002-06-26 반도체 집적회로 KR100451009B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001192712A JP3815717B2 (ja) 2001-06-26 2001-06-26 半導体集積回路
JPJP-P-2001-00192712 2001-06-26

Publications (2)

Publication Number Publication Date
KR20030004066A KR20030004066A (ko) 2003-01-14
KR100451009B1 true KR100451009B1 (ko) 2004-10-02

Family

ID=19031126

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0035968A KR100451009B1 (ko) 2001-06-26 2002-06-26 반도체 집적회로

Country Status (5)

Country Link
US (1) US6661692B2 (ko)
EP (1) EP1278204B1 (ko)
JP (1) JP3815717B2 (ko)
KR (1) KR100451009B1 (ko)
TW (1) TW559825B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100624287B1 (ko) * 2004-05-11 2006-09-18 에스티마이크로일렉트로닉스 엔.브이. 낸드 플래시 메모리 소자의 리던던시 회로
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7786512B2 (en) * 2005-07-18 2010-08-31 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
KR100823706B1 (ko) * 2006-07-21 2008-04-21 삼성전자주식회사 반도체 장치의 신호 라인 구조물 및 이를 제조하는 방법
DE102017127276A1 (de) * 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Standardzellen und abwandlungen davon innerhalb einer standardzellenbibliothek

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5835963A (ja) * 1981-08-28 1983-03-02 Fujitsu Ltd 集積回路装置
EP0415369B1 (en) * 1989-08-30 1995-12-27 Nec Corporation Semiconductor memory device
US5150330A (en) * 1990-01-24 1992-09-22 Vlsi Technology, Inc. Interblock dispersed-word memory architecture
JP2590712B2 (ja) 1993-12-02 1997-03-12 日本電気株式会社 メモリ制御装置
TW332923B (en) * 1996-04-19 1998-06-01 Matsushita Electric Ind Co Ltd Semiconductor IC
JP3597706B2 (ja) * 1997-07-25 2004-12-08 株式会社東芝 ロジック混載メモリ
JP3092558B2 (ja) * 1997-09-16 2000-09-25 日本電気株式会社 半導体集積回路装置
JP3469074B2 (ja) * 1997-12-12 2003-11-25 株式会社東芝 半導体メモリ装置
JP2001077322A (ja) * 1999-09-02 2001-03-23 Toshiba Corp 半導体集積回路装置

Also Published As

Publication number Publication date
US6661692B2 (en) 2003-12-09
US20030011004A1 (en) 2003-01-16
EP1278204A3 (en) 2005-10-19
EP1278204B1 (en) 2015-12-23
TW559825B (en) 2003-11-01
JP2003007079A (ja) 2003-01-10
EP1278204A2 (en) 2003-01-22
KR20030004066A (ko) 2003-01-14
JP3815717B2 (ja) 2006-08-30

Similar Documents

Publication Publication Date Title
JP4939528B2 (ja) メモリラインドライバのノンバイナリグループ用のデコーディング回路
US4998223A (en) Programmable semiconductor memory apparatus
US6995436B2 (en) Nonvolatile semiconductor memory device
US7233513B2 (en) Semiconductor memory device with MOS transistors each having floating gate and control gate
US10559350B2 (en) Memory circuit and electronic device
US5637895A (en) Non-volatile semiconductor memory device
KR102123736B1 (ko) 반도체 기억장치
US6016265A (en) Fuse-latch circuit having high integration density
KR100451009B1 (ko) 반도체 집적회로
US7541654B2 (en) Semiconductor memory device and semiconductor device including multilayer gate electrode
JP3557022B2 (ja) 半導体記憶装置
JPH0793037B2 (ja) 半導体記憶装置
KR100387164B1 (ko) 반도체 기억장치
US5332917A (en) Semiconductor memory NAND with wide space between selection lines
JP6485225B2 (ja) プログラマブル論理集積回路
JPS61267997A (ja) 半導体回路
JP4925217B2 (ja) ワード線ストラップ回路
US5644526A (en) Integrated circuit with improved immunity to large metallization defects
US6606268B2 (en) Non-volatile semiconductor integrated circuit
US7463518B2 (en) Layout structure for use in flash memory device
TWI802199B (zh) 半導體記憶裝置
CN110931060A (zh) 半导体存储装置
JP2007123652A (ja) 半導体装置およびその製造方法
JP2011198984A (ja) 半導体記憶装置
KR19990065078A (ko) 마스크-롬의 스탠바이-전류 불량 구제장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20190830

Year of fee payment: 16