JP4925217B2 - ワード線ストラップ回路 - Google Patents
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Description
401、I/O1402と
403に結合する。この後、このデータがI/O回路12(図1)に結合され、最終的にはダイナミック・ランダムアクセス・メモリの外部の他の回路に結合される。
(1) 2つの端を持ち、当該第1の下側導体の一方の端が第1の信号源に結合されている第1の下側導体と、2つの端を持ち、前記第1の下側導体から、隣接する下側導体の間の許容し得る間隔よりも小さな距離だけ隔たり、当該第1の上側導体の一方の端が第2の信号源に結合されている第1の上側導体と、2つの端を持ち、当該第2の上側導体の一方の端が前記第1の下側導体の別の端に結合されていて、前記第1の信号源から信号を受け取る第2の上側導体と、2つの端を持ち、前記第2の上側導体から、隣接する下側導体の間の許容し得る間隔よりも小さな距離だけ隔たり、当該第2の下側導体の一方の端が前記第1の上側導体の別の端に結合されていて、前記第2の信号源から信号を受け取る第2の下側導体とを有する回路。
(3) (2)記載の回路に於て、前記第1の下側導体に結合された第3の導体、及び前記第2の下側導体に結合された第4の導体を有する回路。
(4) (3)記載の回路に於て、前記第3及び第4の導体の各々が複数個のメモリ・セルに接続され、各々のメモリ・セルが少なくとも1つのMOSトランジスタを有し、該MOSトランジスタはそれぞれ第3及び第4の導体に接続されるゲートを持っている回路。
(5) (4)記載の回路に於て、前記第3及び第4の導体が多結晶シリコン・ワード線で構成され、該多結晶シリコン・ワード線は隣接する下側導体の間の許容し得る間隔より小いピッチを持っている回路。
(7) (2)記載の回路に於て、前記第1の下側導体が前記絶縁層にある第1の孔を介して前記第2の上側導体に結合され、前記第1の上側導体が前記絶縁層にある第2の孔を介して前記第2の下側導体に結合される回路。
(8) (7)記載の回路に於て、前記第1の下側導体が第3の導体によって前記第2の上側導体に結合され、前記第1の上側導体が第4の導体によって前記第2の下側導体に結合され、第3及び第4の導体は前記第1及び第2の上側導体とは異なる材料の性質を持っている回路。
(9) (6)記載の回路に於て、前記第1の下側導体及び前記第1の上側導体が、前記第1の上側導体の長さの実質的な部分に亘って前記絶縁層の厚さより大きな距離だけ隔たっている回路。
(10) (9)記載の回路に於て、前記第1の下側導体及び前記第1の上側導体が、前記第1の上側導体の長さの実質的な部分に亘って前記絶縁層の厚さに等しい距離だけ隔たっている回路。
(13) (12)記載の回路に於て、前記第1の下側導体が前記絶縁層にある第1の孔を介して前記第2上側導体に結合され、前記第1の上側導体が前記絶縁層にある第2の孔を介して前記第2の下側導体に結合されている回路。
(14) (13)記載の回路に於て、前記第1及び第2の下側導体が第1の金属で構成されている回路。
(15) (14)記載の回路に於て、前記第1及び第2の上側導体が第2の金属で構成されている回路。
(18) (16)記載の回路に於て、前記複数個の信号がアドレス信号である回路。
(19) (16)記載の回路に於て、前記複数個の信号がデータ信号である回路。
(20) (16)記載の回路に於て、前記複数個の信号が、メモリ・セルの複数個の行のうちの1行を選択的に付勢するワード線信号である回路。
386 第1の信号源
500 第1の下側導体
508 第2の上側導体
544 第1の上側導体
552 第2の下側導体
Claims (10)
- 2つの端を持つ第1の下側金属導体であって、当該第1の下側金属導体の一方の端が第1の信号源に結合されている、前記第1の下側金属導体と、
2つの端を持ち、隣接する下側金属導体の間の許容可能な間隔よりも小さい距離だけ前記第1の下側金属導体から隔たっている第1の上側金属導体であって、当該第1の上側金属導体の一方の端が第2の信号源に結合されている、前記第1の上側金属導体と、
2つの端を持つ第2の上側金属導体であって、当該第2の上側金属導体の一方の端が前記第1の下側金属導体の他方の端に接続されており、前記第1の信号源からの信号を受信する、前記第2の上側金属導体と、
2つの端を持ち、隣接する下側金属導体の間の許容可能な間隔よりも小さい距離だけ前記第2の上側金属導体から隔たっている第2の下側金属導体であって、当該第2の下側金属導体の一方の端が前記第1の上側金属導体の他方の端に接続されており、前記第2の信号源からの信号を受信する、前記第2の下側金属導体と、
前記第1の下側金属導体に結合されている第3の導体及び前記第2の下側金属導体に接続されている第4の導体と、
を含み、
前記第1の下側金属導体が前記第2の上側金属導体から絶縁層により分離され、前記第1の上側金属導体が前記第2の下側金属導体から前記絶縁層により分離されており、
前記第1の下側金属導体が前記第2の上側金属導体に前記絶縁層中の第1の穴を介して結合され、前記第1の上側金属導体が前記第2の下側金属導体に前記絶縁層中の第2の穴を介して結合されており、
前記第1の穴と前記第2の穴とが、前記第1の信号源と前記第2の信号源の向きに対して実質的に平行な向きを有し、
前記第3及び第4の導体の各々が複数のメモリ・セルに接続されており、各メモリ・セルが少なくとも1つのMOSトランジスタを含み、前記MOSトランジスタが前記第3及び第4の導体に夫々接続されているゲートを有し、
前記第3及び第4の導体が多結晶シリコン・ワード線を含み、前記多結晶シリコン・ワード線が隣接する下側金属導体の間の許容可能な間隔よりも小さいピッチを有する、
DRAM回路。 - 請求項1に記載のDRAM回路であって、前記第1の下側金属導体と前記第1の上側金属導体とが、前記第1の上側金属導体の長さの実質的な部分に対して互いに平行であり、前記第2の上側金属導体と前記第2の下側金属導体とが、前記第2の上側金属導体の長さの実質的な部分に対して互いに平行である、DRAM回路。
- 請求項2に記載のDRAM回路であって、前記第1の下側金属導体と前記第1の上側金属導体とが、前記第1の上側金属導体の長さの実質的な部分において、前記絶縁層の厚さよりも大きな距離だけ離間している、DRAM回路。
- 請求項2に記載のDRAM回路であって、前記第1の下側金属導体と前記第1の上側金属導体とが、前記第1の上側金属導体の長さの実質的な部分において、前記絶縁層の厚さに等しい距離だけ離間している、DRAM回路。
- 請求項1に記載のDRAM回路であって、前記第2の下側金属導体が前記第1の穴の周りで屈曲する、DRAM回路。
- 請求項5に記載のDRAM回路であって、前記第1の下側金属導体が前記第2の穴の周りで屈曲する、DRAM回路。
- 請求項1に記載のDRAM回路であって、前記第2の上側金属導体が前記第2の穴の周りで屈曲する、DRAM回路。
- 請求項7に記載のDRAM回路であって、前記第1の上側金属導体が前記第2の穴の周りで屈曲する、DRAM回路。
- 請求項1に記載のDRAM回路であって、
2つの端を持つ第3の下側金属導体であって、当該第3の下側金属導体の一方の端が第3の信号源に結合されている、前記第3の下側金属導体と、
2つの端を持ち、隣接する下側金属導体の間の許容可能な間隔よりも小さい距離だけ前記第3の下側金属導体から隔たっている第3の上側金属導体であって、当該第3の上側金属導体の一方の端が第4の信号源に結合されている、前記第3の上側金属導体と、
を更に含み、
前記第3の上側金属導体の形状が前記第1の上側金属導体の形状と実質的に同等である、
DRAM回路。 - 請求項1に記載のDRAM回路であって、
2つの端を持つ第3の下側金属導体であって、当該第3の下側金属導体の一方の端が第3の信号源に結合されている、前記第3の下側金属導体と、
2つの端を持ち、隣接する下側金属導体の間の許容可能な間隔よりも小さい距離だけ前記第3の下側金属導体から隔たっている第3の上側金属導体であって、当該第3の上側金属導体の一方の端が第4の信号源に結合されている、前記第3の上側金属導体と、
を更に含み、
前記第3の下側金属導体の形状が前記第1の下側金属導体の形状と実質的に同等である、
DRAM回路。
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