JP4614475B2 - ワード線ストラップ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は集積回路、更に具体的に云えば、ワード線ストラップ回路を含む集積回路に関する。
【０００２】
【従来の技術及び課題】
現在の相補型金属酸化物半導体（ＣＭＯＳ）ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）回路は、卓上型及び携帯用のコンピュータ・システムを含む種々の用途に主メモリとして使われる場合が多い。プロセッサの設計及びソフトウェアの開発の進歩により、主メモリには、高い密度並びに早いアクセス時間を持つダイナミック・ランダムアクセス・メモリ回路が必要になった。ダイナミック・ランダムアクセス・メモリの全アクセス時間のかなりの部分は、低電圧から高電圧へのワード線の変化時間によるものである。このワード線の変化時間は、ワード線に関連する抵抗値と静電容量の積によって制限される。
【０００３】
従来のメモリ回路は多結晶シリコン・ワード線と平行に金属ストラップ又は分路を用いて、ワード線の全抵抗値を減らし、こうしてダイナミック・ランダムアクセス・メモリの全アクセス時間を短くしていた。図１２Ａでは、ワード線ストラップ１２００が行復号アンド・ゲート３８６と各々の多結晶ワード線セグメント１２１０−１２１６の間に接点１２０４−１２０８によって結合され、ワード線の全抵抗値を小さくしている。しかし、この方法では、金属ワード線ストラップの最小ピッチ（金属幅に金属間スペースを加えた値）が、ダイナミック・ランダムアクセス・メモリ回路のメモリ・セルのピッチより大きい時、問題が起こる。ワード線ストラップのピッチを製造設備の能力より下げると、短絡した金属線のため、ダイナミック・ランダムアクセス・メモリ回路の機能的な歩留まりが大幅に低下する。
【０００４】
他のダイナミック・ランダムアクセス・メモリ回路は、ワード線ストラップをメモリ・セルのピッチ迄下げるために２レベル金属ストラップを用いている。図１２Ａでは、偶数ワード線に対し、下側金属導体１２００が行復号アンド・ゲート３８６と各々の多結晶ワード線セグメント１２１０−１２１６の間に接点１２０４−１２０８によって結合されている。図１２Ｂでは、奇数ワード線に対し、上側金属導体１２２０が行復号アンド・ゲート３８４と各々の多結晶ワード線セグメント１２３０−１２３６の間に接点１２２４−１２２８によって結合されている。その結果できる構造（図１２Ｃ）は、ダイナミック・ランダムアクセス・メモリ回路の機能的な歩留まりを低下させずに、ワード線ストラップのピッチを大幅に減少する。しかし、この方法では、下側及び上側金属導体の間の抵抗値の差により、別の問題が起こる。
【０００５】
下側金属導体及び上側金属導体のそれぞれの抵抗値を表す、ワード線ストラップ１００４の２つの抵抗値に対する、インバータ１００２と多結晶シリコン・セグメント１０１４の端の間のワード線の変化時間をシミュレートする為に、図１０Ａの回路を使った。８個の多結晶シリコン・セグメント１０１２を持つワード線では、２．８ボルトに於て、下側金属導体に対する波形１１０２及び上側金属導体に対する波形１１０４の間の差は６ナノ秒である（図１１）。１６個の多結晶シリコン・セグメント１０３２（図１０Ｂ）及び同じ数のメモリ・セルを持つワード線１０２４では、波形１１０３及び１１０５（図１１）は、奇数及び偶数ワード線のアクセス時間の差が、依然として６ナノ秒であることを示している。これは回路の性能を劣化させる。それは、ワード線を充電するのに要するピーク電流が、抵抗値の小さいストラップを持つワード線によって決定されるが、ダイナミック・ランダムアクセス・メモリ回路のアクセス時間が、抵抗値が大きい方のストラップを持つワード線によって決定されるからである。
【０００６】
【課題を解決するための手段及び作用】
ワード線ストラップのピッチ、ピーク電流及びアクセス時間を減少するというこういう問題が、２つの端を持つ第１の下側導体を含む回路によって解決される。第１の下側導体の一方の端が第１の信号源に結合される。２つの端を持つ第１の上側導体が、隣接する下側導体の間の許容し得る間隔より短かな距離だけ、第１の下側導体から隔たっている。第１の上側導体の一方の端が第２の信号源に結合される。第２の上側導体が２つの端を持つ。第２の上側導体の一方の端が第１の下側導体の別の端に結合され、第１の信号源からの信号を受け取る。第２の下側導体が２つの端を持つ。第２の下側導体は、隣接する下側導体の間の許容し得る間隔より短な距離だけ、第１の上側導体から隔たっている。第２の下側導体の一方の端が第１の上側導体の別の端に結合され、第２の信号源からの信号を受け取る。
【０００７】
この発明はワード線を分路するために上側及び下側導体を使い、こうしてワード線のピッチ及び変化時間を減少する。ピーク電流及びワード線の遅延は、奇数及び偶数ワード線でほぼ等しい。
【０００８】
この発明は以下図面について詳しく説明するところを読めば、更に完全に理解されよう。
【０００９】
【実施例】
図１について説明すると、６４メガビット・ダイナミック・ランダムアクセス・メモリ回路のブロック図が示されている。メモリ回路は、メモリ・セルの８個の８メガビット・アレイ１８に分けて構成されている。各々の８メガビット・アレイが列復号回路１４及び行復号回路１６を持っていて、８メガビット・アレイから複数個のメモリ・セルを選択する。入出力（Ｉ／Ｏ）回路１２が、複数個のメモリ・セルと周辺回路１０内にある出力端子（図面に示してない）の間で、データをやりとりする。
【００１０】
８メガビット・アレイ１８と、列及び行復号回路１４、１６の拡大図が図２に示されている。８メガビット・アレイが、更に８個の１メガビット・メモリ・バンクに分割されている。各々の１メガビット・メモリ・バンクが、センスアンプ・バンク２４と、左側及び右側メモリ・アレイ２２、２６を有する。ワード線（図に示していない）が、行復号回路１６からセンスアンプ・バンク２４と平行に、左側及び右側メモリ・アレイ２２、２６の中を通る。各々の行復号回路１６が、冗長メモリ・セル（図に示していない）を含めて、左側又は右側メモリ・アレイ２２、２６内にある８１９２個より多くのメモリ・セルからなる夫々の行を選択的に付勢するワード線に対する信号源である。行復号回路１６から夫々のワード線に沿ってこの８１９２個より多いメモリ・セルに至る信号遅延時間を短縮し、こうして選択的に付勢されたメモリ・セルからデータを読取り、又はデータを書込むのに要する時間を短縮することが非常に有利である。この為、ワード線が、２８及び３０のところに示すように、金属導体を用いて周期的にストラップされ又は分路され、ワード線の抵抗値を減らし、こうしてワード線の抵抗値と静電容量の積を小さくする。このようにワード線の抵抗値と静電容量を小さくすると、夫々のワード線に沿った信号遅延並びに６４メガビット・ダイナミック・ランダムアクセス・メモリのデータ・アクセス時間が大幅に短くなる。
【００１１】
図３には、センスアンプ・バンク２４と左側及び右側メモリ・アレイ２２、２６の回路図が示されている。行復号回路１６がアンド・ゲート３７６−３８６を含み、これらのゲートは、バス３８８の行アドレス信号ＲＡ0 −ＲＡn に応答して、選ばれたワード線を付勢する。周知の様に、これらの行アドレス信号ＲＡ0 −ＲＡn は、外部の行アドレス信号の予め復号されたミンタームズ（ｍｉｎｔｅｒｍｓ）又はマックスタームズ（ｍａｘｔｅｒｍｓ）であって良い。例として云えば、各々のアンド・ゲート３８４及び３８６が、夫々ワード線３７２及び３７４に対応する。夫々ワード線ＷＬ1 ３７２及びＷＬ0 ３７４の一番端にあるメモリ・セル３４８、３５０は、行復号回路１６に更に接近している他のメモリ・セルよりも、受ける信号遅延が一層大きい。偶数ワード線ＷＬ0 ３７４は多数の個所２８（図２）でストラップされ、奇数ワード線ＷＬ1 ３７２が多数の個所３０でストラップされ、ワード線の抵抗値を小さくする。ワード線ストラップの個所２８は、ワード線ＷＬ0 ３７４の下側金属導体をメモリ・セル３５０及び３６２に対する多結晶シリコンのゲートに結合する為の接点３７５（図３）を有する。ＷＬ1 ３７２に対する対応する接点（図に示していない）が多数の個所３０にある。
【００１２】
図４には、センスアンプ３００及び３０２と夫々のメモリ・セルの回路図が示されている。読取サイクルの間、例えばワード線ＷＬ0 ３７４が、アンド・ゲート３８６（図３）からの選択信号によって付勢される。トランジスタ４３０及びキャパシタ４３２を含むメモリ・セル３５０（図４）が選択されるのは、選択信号がワード線ＷＬ0 ３７４の一番端まで伝幡するのに要する時間が過ぎてからである。この為、ワード線ＷＬ0 ３７４に沿った伝幡遅延が、読取サイクルでメモリ・セル３５０を付勢するのに要する時間を直接的に長くする。従って、この発明に従って、ワード線をストラップ又は分路して、メモリ・アクセス時間を短縮することにより、この伝幡遅延を最小限に押さえることが非常に有利である。
【００１３】
ワード線ＷＬ0 ３７４がメモリ・セル３５０を選択した後、トランジスタ４３０が導電し、キャパシタ４３２からのデータをビット線３３４に結合する。このデータがトランジスタ３１８によってセンスアンプ３００に結合される。このデータを表す、端子４２２、４２４の間の差電圧がセンスアンプ３００によって増幅される。同様に、トランジスタ４３８がＷＬ0 ３７４に応答して導電し、キャパシタ４４０からの別のデータを端子４４８に結合し、センスアンプ３０２によって増幅されるようにする。同様に、ＷＬ0 ３７４に応答して、トランジスタ４３８が導電し、キャパシタ４４０からの別のデータを端子４４８に結合し、センスアンプ３０２によって増幅されるようにする。列復号回路１４（図２）が、列アドレス信号（図に示していない）に応答して、端子４２６に列選択信号を選択的に発生し、センスアンプ３００、３０２（図４）からのデータを相補型データ線Ｉ／Ｏ0 ４００と
【外１】
４０１、Ｉ／Ｏ1 ４０２と
【外２】
４０３に結合する。この後、このデータがＩ／Ｏ回路１２（図１）に結合され、最終的にはダイナミック・ランダムアクセス・メモリの外部の他の回路に結合される。
【００１４】
次に図５Ａには、この発明の実施例によるメモリ・セルの１行に対応する例えばＷＬ0 ３７４のような偶数ワード線の線図が示されている。行復号アンド・ゲート３８６が下側金属導体５００に結合され、この金属導体が接点５２８を介して、多結晶シリコンのワード線ハーフ・セグメント５３６に結合される。多結晶シリコンのワード線ハーフ・セグメント５３６は、メモリ・セル３７７及び３８１（図３）を含む夫々の行にあるメモリ・セルに対するゲートを形成する。更に下側金属導体５００（図５Ａ）が、上側金属導体５０８及びバイア５１６、５１８を介して、下側金属導体５０２に結合される。下側金属導体５０２は、接点５３０を介して多結晶シリコンのワード線セグメント５３８に結合される。多結晶シリコンのワード線セグメント５３８が、夫々の行にある他のメモリ・セルに対するゲートを形成する。ＷＬ0 ３７４の一番端にある多結晶シリコンのワード線ハーフ・セグメント５４２迄このパターンが繰返され、このセグメントがメモリ・セル３５０および３６２（図３）を含む夫々の行にあるメモリ・セルに対するゲートを形成する。
【００１５】
図５Ｂには、この発明の実施例による、例えばメモリ・セルの１行に対応するＷＬ1 ３７２の様な奇数ワード線の線図が示されている。行復号アンド・ゲート３８４が上側金属導体５４４に結合され、この金属導体がバイア５６０を介して下側金属導体５５２に結合される。下側金属導体５５２が接点５７４を介して、多結晶シリコンのワード線セグメント５８０に結合される。多結晶シリコンのワード線セグメント５８０は、メモリ・セル３７９及び３８３（図３）を含む夫々の行にあるメモリ・セルに対するゲートを形成する。ワード線ＷＬ1 ３７２の一番端にある多結晶シリコンのワード線セグメント５８４（図５Ｂ）迄、このパターンが繰り返され、このセグメントがメモリ・セル３４８及び３６０（図３）を含む夫々の行にあるメモリ・セルに対するゲートを構成する。
【００１６】
図５Ｃには、夫々図５Ａ及び図５Ｂに示したような偶数及び奇数ワード線ストラップの平面図が線図で示されている。例えば偶数ワード線ストラップＷＬ0 ３７４が、夫々の端にある２つの下側金属導体ハーフ・セグンメント５００、５０６と、１５個の下側金属導体セグメント５０２−５０４と、１６個の上側金属導体セグメント５０８−５１４を含み、これらが直列に接続されている。同様に、例えば奇数ワード線ストラップＷＬ1 ３７２が、夫々の端にある２つの上側金属導体ハーフ・セグメント５４４、５５０と、１５個の上側金属導体セグメント５４６−５４８と、１６個の下側金属導体セグメント５５２−５５８とを含み、これらが直列に接続されている。この配置は幾つかの理由で、非常に有利である。第１に、下側金属導体セグメントの抵抗値が上側金属導体セグメントの抵抗値より実質的に大きくても、奇数及び偶数の両方のワード線ストラップの合計抵抗値は同じである。この為、奇数及び偶数の行にあるメモリ・セルのアクセス時間が同じである。第２に、奇数及び偶数の両方のワード線にある多結晶シリコンのセグメントに、下側金属導体だけから接触することが可能である。こうすると、上側金属導体から多結晶シリコン・セグメントに直接的に接点を付けるという、接点のアスペクト比（深さと直径の比）が一層大きいために信頼性が劣る事がある工程が避けられる。最後に、ワード線ストラップの長さの実質的な部分に亘って、隣接するワード線ストラップが異なる金属導体で形成される。同じ様な金属導体が密な間隔で隔たる事が起こるのは、バイア、例えばバイア５１６及び５６０が形成された相対的に一層小さい重なり領域だけである。この為、製造中に隣接するワード線ストラップを短絡する確率が大幅に低下する。更に、それに応じて信頼性を低下させる事なく、ワード線ストラップのピッチ（中心線の間の距離）を同じ金属で形成される金属線に対する最小許容ピッチより小さくする事が出来る。この最小許容ピッチは、それより小さくすると、短絡又は開放した金属線が起こる確率が増加する為に、製造過程の信頼性が犠牲になるような、同じ様な金属線に対する最小許容幅及び最小許容スペースを含む。このような特徴の最小許容寸法は、６４メガビット・ダイナミック・ランダムアクセス・メモリ又はその他の装置でかなり頻繁に起こるのが特徴である。
【００１７】
図６Ａには、例えばバイア５１６及び５６０（図５Ｃ）にある同じ様な金属導体の間の密な間隔の必要性を避ける経由方式の線図が示されている。この場合、上側金属導体６０５及び下側金属導体６１１が重なり領域６１８（図６Ａ）でバイア６１０によって接続される。隣接する下側金属導体６００及び上側金属導体６１３が、重なり領域６２０でバイア６１２によって接続される。次の６つのワード線ストラップ６０１−６０３及び６０６−６０８に対する接続点が、ワード線ストラップ６００及び６０５に対する接続点に対してずれている。８個のワード線ストラップのパターンが、夫々ワード線ストラップ６００及び６０５に対応するワード線ストラップ６０４及び６０９に対して繰り返される。例えば、最小８ワード線ストラップ・ピッチは、１つのバイアの幅（０．３６μｍ）、バイアの２つの下側金属導体の重なり（２×０．１５μｍ）、４個の下側金属導体の幅（４×０．３μｍ）及び下側金属導体の間の５個のスペース（５×０．３μｍ）を含み、合計３．３６μｍである。この為、この発明による１ワード線ピッチは３．３６／８μｍ、即ち、０．４２μｍにする事が出来る。これは単一の金属導体の、相当する最小ワード線ストラップ・ピッチ（０．３μｍの幅に０．３μｍのスペースを加えた値）より実質的に小さい。この代りに、単一ワード線・ピッチが０．４２μｍより大きいが、０．６μｍより小さければ、同じ様な金属導体の間の間隔を適当に増加して、信頼性を改善することが出来る。
【００１８】
同様に、１６本のワード線毎にワード線クロスオーバ・パターンを繰り返すことにより、ワード線ピッチを更に小さくする事が出来る。最小１６ワード線ストラップ・ピッチは、１つのバイアの幅（０．３６μｍ）、バイアの２つの下側金属導体の重なり（２×０．１５μｍ）、８個の下側金属導体の幅（８×０．３μｍ）及び下側金属導体の間の９個のスペース（９×０．３ μｍ）を含み、合計が５．８６μｍになる。この為単一ワード線ピッチは５．７６／１６μｍ、即ち、０．３６μｍに更に減少することが出来る。
【００１９】
ずらした接続点に必要な領域の全長は、典型的には、金属導体セグメントの長さの２０％未満である。この為、隣接した下側及び上側金属導体セグメント、例えば、６００及び６０５は、長さがほぼ等しい。重なり領域６１８及び６２０が隔たっていて、隣接する同じ様な金属導体６００及び６１１がずれていて、ワード線ストラップ・ピッチが上側又は下側の同様な金属導体に対する許容し得るピッチより小さくても、同じ様な金属導体の間に少なくとも所望の最小スペースが保たれる。これは、ワード線ピッチが同じ様な金属導体に対する最小許容間隔より小さい場合でも、同じ様な金属導体を、同じ様な金属導体に対する最小許容間隔より大きな距離だけ隔てる事が出来るようにする事により、製造時に、金属の相互接続の信頼性を大幅に改善する。更に、他の接続点に対する上側及び下側金属導体の間の接続点のずれが、メモリ・セル・アレイ、例えば、アレイ２２及び２６（図２）に亘って起こり、この為、追加のレイアウト面積を必要としない。
【００２０】
図８Ａには、図６Ａの線図に対応した、下側金属導電層の実際の配置を示す線図が示されている。図８Ｂの線図は、図６Ａの線図に対応する上側金属導電層の実際の配置を示す。最後に、図８Ｃの線図は、図８Ａ及び図８Ｂの下側及び上側金属導電層を組み合わせた配置を示しており、参照数字はこれまでと同じである。
【００２１】
次に図９Ａ及び９Ｂには、相互接続セグメントの寄生抵抗値及び静電容量とメモリ・セルの静電容量（図に示していない）を含めて、この発明の実施例のシミュレーションに使われた回路の回路図が示されている。図９Ａの回路は、８個の上側金属導体を持つワード線のモデルである。図９Ｂの回路は、１６個の上側金属導体を持つワード線のモデルである。更に各々のワード線は対応する数の下側金属導体及び多結晶シリコンのセグメントを含むが、各々のワード線が持つメモリ・セルの総数は同じである。この場合、インバータ９０２（図９Ａ）及びインバータ９３２（図９Ｂ）が、行復号回路、例えばアンド・ゲート３８６（図５Ａ）に対応する信号源である。
【００２２】
図９Ａ及び図９Ｂの回路に対するシミュレーション結果が図１１に示されている。夫々インバータ９０２、９３２の入力端子９００、９３０の信号が、開始時刻０に論理高レベルから論理低レベルへ同時に変化する時、シミュレーションが開始される。波形１１００及び１１０１は、夫々多結晶セグメント９２６、９５６の一番端に生じる電圧を表す。波形１１０１を１１００と比較すれば、１６個のセグメントを持つ図９Ｂの回路は、図９Ａの回路に比べて、２．８ボルトで１．５ナノ秒有利である事がわかる。更に、波形１１０１及び１１００を波形１１０３及び１１０２に夫々比較すれば、図９Ａ及び図９Ｂの各々の回路は、図１２Ｃに示した従来の抵抗値が更に大きい単一金属導体の場合に比べて、２．８ボルトで３ナノ秒有利である事が分かる。例えば５０ナノ秒のアクセス時間（ｔＲＡＣ）を持つダイナミック・ランダムアクセス・メモリでは、これは６％の改善になる。この為、この発明のこれらの実施例では、信頼性及びアクセス時間のかなりの改善が得られる。
【００２３】
この発明の実施例を好ましい実施例について詳しく説明したが、以上の説明は例に過ぎず、この発明を制約するものと解してはならない。例えば、上側及び下側金属導体セグメントは、３つの導電層を利用できる場合、図７の経由線図に従って接続する事が出来る。１つのワード線ストラップの接続点が、バイア７１９で、第３の金属導体セグメント７３９に接続された第１の金属導体セグメント７０９を有する。隣接したワード線ストラップは、夫々バイア７２４、７１４に２つの接続点を有する。第１の金属導体セグメント７３４がバイア７２４で、第２の金属導体セグメント７２９に接続される。第２の金属導体セグメント７２９が、バイア７１４で第３の金属導体セグメント７０４に接続される。第１及び第２の絶縁層６３３、６３１の標準的なエッチ技術と、その後、タングステンその他の導電材料の様な同形金属のデポジッションによってバイア６３２を形成する事により、第１及び第３の金属導体セグメント６３４、６３０（図６Ｂ）の間の直接接続を実現する事が出来る。更に別の実施例では、第１及び第３の金属導体セグメント６４８、６４０が、別のバイア６４６（図６Ｃ）の真上に１つのバイア６４２をパターン決めする事により、第２の金属導体セグメント６４４を介して、接続する事が出来る。別の実施例では、第１及び第３の金属導体セグメント６５８、６５０を、別のバイア６５６（図６Ｄ）に対して１つのバイア６５２をずらすことにより、第２の金属導体セグメント６５４を介して接続する事が出来る。更に別の実施例では、隣接する同じ様な金属導体の間に少なくとも最小許容間隔を保つ事により、信頼性を改善しながら、隣接する導体のピッチを減少する事によって、レイアウト面積を減少するために任意の相互接続の用途に使う事が出来る。この発明のこの実施例は、接点及び多結晶ワード線セグメント（図５Ａ及び図５Ｂ）を省略する事によって実現される。このような用途としてはメモリ及びマイクロプロセッサ装置に対する幅の広いデータ及びアドレス・バス回路がある。
【００２４】
更に、以上の説明から、当業者には、この発明の実施例の細部に種々の変更を加える事が出来る事が了解されよう。このような変更並びにそのほかの実施例もこの発明の範囲内に属する事を承知されたい。
【００２５】
以上の説明に関し、更に以下の項目を開示する。
（１） ２つの端を持ち、当該第１の下側導体の一方の端が第１の信号源に結合されている第１の下側導体と、２つの端を持ち、前記第１の下側導体から、隣接する下側導体の間の許容し得る間隔よりも小さな距離だけ隔たり、当該第１の上側導体の一方の端が第２の信号源に結合されている第１の上側導体と、２つの端を持ち、当該第２の上側導体の一方の端が前記第１の下側導体の別の端に結合されていて、前記第１の信号源から信号を受け取る第２の上側導体と、２つの端を持ち、前記第２の上側導体から、隣接する下側導体の間の許容し得る間隔よりも小さな距離だけ隔たり、当該第２の下側導体の一方の端が前記第１の上側導体の別の端に結合されていて、前記第２の信号源から信号を受け取る第２の下側導体とを有する回路。
【００２６】
（２） （１）記載の回路に於て、絶縁層により、前記第１の下側導体が前記第２の上側導体から隔てられ、第１の上側導体が第２の下側導体から隔てられている回路。
（３） （２）記載の回路に於て、前記第１の下側導体に結合された第３の導体、及び前記第２の下側導体に結合された第４の導体を有する回路。
（４） （３）記載の回路に於て、前記第３及び第４の導体の各々が複数個のメモリ・セルに接続され、各々のメモリ・セルが少なくとも１つのＭＯＳトランジスタを有し、該ＭＯＳトランジスタはそれぞれ第３及び第４の導体に接続されるゲートを持っている回路。
（５） （４）記載の回路に於て、前記第３及び第４の導体が多結晶シリコン・ワード線で構成され、該多結晶シリコン・ワード線は隣接する下側導体の間の許容し得る間隔より小いピッチを持っている回路。
【００２７】
（６） （２）記載の回路に於て、前記第１の下側導体及び前記第１の上側導体が、前記第１の上側導体の長さの実質的な部分に亘って互いに平行であり、前記第２の上側導体及び前記第２の下側導体が、前記第２の上側導体の長さの実質的な部分に亘って互いに平行である回路。
（７） （２）記載の回路に於て、前記第１の下側導体が前記絶縁層にある第１の孔を介して前記第２の上側導体に結合され、前記第１の上側導体が前記絶縁層にある第２の孔を介して前記第２の下側導体に結合される回路。
（８） （７）記載の回路に於て、前記第１の下側導体が第３の導体によって前記第２の上側導体に結合され、前記第１の上側導体が第４の導体によって前記第２の下側導体に結合され、第３及び第４の導体は前記第１及び第２の上側導体とは異なる材料の性質を持っている回路。
（９） （６）記載の回路に於て、前記第１の下側導体及び前記第１の上側導体が、前記第１の上側導体の長さの実質的な部分に亘って前記絶縁層の厚さより大きな距離だけ隔たっている回路。
（１０） （９）記載の回路に於て、前記第１の下側導体及び前記第１の上側導体が、前記第１の上側導体の長さの実質的な部分に亘って前記絶縁層の厚さに等しい距離だけ隔たっている回路。
【００２８】
（１１） ２つの端並びにその間の長さを持ち、当該第１の下側導体の一方の端が第１の信号源に結合されている第１の下側導体と、２つの端並びにその間の長さを持っていて、当該第１の上側導体の長さの実質的な部分に亘って前記第１の下側導体と平行であって、当該第１の上側導体の一方の端が第２の信号源に結合されている第１の上側導体と、２つの端並びに前記第１の上側導体の長さに略等しい長さを持ち、当該第２の上側導体の一方の端が前記第１の下側導体の別の端に結合されていて、前記第１の信号源から信号を受け取る第２の上側導体と、２つの端並びに前記第１の下側導体の長さに略等しい長さを持ち、前記第２の上側導体の長さの実質的な部分に亘って前記第２の上側導体と平行で、当該第２の下側導体の一方の端が前記第１の上側導体の別の端に結合されていて、前記第２の信号源から信号を受け取る第２の下側導体とを有する回路。
【００２９】
（１２） （１１）記載の回路に於て、絶縁層により、前記第１の下側導体が前記第２の上側導体から隔てられると共に、前記第１の上側導体が前記第２の下側導体から隔てられている回路。
（１３） （１２）記載の回路に於て、前記第１の下側導体が前記絶縁層にある第１の孔を介して前記第２上側導体に結合され、前記第１の上側導体が前記絶縁層にある第２の孔を介して前記第２の下側導体に結合されている回路。
（１４） （１３）記載の回路に於て、前記第１及び第２の下側導体が第１の金属で構成されている回路。
（１５） （１４）記載の回路に於て、前記第１及び第２の上側導体が第２の金属で構成されている回路。
【００３０】
（１６） 複数個の信号を発生する複数個の駆動回路と、第２の複数個の上側導電セグメントによって直列に接続され、第１の下側導電セグメントの端が１つの駆動回路に結合されて１つの信号を受け取る第１の複数個の下側導電セグメントと、第４の複数個の下側導電セグメントによって直列に接続され、第１の上側導電セグメントの端が１つの駆動回路に結合されて１つの信号を受け取る第３の複数個の上側導電セグメントとを有し、前記第１の複数個の下側導電セグメントの各々が前記第３の複数個の上側導電セグメントの１つに隣接し、前記第２の上側導電セグメントの各々が前記第４の複数個の下側導電セグメントの１つに隣接している回路。
【００３１】
（１７） （１６）記載の回路に於て、前記第１の複数個の導電セグメントの各々が、隣接する下側導電セグメントの間の許容し得る間隔より小さな距離だけ、前記第３の複数個の上側導電セグメントの隣接する１つから隔たっている回路。
（１８） （１６）記載の回路に於て、前記複数個の信号がアドレス信号である回路。
（１９） （１６）記載の回路に於て、前記複数個の信号がデータ信号である回路。
（２０） （１６）記載の回路に於て、前記複数個の信号が、メモリ・セルの複数個の行のうちの１行を選択的に付勢するワード線信号である回路。
【００３２】
（２１） （２０）記載の回路に於て、更に複数個の多結晶シリコン・セグメントを有し、各々の多結晶シリコン・セグメントが、メモリ・セルの複数個の行のうちの１行にあるメモリ・セルの複数個のゲート端子に結合され、各々の多結晶シリコン・セグメントが、前記第１の複数個及び第４の複数個の下側導電セグメントのうちの１つの下側導電セグメントに結合されている回路。
【００３３】
（２２） ２つの端を持つ第１の下側導体５００を有する回路を設計した。第１の下側導体の一方の端が第１の信号源３８６に結合される。第１の上側導体５４４が２つの端を持ち、隣接する下側導体の間の許容し得る間隔より小さい距離だけ、第１の下側導体から隔たっている。第１の上側導体の一方の端が第２の信号源３８４に結合される。第２の上側導体５０８が２つの端を持っている。第２の上側導体の一方の端が第１の下側導体の別の端に結合され、第１の信号源からの信号を受け取る。第２の下側導体５５２が２つの端を持ち、隣接する下側導体の間の許容し得る間隔より小さい距離だけ、第２の上側導体から隔たっている。
第２の下側導体の一方の端が、第１の上側導体の別の端に結合され、第２の信号源からの信号を受け取る。上側及び下側導体が、隣接する下側導体の間の許容し得る間隔より小さい距離だけ隔たっているので、レイアウト面積が節約される。
各々の信号源に接続された導体の合計抵抗値は同じであり、従って、信号遅延も同じである。
【図面の簡単な説明】
【図１】この発明の実施例を持つ６４メガビット・ダイナミック・ランダムアクセス・メモリの線図。
【図２】図１の６４メガビット・ダイナミック・ランダムアクセス・メモリの８メガビット・アレイの線図。
【図３】図２の８メガビット・アレイの１／８の回路図。
【図４】図３に示した部分のメモリ・セル及びセンス・アンプを示す回路図。
【図５】Ａは偶数ワード線に対するこの発明の実施例の線図。
Ｂは奇数ワード線に対するこの発明の実施例の線図。
Ｃは奇数及び偶数ワード線を示すこの発明の実施例の線図。
【図６】Ａはこの発明の実施例の経由線図。
Ｂはこの発明のバイア構造の１例の線図。
Ｃはこの発明のバイア構造の別の例の線図。
Ｄはこの発明のバイア構造の更に別の例の線図。
【図７】この発明の別の実施例の経由線図。
【図８】Ａは下側導体に対するこの発明の実施例の配置線図。
Ｂは上側導体に対するこの発明の実施例の配置線図。
Ｃは下側及び上側導体を示すこの発明の実施例の配置線図。
【図９】Ａはこの発明をシミュレーションする回路の線図。
Ｂはこの発明の別の実施例をシミュレーションする回路の線図。
【図１０】Ａは従来の回路の線図。
Ｂは従来の回路の別の線図。
【図１１】この発明の実施例並びに従来のシミュレーション波形を示すグラフ。
【図１２】Ａは偶数ワード線に対する従来の線図。
Ｂは奇数ワード線に対する従来の線図。
Ｃは奇数及び偶数ワード線に対する従来の線図。
【符号の説明】
３８４ 第２の信号源
３８６ 第１の信号源
５００ 第１の下側導体
５０８ 第２の上側導体
５４４ 第１の上側導体
５５２ 第２の下側導体
【発明の属する技術分野】
この発明は集積回路、更に具体的に云えば、ワード線ストラップ回路を含む集積回路に関する。
【０００２】
【従来の技術及び課題】
現在の相補型金属酸化物半導体（ＣＭＯＳ）ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）回路は、卓上型及び携帯用のコンピュータ・システムを含む種々の用途に主メモリとして使われる場合が多い。プロセッサの設計及びソフトウェアの開発の進歩により、主メモリには、高い密度並びに早いアクセス時間を持つダイナミック・ランダムアクセス・メモリ回路が必要になった。ダイナミック・ランダムアクセス・メモリの全アクセス時間のかなりの部分は、低電圧から高電圧へのワード線の変化時間によるものである。このワード線の変化時間は、ワード線に関連する抵抗値と静電容量の積によって制限される。
【０００３】
従来のメモリ回路は多結晶シリコン・ワード線と平行に金属ストラップ又は分路を用いて、ワード線の全抵抗値を減らし、こうしてダイナミック・ランダムアクセス・メモリの全アクセス時間を短くしていた。図１２Ａでは、ワード線ストラップ１２００が行復号アンド・ゲート３８６と各々の多結晶ワード線セグメント１２１０−１２１６の間に接点１２０４−１２０８によって結合され、ワード線の全抵抗値を小さくしている。しかし、この方法では、金属ワード線ストラップの最小ピッチ（金属幅に金属間スペースを加えた値）が、ダイナミック・ランダムアクセス・メモリ回路のメモリ・セルのピッチより大きい時、問題が起こる。ワード線ストラップのピッチを製造設備の能力より下げると、短絡した金属線のため、ダイナミック・ランダムアクセス・メモリ回路の機能的な歩留まりが大幅に低下する。
【０００４】
他のダイナミック・ランダムアクセス・メモリ回路は、ワード線ストラップをメモリ・セルのピッチ迄下げるために２レベル金属ストラップを用いている。図１２Ａでは、偶数ワード線に対し、下側金属導体１２００が行復号アンド・ゲート３８６と各々の多結晶ワード線セグメント１２１０−１２１６の間に接点１２０４−１２０８によって結合されている。図１２Ｂでは、奇数ワード線に対し、上側金属導体１２２０が行復号アンド・ゲート３８４と各々の多結晶ワード線セグメント１２３０−１２３６の間に接点１２２４−１２２８によって結合されている。その結果できる構造（図１２Ｃ）は、ダイナミック・ランダムアクセス・メモリ回路の機能的な歩留まりを低下させずに、ワード線ストラップのピッチを大幅に減少する。しかし、この方法では、下側及び上側金属導体の間の抵抗値の差により、別の問題が起こる。
【０００５】
下側金属導体及び上側金属導体のそれぞれの抵抗値を表す、ワード線ストラップ１００４の２つの抵抗値に対する、インバータ１００２と多結晶シリコン・セグメント１０１４の端の間のワード線の変化時間をシミュレートする為に、図１０Ａの回路を使った。８個の多結晶シリコン・セグメント１０１２を持つワード線では、２．８ボルトに於て、下側金属導体に対する波形１１０２及び上側金属導体に対する波形１１０４の間の差は６ナノ秒である（図１１）。１６個の多結晶シリコン・セグメント１０３２（図１０Ｂ）及び同じ数のメモリ・セルを持つワード線１０２４では、波形１１０３及び１１０５（図１１）は、奇数及び偶数ワード線のアクセス時間の差が、依然として６ナノ秒であることを示している。これは回路の性能を劣化させる。それは、ワード線を充電するのに要するピーク電流が、抵抗値の小さいストラップを持つワード線によって決定されるが、ダイナミック・ランダムアクセス・メモリ回路のアクセス時間が、抵抗値が大きい方のストラップを持つワード線によって決定されるからである。
【０００６】
【課題を解決するための手段及び作用】
ワード線ストラップのピッチ、ピーク電流及びアクセス時間を減少するというこういう問題が、２つの端を持つ第１の下側導体を含む回路によって解決される。第１の下側導体の一方の端が第１の信号源に結合される。２つの端を持つ第１の上側導体が、隣接する下側導体の間の許容し得る間隔より短かな距離だけ、第１の下側導体から隔たっている。第１の上側導体の一方の端が第２の信号源に結合される。第２の上側導体が２つの端を持つ。第２の上側導体の一方の端が第１の下側導体の別の端に結合され、第１の信号源からの信号を受け取る。第２の下側導体が２つの端を持つ。第２の下側導体は、隣接する下側導体の間の許容し得る間隔より短な距離だけ、第１の上側導体から隔たっている。第２の下側導体の一方の端が第１の上側導体の別の端に結合され、第２の信号源からの信号を受け取る。
【０００７】
この発明はワード線を分路するために上側及び下側導体を使い、こうしてワード線のピッチ及び変化時間を減少する。ピーク電流及びワード線の遅延は、奇数及び偶数ワード線でほぼ等しい。
【０００８】
この発明は以下図面について詳しく説明するところを読めば、更に完全に理解されよう。
【０００９】
【実施例】
図１について説明すると、６４メガビット・ダイナミック・ランダムアクセス・メモリ回路のブロック図が示されている。メモリ回路は、メモリ・セルの８個の８メガビット・アレイ１８に分けて構成されている。各々の８メガビット・アレイが列復号回路１４及び行復号回路１６を持っていて、８メガビット・アレイから複数個のメモリ・セルを選択する。入出力（Ｉ／Ｏ）回路１２が、複数個のメモリ・セルと周辺回路１０内にある出力端子（図面に示してない）の間で、データをやりとりする。
【００１０】
８メガビット・アレイ１８と、列及び行復号回路１４、１６の拡大図が図２に示されている。８メガビット・アレイが、更に８個の１メガビット・メモリ・バンクに分割されている。各々の１メガビット・メモリ・バンクが、センスアンプ・バンク２４と、左側及び右側メモリ・アレイ２２、２６を有する。ワード線（図に示していない）が、行復号回路１６からセンスアンプ・バンク２４と平行に、左側及び右側メモリ・アレイ２２、２６の中を通る。各々の行復号回路１６が、冗長メモリ・セル（図に示していない）を含めて、左側又は右側メモリ・アレイ２２、２６内にある８１９２個より多くのメモリ・セルからなる夫々の行を選択的に付勢するワード線に対する信号源である。行復号回路１６から夫々のワード線に沿ってこの８１９２個より多いメモリ・セルに至る信号遅延時間を短縮し、こうして選択的に付勢されたメモリ・セルからデータを読取り、又はデータを書込むのに要する時間を短縮することが非常に有利である。この為、ワード線が、２８及び３０のところに示すように、金属導体を用いて周期的にストラップされ又は分路され、ワード線の抵抗値を減らし、こうしてワード線の抵抗値と静電容量の積を小さくする。このようにワード線の抵抗値と静電容量を小さくすると、夫々のワード線に沿った信号遅延並びに６４メガビット・ダイナミック・ランダムアクセス・メモリのデータ・アクセス時間が大幅に短くなる。
【００１１】
図３には、センスアンプ・バンク２４と左側及び右側メモリ・アレイ２２、２６の回路図が示されている。行復号回路１６がアンド・ゲート３７６−３８６を含み、これらのゲートは、バス３８８の行アドレス信号ＲＡ0 −ＲＡn に応答して、選ばれたワード線を付勢する。周知の様に、これらの行アドレス信号ＲＡ0 −ＲＡn は、外部の行アドレス信号の予め復号されたミンタームズ（ｍｉｎｔｅｒｍｓ）又はマックスタームズ（ｍａｘｔｅｒｍｓ）であって良い。例として云えば、各々のアンド・ゲート３８４及び３８６が、夫々ワード線３７２及び３７４に対応する。夫々ワード線ＷＬ1 ３７２及びＷＬ0 ３７４の一番端にあるメモリ・セル３４８、３５０は、行復号回路１６に更に接近している他のメモリ・セルよりも、受ける信号遅延が一層大きい。偶数ワード線ＷＬ0 ３７４は多数の個所２８（図２）でストラップされ、奇数ワード線ＷＬ1 ３７２が多数の個所３０でストラップされ、ワード線の抵抗値を小さくする。ワード線ストラップの個所２８は、ワード線ＷＬ0 ３７４の下側金属導体をメモリ・セル３５０及び３６２に対する多結晶シリコンのゲートに結合する為の接点３７５（図３）を有する。ＷＬ1 ３７２に対する対応する接点（図に示していない）が多数の個所３０にある。
【００１２】
図４には、センスアンプ３００及び３０２と夫々のメモリ・セルの回路図が示されている。読取サイクルの間、例えばワード線ＷＬ0 ３７４が、アンド・ゲート３８６（図３）からの選択信号によって付勢される。トランジスタ４３０及びキャパシタ４３２を含むメモリ・セル３５０（図４）が選択されるのは、選択信号がワード線ＷＬ0 ３７４の一番端まで伝幡するのに要する時間が過ぎてからである。この為、ワード線ＷＬ0 ３７４に沿った伝幡遅延が、読取サイクルでメモリ・セル３５０を付勢するのに要する時間を直接的に長くする。従って、この発明に従って、ワード線をストラップ又は分路して、メモリ・アクセス時間を短縮することにより、この伝幡遅延を最小限に押さえることが非常に有利である。
【００１３】
ワード線ＷＬ0 ３７４がメモリ・セル３５０を選択した後、トランジスタ４３０が導電し、キャパシタ４３２からのデータをビット線３３４に結合する。このデータがトランジスタ３１８によってセンスアンプ３００に結合される。このデータを表す、端子４２２、４２４の間の差電圧がセンスアンプ３００によって増幅される。同様に、トランジスタ４３８がＷＬ0 ３７４に応答して導電し、キャパシタ４４０からの別のデータを端子４４８に結合し、センスアンプ３０２によって増幅されるようにする。同様に、ＷＬ0 ３７４に応答して、トランジスタ４３８が導電し、キャパシタ４４０からの別のデータを端子４４８に結合し、センスアンプ３０２によって増幅されるようにする。列復号回路１４（図２）が、列アドレス信号（図に示していない）に応答して、端子４２６に列選択信号を選択的に発生し、センスアンプ３００、３０２（図４）からのデータを相補型データ線Ｉ／Ｏ0 ４００と
【外１】
【外２】
【００１４】
次に図５Ａには、この発明の実施例によるメモリ・セルの１行に対応する例えばＷＬ0 ３７４のような偶数ワード線の線図が示されている。行復号アンド・ゲート３８６が下側金属導体５００に結合され、この金属導体が接点５２８を介して、多結晶シリコンのワード線ハーフ・セグメント５３６に結合される。多結晶シリコンのワード線ハーフ・セグメント５３６は、メモリ・セル３７７及び３８１（図３）を含む夫々の行にあるメモリ・セルに対するゲートを形成する。更に下側金属導体５００（図５Ａ）が、上側金属導体５０８及びバイア５１６、５１８を介して、下側金属導体５０２に結合される。下側金属導体５０２は、接点５３０を介して多結晶シリコンのワード線セグメント５３８に結合される。多結晶シリコンのワード線セグメント５３８が、夫々の行にある他のメモリ・セルに対するゲートを形成する。ＷＬ0 ３７４の一番端にある多結晶シリコンのワード線ハーフ・セグメント５４２迄このパターンが繰返され、このセグメントがメモリ・セル３５０および３６２（図３）を含む夫々の行にあるメモリ・セルに対するゲートを形成する。
【００１５】
図５Ｂには、この発明の実施例による、例えばメモリ・セルの１行に対応するＷＬ1 ３７２の様な奇数ワード線の線図が示されている。行復号アンド・ゲート３８４が上側金属導体５４４に結合され、この金属導体がバイア５６０を介して下側金属導体５５２に結合される。下側金属導体５５２が接点５７４を介して、多結晶シリコンのワード線セグメント５８０に結合される。多結晶シリコンのワード線セグメント５８０は、メモリ・セル３７９及び３８３（図３）を含む夫々の行にあるメモリ・セルに対するゲートを形成する。ワード線ＷＬ1 ３７２の一番端にある多結晶シリコンのワード線セグメント５８４（図５Ｂ）迄、このパターンが繰り返され、このセグメントがメモリ・セル３４８及び３６０（図３）を含む夫々の行にあるメモリ・セルに対するゲートを構成する。
【００１６】
図５Ｃには、夫々図５Ａ及び図５Ｂに示したような偶数及び奇数ワード線ストラップの平面図が線図で示されている。例えば偶数ワード線ストラップＷＬ0 ３７４が、夫々の端にある２つの下側金属導体ハーフ・セグンメント５００、５０６と、１５個の下側金属導体セグメント５０２−５０４と、１６個の上側金属導体セグメント５０８−５１４を含み、これらが直列に接続されている。同様に、例えば奇数ワード線ストラップＷＬ1 ３７２が、夫々の端にある２つの上側金属導体ハーフ・セグメント５４４、５５０と、１５個の上側金属導体セグメント５４６−５４８と、１６個の下側金属導体セグメント５５２−５５８とを含み、これらが直列に接続されている。この配置は幾つかの理由で、非常に有利である。第１に、下側金属導体セグメントの抵抗値が上側金属導体セグメントの抵抗値より実質的に大きくても、奇数及び偶数の両方のワード線ストラップの合計抵抗値は同じである。この為、奇数及び偶数の行にあるメモリ・セルのアクセス時間が同じである。第２に、奇数及び偶数の両方のワード線にある多結晶シリコンのセグメントに、下側金属導体だけから接触することが可能である。こうすると、上側金属導体から多結晶シリコン・セグメントに直接的に接点を付けるという、接点のアスペクト比（深さと直径の比）が一層大きいために信頼性が劣る事がある工程が避けられる。最後に、ワード線ストラップの長さの実質的な部分に亘って、隣接するワード線ストラップが異なる金属導体で形成される。同じ様な金属導体が密な間隔で隔たる事が起こるのは、バイア、例えばバイア５１６及び５６０が形成された相対的に一層小さい重なり領域だけである。この為、製造中に隣接するワード線ストラップを短絡する確率が大幅に低下する。更に、それに応じて信頼性を低下させる事なく、ワード線ストラップのピッチ（中心線の間の距離）を同じ金属で形成される金属線に対する最小許容ピッチより小さくする事が出来る。この最小許容ピッチは、それより小さくすると、短絡又は開放した金属線が起こる確率が増加する為に、製造過程の信頼性が犠牲になるような、同じ様な金属線に対する最小許容幅及び最小許容スペースを含む。このような特徴の最小許容寸法は、６４メガビット・ダイナミック・ランダムアクセス・メモリ又はその他の装置でかなり頻繁に起こるのが特徴である。
【００１７】
図６Ａには、例えばバイア５１６及び５６０（図５Ｃ）にある同じ様な金属導体の間の密な間隔の必要性を避ける経由方式の線図が示されている。この場合、上側金属導体６０５及び下側金属導体６１１が重なり領域６１８（図６Ａ）でバイア６１０によって接続される。隣接する下側金属導体６００及び上側金属導体６１３が、重なり領域６２０でバイア６１２によって接続される。次の６つのワード線ストラップ６０１−６０３及び６０６−６０８に対する接続点が、ワード線ストラップ６００及び６０５に対する接続点に対してずれている。８個のワード線ストラップのパターンが、夫々ワード線ストラップ６００及び６０５に対応するワード線ストラップ６０４及び６０９に対して繰り返される。例えば、最小８ワード線ストラップ・ピッチは、１つのバイアの幅（０．３６μｍ）、バイアの２つの下側金属導体の重なり（２×０．１５μｍ）、４個の下側金属導体の幅（４×０．３μｍ）及び下側金属導体の間の５個のスペース（５×０．３μｍ）を含み、合計３．３６μｍである。この為、この発明による１ワード線ピッチは３．３６／８μｍ、即ち、０．４２μｍにする事が出来る。これは単一の金属導体の、相当する最小ワード線ストラップ・ピッチ（０．３μｍの幅に０．３μｍのスペースを加えた値）より実質的に小さい。この代りに、単一ワード線・ピッチが０．４２μｍより大きいが、０．６μｍより小さければ、同じ様な金属導体の間の間隔を適当に増加して、信頼性を改善することが出来る。
【００１８】
同様に、１６本のワード線毎にワード線クロスオーバ・パターンを繰り返すことにより、ワード線ピッチを更に小さくする事が出来る。最小１６ワード線ストラップ・ピッチは、１つのバイアの幅（０．３６μｍ）、バイアの２つの下側金属導体の重なり（２×０．１５μｍ）、８個の下側金属導体の幅（８×０．３μｍ）及び下側金属導体の間の９個のスペース（９×０．３ μｍ）を含み、合計が５．８６μｍになる。この為単一ワード線ピッチは５．７６／１６μｍ、即ち、０．３６μｍに更に減少することが出来る。
【００１９】
ずらした接続点に必要な領域の全長は、典型的には、金属導体セグメントの長さの２０％未満である。この為、隣接した下側及び上側金属導体セグメント、例えば、６００及び６０５は、長さがほぼ等しい。重なり領域６１８及び６２０が隔たっていて、隣接する同じ様な金属導体６００及び６１１がずれていて、ワード線ストラップ・ピッチが上側又は下側の同様な金属導体に対する許容し得るピッチより小さくても、同じ様な金属導体の間に少なくとも所望の最小スペースが保たれる。これは、ワード線ピッチが同じ様な金属導体に対する最小許容間隔より小さい場合でも、同じ様な金属導体を、同じ様な金属導体に対する最小許容間隔より大きな距離だけ隔てる事が出来るようにする事により、製造時に、金属の相互接続の信頼性を大幅に改善する。更に、他の接続点に対する上側及び下側金属導体の間の接続点のずれが、メモリ・セル・アレイ、例えば、アレイ２２及び２６（図２）に亘って起こり、この為、追加のレイアウト面積を必要としない。
【００２０】
図８Ａには、図６Ａの線図に対応した、下側金属導電層の実際の配置を示す線図が示されている。図８Ｂの線図は、図６Ａの線図に対応する上側金属導電層の実際の配置を示す。最後に、図８Ｃの線図は、図８Ａ及び図８Ｂの下側及び上側金属導電層を組み合わせた配置を示しており、参照数字はこれまでと同じである。
【００２１】
次に図９Ａ及び９Ｂには、相互接続セグメントの寄生抵抗値及び静電容量とメモリ・セルの静電容量（図に示していない）を含めて、この発明の実施例のシミュレーションに使われた回路の回路図が示されている。図９Ａの回路は、８個の上側金属導体を持つワード線のモデルである。図９Ｂの回路は、１６個の上側金属導体を持つワード線のモデルである。更に各々のワード線は対応する数の下側金属導体及び多結晶シリコンのセグメントを含むが、各々のワード線が持つメモリ・セルの総数は同じである。この場合、インバータ９０２（図９Ａ）及びインバータ９３２（図９Ｂ）が、行復号回路、例えばアンド・ゲート３８６（図５Ａ）に対応する信号源である。
【００２２】
図９Ａ及び図９Ｂの回路に対するシミュレーション結果が図１１に示されている。夫々インバータ９０２、９３２の入力端子９００、９３０の信号が、開始時刻０に論理高レベルから論理低レベルへ同時に変化する時、シミュレーションが開始される。波形１１００及び１１０１は、夫々多結晶セグメント９２６、９５６の一番端に生じる電圧を表す。波形１１０１を１１００と比較すれば、１６個のセグメントを持つ図９Ｂの回路は、図９Ａの回路に比べて、２．８ボルトで１．５ナノ秒有利である事がわかる。更に、波形１１０１及び１１００を波形１１０３及び１１０２に夫々比較すれば、図９Ａ及び図９Ｂの各々の回路は、図１２Ｃに示した従来の抵抗値が更に大きい単一金属導体の場合に比べて、２．８ボルトで３ナノ秒有利である事が分かる。例えば５０ナノ秒のアクセス時間（ｔＲＡＣ）を持つダイナミック・ランダムアクセス・メモリでは、これは６％の改善になる。この為、この発明のこれらの実施例では、信頼性及びアクセス時間のかなりの改善が得られる。
【００２３】
この発明の実施例を好ましい実施例について詳しく説明したが、以上の説明は例に過ぎず、この発明を制約するものと解してはならない。例えば、上側及び下側金属導体セグメントは、３つの導電層を利用できる場合、図７の経由線図に従って接続する事が出来る。１つのワード線ストラップの接続点が、バイア７１９で、第３の金属導体セグメント７３９に接続された第１の金属導体セグメント７０９を有する。隣接したワード線ストラップは、夫々バイア７２４、７１４に２つの接続点を有する。第１の金属導体セグメント７３４がバイア７２４で、第２の金属導体セグメント７２９に接続される。第２の金属導体セグメント７２９が、バイア７１４で第３の金属導体セグメント７０４に接続される。第１及び第２の絶縁層６３３、６３１の標準的なエッチ技術と、その後、タングステンその他の導電材料の様な同形金属のデポジッションによってバイア６３２を形成する事により、第１及び第３の金属導体セグメント６３４、６３０（図６Ｂ）の間の直接接続を実現する事が出来る。更に別の実施例では、第１及び第３の金属導体セグメント６４８、６４０が、別のバイア６４６（図６Ｃ）の真上に１つのバイア６４２をパターン決めする事により、第２の金属導体セグメント６４４を介して、接続する事が出来る。別の実施例では、第１及び第３の金属導体セグメント６５８、６５０を、別のバイア６５６（図６Ｄ）に対して１つのバイア６５２をずらすことにより、第２の金属導体セグメント６５４を介して接続する事が出来る。更に別の実施例では、隣接する同じ様な金属導体の間に少なくとも最小許容間隔を保つ事により、信頼性を改善しながら、隣接する導体のピッチを減少する事によって、レイアウト面積を減少するために任意の相互接続の用途に使う事が出来る。この発明のこの実施例は、接点及び多結晶ワード線セグメント（図５Ａ及び図５Ｂ）を省略する事によって実現される。このような用途としてはメモリ及びマイクロプロセッサ装置に対する幅の広いデータ及びアドレス・バス回路がある。
【００２４】
更に、以上の説明から、当業者には、この発明の実施例の細部に種々の変更を加える事が出来る事が了解されよう。このような変更並びにそのほかの実施例もこの発明の範囲内に属する事を承知されたい。
【００２５】
以上の説明に関し、更に以下の項目を開示する。
（１） ２つの端を持ち、当該第１の下側導体の一方の端が第１の信号源に結合されている第１の下側導体と、２つの端を持ち、前記第１の下側導体から、隣接する下側導体の間の許容し得る間隔よりも小さな距離だけ隔たり、当該第１の上側導体の一方の端が第２の信号源に結合されている第１の上側導体と、２つの端を持ち、当該第２の上側導体の一方の端が前記第１の下側導体の別の端に結合されていて、前記第１の信号源から信号を受け取る第２の上側導体と、２つの端を持ち、前記第２の上側導体から、隣接する下側導体の間の許容し得る間隔よりも小さな距離だけ隔たり、当該第２の下側導体の一方の端が前記第１の上側導体の別の端に結合されていて、前記第２の信号源から信号を受け取る第２の下側導体とを有する回路。
【００２６】
（２） （１）記載の回路に於て、絶縁層により、前記第１の下側導体が前記第２の上側導体から隔てられ、第１の上側導体が第２の下側導体から隔てられている回路。
（３） （２）記載の回路に於て、前記第１の下側導体に結合された第３の導体、及び前記第２の下側導体に結合された第４の導体を有する回路。
（４） （３）記載の回路に於て、前記第３及び第４の導体の各々が複数個のメモリ・セルに接続され、各々のメモリ・セルが少なくとも１つのＭＯＳトランジスタを有し、該ＭＯＳトランジスタはそれぞれ第３及び第４の導体に接続されるゲートを持っている回路。
（５） （４）記載の回路に於て、前記第３及び第４の導体が多結晶シリコン・ワード線で構成され、該多結晶シリコン・ワード線は隣接する下側導体の間の許容し得る間隔より小いピッチを持っている回路。
【００２７】
（６） （２）記載の回路に於て、前記第１の下側導体及び前記第１の上側導体が、前記第１の上側導体の長さの実質的な部分に亘って互いに平行であり、前記第２の上側導体及び前記第２の下側導体が、前記第２の上側導体の長さの実質的な部分に亘って互いに平行である回路。
（７） （２）記載の回路に於て、前記第１の下側導体が前記絶縁層にある第１の孔を介して前記第２の上側導体に結合され、前記第１の上側導体が前記絶縁層にある第２の孔を介して前記第２の下側導体に結合される回路。
（８） （７）記載の回路に於て、前記第１の下側導体が第３の導体によって前記第２の上側導体に結合され、前記第１の上側導体が第４の導体によって前記第２の下側導体に結合され、第３及び第４の導体は前記第１及び第２の上側導体とは異なる材料の性質を持っている回路。
（９） （６）記載の回路に於て、前記第１の下側導体及び前記第１の上側導体が、前記第１の上側導体の長さの実質的な部分に亘って前記絶縁層の厚さより大きな距離だけ隔たっている回路。
（１０） （９）記載の回路に於て、前記第１の下側導体及び前記第１の上側導体が、前記第１の上側導体の長さの実質的な部分に亘って前記絶縁層の厚さに等しい距離だけ隔たっている回路。
【００２８】
（１１） ２つの端並びにその間の長さを持ち、当該第１の下側導体の一方の端が第１の信号源に結合されている第１の下側導体と、２つの端並びにその間の長さを持っていて、当該第１の上側導体の長さの実質的な部分に亘って前記第１の下側導体と平行であって、当該第１の上側導体の一方の端が第２の信号源に結合されている第１の上側導体と、２つの端並びに前記第１の上側導体の長さに略等しい長さを持ち、当該第２の上側導体の一方の端が前記第１の下側導体の別の端に結合されていて、前記第１の信号源から信号を受け取る第２の上側導体と、２つの端並びに前記第１の下側導体の長さに略等しい長さを持ち、前記第２の上側導体の長さの実質的な部分に亘って前記第２の上側導体と平行で、当該第２の下側導体の一方の端が前記第１の上側導体の別の端に結合されていて、前記第２の信号源から信号を受け取る第２の下側導体とを有する回路。
【００２９】
（１２） （１１）記載の回路に於て、絶縁層により、前記第１の下側導体が前記第２の上側導体から隔てられると共に、前記第１の上側導体が前記第２の下側導体から隔てられている回路。
（１３） （１２）記載の回路に於て、前記第１の下側導体が前記絶縁層にある第１の孔を介して前記第２上側導体に結合され、前記第１の上側導体が前記絶縁層にある第２の孔を介して前記第２の下側導体に結合されている回路。
（１４） （１３）記載の回路に於て、前記第１及び第２の下側導体が第１の金属で構成されている回路。
（１５） （１４）記載の回路に於て、前記第１及び第２の上側導体が第２の金属で構成されている回路。
【００３０】
（１６） 複数個の信号を発生する複数個の駆動回路と、第２の複数個の上側導電セグメントによって直列に接続され、第１の下側導電セグメントの端が１つの駆動回路に結合されて１つの信号を受け取る第１の複数個の下側導電セグメントと、第４の複数個の下側導電セグメントによって直列に接続され、第１の上側導電セグメントの端が１つの駆動回路に結合されて１つの信号を受け取る第３の複数個の上側導電セグメントとを有し、前記第１の複数個の下側導電セグメントの各々が前記第３の複数個の上側導電セグメントの１つに隣接し、前記第２の上側導電セグメントの各々が前記第４の複数個の下側導電セグメントの１つに隣接している回路。
【００３１】
（１７） （１６）記載の回路に於て、前記第１の複数個の導電セグメントの各々が、隣接する下側導電セグメントの間の許容し得る間隔より小さな距離だけ、前記第３の複数個の上側導電セグメントの隣接する１つから隔たっている回路。
（１８） （１６）記載の回路に於て、前記複数個の信号がアドレス信号である回路。
（１９） （１６）記載の回路に於て、前記複数個の信号がデータ信号である回路。
（２０） （１６）記載の回路に於て、前記複数個の信号が、メモリ・セルの複数個の行のうちの１行を選択的に付勢するワード線信号である回路。
【００３２】
（２１） （２０）記載の回路に於て、更に複数個の多結晶シリコン・セグメントを有し、各々の多結晶シリコン・セグメントが、メモリ・セルの複数個の行のうちの１行にあるメモリ・セルの複数個のゲート端子に結合され、各々の多結晶シリコン・セグメントが、前記第１の複数個及び第４の複数個の下側導電セグメントのうちの１つの下側導電セグメントに結合されている回路。
【００３３】
（２２） ２つの端を持つ第１の下側導体５００を有する回路を設計した。第１の下側導体の一方の端が第１の信号源３８６に結合される。第１の上側導体５４４が２つの端を持ち、隣接する下側導体の間の許容し得る間隔より小さい距離だけ、第１の下側導体から隔たっている。第１の上側導体の一方の端が第２の信号源３８４に結合される。第２の上側導体５０８が２つの端を持っている。第２の上側導体の一方の端が第１の下側導体の別の端に結合され、第１の信号源からの信号を受け取る。第２の下側導体５５２が２つの端を持ち、隣接する下側導体の間の許容し得る間隔より小さい距離だけ、第２の上側導体から隔たっている。
第２の下側導体の一方の端が、第１の上側導体の別の端に結合され、第２の信号源からの信号を受け取る。上側及び下側導体が、隣接する下側導体の間の許容し得る間隔より小さい距離だけ隔たっているので、レイアウト面積が節約される。
各々の信号源に接続された導体の合計抵抗値は同じであり、従って、信号遅延も同じである。
【図面の簡単な説明】
【図１】この発明の実施例を持つ６４メガビット・ダイナミック・ランダムアクセス・メモリの線図。
【図２】図１の６４メガビット・ダイナミック・ランダムアクセス・メモリの８メガビット・アレイの線図。
【図３】図２の８メガビット・アレイの１／８の回路図。
【図４】図３に示した部分のメモリ・セル及びセンス・アンプを示す回路図。
【図５】Ａは偶数ワード線に対するこの発明の実施例の線図。
Ｂは奇数ワード線に対するこの発明の実施例の線図。
Ｃは奇数及び偶数ワード線を示すこの発明の実施例の線図。
【図６】Ａはこの発明の実施例の経由線図。
Ｂはこの発明のバイア構造の１例の線図。
Ｃはこの発明のバイア構造の別の例の線図。
Ｄはこの発明のバイア構造の更に別の例の線図。
【図７】この発明の別の実施例の経由線図。
【図８】Ａは下側導体に対するこの発明の実施例の配置線図。
Ｂは上側導体に対するこの発明の実施例の配置線図。
Ｃは下側及び上側導体を示すこの発明の実施例の配置線図。
【図９】Ａはこの発明をシミュレーションする回路の線図。
Ｂはこの発明の別の実施例をシミュレーションする回路の線図。
【図１０】Ａは従来の回路の線図。
Ｂは従来の回路の別の線図。
【図１１】この発明の実施例並びに従来のシミュレーション波形を示すグラフ。
【図１２】Ａは偶数ワード線に対する従来の線図。
Ｂは奇数ワード線に対する従来の線図。
Ｃは奇数及び偶数ワード線に対する従来の線図。
【符号の説明】
３８４ 第２の信号源
３８６ 第１の信号源
５００ 第１の下側導体
５０８ 第２の上側導体
５４４ 第１の上側導体
５５２ 第２の下側導体
Claims (4)
- ２つの端を持ち、当該第１の下側金属導体の一方の端が第１の信号源に結合されている第１の下側金属導体と、
２つの端を持ち、前記第１の下側金属導体から、隣接する下側金属導体の間の許容し得る間隔よりも小さな距離だけ隔たり、当該第１の上側金属導体の一方の端が第２の信号源に結合されている第１の上側金属導体と、
２つの端を持ち、当該第２の上側金属導体の一方の端が前記第１の下側金属導体の別の端に結合されていて、前記第１の信号源から信号を受け取る第２の上側金属導体と、
２つの端を持ち、前記第２の上側金属導体から、隣接する下側金属導体の間の許容し得る間隔よりも小さな距離だけ隔たり、当該第２の下側金属導体の一方の端が前記第１の上側金属導体の別の端に結合されていて、前記第２の信号源から信号を受け取る第２の下側金属導体とを有し、
前記第１の下側金属導体は絶縁層により前記第２の上側金属導体から分離され、前記第１の上側金属導体は前記絶縁層により前記第２の下側金属導体から分離されており、
前記第１の下側金属導体は前記絶縁層中の第１の穴を通して前記第２の上側金属導体と結合され、前記第１の上側金属導体は前記絶縁層中の第２の穴を通して前記第２の下側金属導体と結合され、前記第１の穴と前記第２の穴とをずらすことにより、複数の上側金属導体と下側金属導体が、単一の金属導体層の最小ピッチより小さい平均ピッチを有するものとしたＤＲＡＭ回路であって、
さらに前記第１の下側金属導体に結合された第３の導体、及び前記第２の下側金属導体に結合された第４の導体を備え、
前記第３及び第４の導体の各々は複数のメモリ・セルに結合され、各々のメモリ・セルは少なくとも１つのＭＯＳトランジスタを構成し、当該ＭＯＳトランジスタは前記第３及び第４の導体のそれぞれに接続されたゲートを有し、
前記第３及び第４の導体は多結晶シリコン・ワード線で構成され、当該多結晶シリコン・ワード線は隣接する下側金属導体の間の許容し得る間隔より短いピッチを有する、ＤＲＡＭ回路。 - 請求項１に記載のＤＲＡＭ回路において、前記第１の下側金属導体と前記第１の上側金属導体は、当該第１の上側金属導体の長さの実質的な部分に対して互いに平行で、前記第２の上側金属導体と前記第２の下側金属導体とは、当該第２の上側金属導体の長さの実質的な部分に対し互いに平行である、ＤＲＡＭ回路。
- 請求項２に記載のＤＲＡＭ回路において、前記第１の下側金属導体と前記第１の上側金属導体は、当該第１の上側金属導体の長さの実質的な部分において、前記絶縁層の厚さよりも大きな距離だけ離間している、ＤＲＡＭ回路。
- 請求項３に記載のＤＲＡＭ回路において、前記第１の下側金属導体と前記第１の上側金属導体は、当該第１の上側金属導体の長さの実質的な部分において、前記絶縁層の厚みに等しい距離だけ離間している、ＤＲＡＭ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2067496P | 1996-06-28 | 1996-06-28 | |
| US020674 | 1996-06-28 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008097792A Division JP4925217B2 (ja) | 1996-06-28 | 2008-04-04 | ワード線ストラップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261771A JPH10261771A (ja) | 1998-09-29 |
| JP4614475B2 true JP4614475B2 (ja) | 2011-01-19 |
Family
ID=21799924
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17189597A Expired - Lifetime JP4614475B2 (ja) | 1996-06-28 | 1997-06-27 | ワード線ストラップ回路 |
| JP2008097792A Expired - Lifetime JP4925217B2 (ja) | 1996-06-28 | 2008-04-04 | ワード線ストラップ回路 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008097792A Expired - Lifetime JP4925217B2 (ja) | 1996-06-28 | 2008-04-04 | ワード線ストラップ回路 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0817197B1 (ja) |
| JP (2) | JP4614475B2 (ja) |
| KR (1) | KR100440560B1 (ja) |
| DE (1) | DE69724708T2 (ja) |
| TW (1) | TW353181B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3913927B2 (ja) * | 1999-04-19 | 2007-05-09 | 富士通株式会社 | 半導体集積回路装置 |
| JP3652612B2 (ja) | 2001-02-20 | 2005-05-25 | 松下電器産業株式会社 | 半導体記憶装置 |
| JPWO2006030516A1 (ja) * | 2004-09-17 | 2008-05-08 | 富士通株式会社 | 磁気記憶装置及びその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2511415B2 (ja) * | 1986-06-27 | 1996-06-26 | 沖電気工業株式会社 | 半導体装置 |
| JPH02163963A (ja) * | 1988-12-17 | 1990-06-25 | Sony Corp | メモリ装置 |
| JPH02208964A (ja) * | 1989-02-09 | 1990-08-20 | Hitachi Ltd | 半導体記憶装置 |
| JPH0536932A (ja) * | 1991-08-01 | 1993-02-12 | Hitachi Ltd | 半導体記憶装置 |
| JP3068378B2 (ja) * | 1993-08-03 | 2000-07-24 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| JP2595920B2 (ja) * | 1994-12-28 | 1997-04-02 | 日本電気株式会社 | 半導体記憶装置 |
-
1997
- 1997-06-02 TW TW086107497A patent/TW353181B/zh not_active IP Right Cessation
- 1997-06-24 EP EP97110300A patent/EP0817197B1/en not_active Expired - Lifetime
- 1997-06-24 DE DE69724708T patent/DE69724708T2/de not_active Expired - Lifetime
- 1997-06-27 KR KR1019970028329A patent/KR100440560B1/ko not_active IP Right Cessation
- 1997-06-27 JP JP17189597A patent/JP4614475B2/ja not_active Expired - Lifetime
-
2008
- 2008-04-04 JP JP2008097792A patent/JP4925217B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0817197A2 (en) | 1998-01-07 |
| EP0817197A3 (en) | 1999-10-06 |
| TW353181B (en) | 1999-02-21 |
| KR980006298A (ko) | 1998-03-30 |
| JP4925217B2 (ja) | 2012-04-25 |
| JPH10261771A (ja) | 1998-09-29 |
| EP0817197B1 (en) | 2003-09-10 |
| KR100440560B1 (ko) | 2004-10-26 |
| JP2008227519A (ja) | 2008-09-25 |
| DE69724708D1 (de) | 2003-10-16 |
| DE69724708T2 (de) | 2004-07-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040628 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060317 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070814 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071109 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080404 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080421 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080530 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100908 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101019 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131029 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |