JPWO2006030516A1 - 磁気記憶装置及びその製造方法 - Google Patents

磁気記憶装置及びその製造方法 Download PDF

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Abstract

本発明のＭＲＡＭでは、ビット線（２０２）に同様に湾屈領域（２０６）が形成されており、この湾屈領域（２０６）は、ＴＭＲ素子（２０３）を中心とする屈曲状、ここでは略Ｕ字状（図示の例では略逆Ｕ字状）とされている。湾屈領域（２０６）の形成されたビット線（２０２）は、ＴＭＲ素子（２０３）を湾屈領域（２０６）により形成される空間の内部に包含する。この構成により、比較的簡易な構成により、装置の更なる微細化の要請を満たしつつも、メモリセルへのデータ書き込み時における大幅な省電力化を実現する信頼性の高いＭＲＡＭが実現する。

Description

本発明は、磁化の変化を利用して磁気記憶を行う磁気記憶素子を備えた磁気記憶装置及びその製造方法に関し、具体的にはいわゆるＭＲＡＭ（Magneto-resistive Random Access Memory）を対象とする。
薄い絶縁層を挟持する２層の強磁性体層を有してなる強磁性トンネル接合（Magneto
Tunnel Junction：ＭＴＪ）では、各強磁性体層における互いの磁化のなす角に依存してトンネル抵抗が変化する。このようなトンネル磁気抵抗（Tunnel
Magneto Resistance：ＴＭＲ）効果を利用したＭＴＪを磁気記憶素子（ＴＭＲ素子）として用い、複数のＴＭＲ素子をメモリセルとして例えばマトリクス状に配置してなる半導体記憶装置に、いわゆるＭＲＡＭがある。このＭＲＡＭとしては、各ＴＭＲ素子にデータの書き込み及び読み出しを行うためのワード線及びビット線と、所望のメモリセルを選択するための選択トランジスタとが設けられてなるものが一般的である。
このＭＲＡＭにおいては、データの書き込み時には、選択トランジスタをオフしてワード線及びビット線に電流を流し、これらから発生する合成磁場によりＴＭＲ素子の強磁性体層（フリー層）の磁化方向を決定する。また、読み込み時には、当該メモリセルの選択トランジスタをオンしてビット線に電流を流し、リファレンス電流値との差に基づきオン／オフを読み取る。
従来のＭＲＡＭは、不揮発性メモリにおける高速スイッチングが可能であるという利点があるものの、データの書き込み時にワード線及びビット線に流す電流として原理的に数ｍＡ程度を要するため、消費電力の観点でＳＲＡＭやＤＲＡＭに劣ると指摘されていた。現在では、配線ルールを０．１８μｍまで狭くすることにより磁束密度を高め、更にこれらの配線を磁性材料で覆うクラッド層を形成することで効率的に磁束がＴＭＲ素子を通過できる構造を用いて、書き込み時の電流を１ｍＡ程度に抑えることができるとされている。しかしながら、これ以上消費電力を低減するには、配線をＴＭＲ素子に更に近づけるか、または反転磁界の低いフリー層を適用することを要し、他に有効な方法は案出されていない。その一方では、半導体装置に対する更なる微細化の要請に伴い、ＴＭＲ素子の反転磁界が急増する傾向にあるため、書き込み時の電流を低減させることはより一層困難となる。
特開２００３−１６３３３４号公報
本発明の磁気記憶装置は、磁化の変化を利用して磁気記憶を行う磁気記憶素子と、前記磁気記憶素子の上下において互いにねじれの位置にある一対の配線とを含み、前記一対の配線の少なくとも一方は、前記磁気記憶素子を囲むように当該磁気記憶素子から離間する局所的な湾屈領域が形成されてなるものである。
本発明の磁気記憶装置の一態様では、前記磁気記憶素子は、トンネルバリア層を挟む下部強磁性体層及び上部強磁性体層を有する少なくとも３層構造の強磁性トンネル接合である。
本発明の磁気記憶装置の一態様では、前記湾屈領域は、前記磁気記憶素子を中心とする円弧状又は前記磁気記憶素子を中心とする屈曲状に形成されてなるものである。
本発明の磁気記憶装置の一態様では、前記一対の配線は、一方が前記湾屈領域を有しており、他方が直線状に形成されてなるか、又は一方が前記湾屈領域を有しており、他方が直線状に形成されてなるものである。
本発明の磁気記憶装置の一態様では、前記一対の配線は、平面視において互いに直交する。
本発明の磁気記憶装置の一態様では、前記湾屈領域の形成された前記配線は、前記磁気記憶素子を前記湾屈領域により形成される空間の内部に包含する。
本発明の磁気記憶装置の一態様では、前記磁気記憶素子に対応し、当該磁気記憶素子を選択するための選択素子を含む。
本発明の磁気記憶装置の一態様では、前記一対の配線は、前記磁気記憶素子を上下で挟持するように当該磁気記憶素子と接続されている。
本発明の磁気記憶装置の一態様では、前記一対の配線は、前記湾屈領域以外の部位において、同一平面内に位置する。
本発明の磁気記憶装置の一態様では、前記一対の配線及び前記磁気記憶素子は、前記湾屈領域以外の部位において、同一平面内に位置する。
本発明の磁気記憶装置の一態様では、前記一対の配線の少なくとも一部を覆うように磁性膜クラッド層が形成されてなる。
図１Ａは、従来のＭＲＡＭを示す概略断面図である。 図１Ｂは、本発明のＭＲＡＭを示す概略断面図である。 図１Ｃは、本発明のＭＲＡＭを示す概略断面図である。 図２Ａは、従来のＭＲＡＭを示す概略断面図である。 図２Ｂは、本発明のＭＲＡＭを示す概略断面図である。 図３は、ビット線及びＴＭＲ素子の位置関係と磁界の強さとの相関について３Ｄシミュレーションにより調べた結果を示す特性図である。 図４は、第１の実施形態によるＭＲＡＭの概略構成を示す斜視図である。 図５Ａは、図４のＩ−Ｉ’に沿った概略断面図である。 図５Ｂは、図４のＩＩ−ＩＩ’に沿った概略断面図である。 図６Ａは、第１の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図６Ｂは、第１の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図６Ｃは、第１の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図６Ｄは、第１の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図６Ｅは、第１の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図７Ａは、第１の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図７Ｂは、第１の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図７Ｃは、第１の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図７Ｄは、第１の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図７Ｅは、第１の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図８Ａは、第１の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図８Ｂは、第１の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図９Ａは、第１の実施形態によるＭＲＡＭの変形例の概略構成を示す断面図である。 図９Ｂは、第１の実施形態によるＭＲＡＭの変形例の概略構成を示す断面図である。 図１０Ａは、第２の実施形態によるＭＲＡＭの概略構成を示す断面図である。 図１０Ｂは、第２の実施形態によるＭＲＡＭの概略構成を示す断面図である。 図１１Ａは、第２の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１１Ｂは、第２の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１１Ｃは、第２の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１１Ｄは、第２の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１１Ｅは、第２の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１２Ａは、第２の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１２Ｂは、第２の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１２Ｃは、第２の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１２Ｄは、第２の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１２Ｅは、第２の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１３Ａは、第２の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１３Ｂは、第２の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１４は、第３の実施形態によるＭＲＡＭの概略構成を示す平面図である。 図１５Ａは、図１４のＩ−Ｉ’に沿った概略断面図である。 図１５Ｂは、図１４のＩＩ−ＩＩ’に沿った概略断面図である。 図１６Ａは、第３の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１６Ｂは、第３の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１６Ｃは、第３の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１６Ｄは、第３の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１６Ｅは、第３の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１６Ｆは、第３の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１６Ｇは、第３の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１７Ａは、第３の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１７Ｂは、第３の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１７Ｃは、第３の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１７Ｄは、第３の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１７Ｅは、第３の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。 図１８は、第４の実施形態によるＭＲＡＭの概略構成を示す斜視図である。
−本発明の基本骨子−
本発明者は、供給電流を低減化するため、磁気記憶素子、ここでは強磁性トンネル接合（ＭＴＪ）をＴＭＲ素子として用いた場合における磁界の強さを高めるように配線形状を変えることを思料し、ワード線及びビット線の少なくとも一方に、強磁性トンネル接合を囲むように当該強磁性トンネル接合から離間する局所的な湾屈領域を形成することに想到した。湾屈領域としては、強磁性トンネル接合の位置に磁界を集中させるために、強磁性トンネル接合を中心とする対称形状のものが好適であり、円弧状又は屈曲状（例えばＵ字状）が好ましい。
従来のＭＲＡＭでは、図１Ａに示すように、その構成要素であるワード線２１１、ビット線２１２及びＴＭＲ素子について、直線状のワード線２１１の上方にワード線２１１と直交するように直線状のビット線２１２が設けられ、ワード線２１１とビット線２１２との間でワード線２１１とＴＭＲ素子２１３の上層とが接続されており、ＴＭＲ素子２１３の下層と下部配線２１４を介して選択トランジスタ（不図示）のドレイン拡散層とが接続されてなる。
これに対して、本発明のＭＲＡＭは、図１Ｂに示すように、その構成要素であるワード線２０１、ビット線２０２及びＴＭＲ素子２０３について、直線状のワード線２０１の上方にワード線２０１と直交するように直線状のビット線２０２が設けられ、ワード線２０１とビット線２０２との間でワード線２０１とＴＭＲ素子２０３の上層とが接続されており、ＴＭＲ素子２０３の下層と下部配線２０４を介して選択トランジスタ（不図示）のドレイン拡散層とが接続されてなる。
このビット線２０２は、ＴＭＲ素子２０３を囲むように、ＴＭＲ素子２０３から離間する局所的な湾屈領域２０５が形成されている。この湾屈領域２０５は、ＴＭＲ素子２０３を中心とする円弧状とされている。湾屈領域２０５の形成されたビット線２０２は、ＴＭＲ素子２０３を湾屈領域２０５により形成される空間の内部に包含する。
また、本発明のＭＲＡＭの他の態様では、図１Ｃに示すように、ビット線２０２に同様に湾屈領域２０６が形成されており、この湾屈領域２０６は、ＴＭＲ素子２０３を中心とする屈曲状、ここでは略Ｕ字状（図示の例では略逆Ｕ字状）とされている。湾屈領域２０６の形成されたビット線２０２は、ＴＭＲ素子２０３を湾屈領域２０６により形成される空間の内部に包含する。
図３は、従来の配線構造、ここでは図１Ａに示す直線状のビット線構造（図２Ａ）と、本発明の配線構造、ここでは図１Ｃに示すＵ字状のビット線構造（図２Ｂ）との比較において、ビット線及びＴＭＲ素子の位置関係と磁界の強さとの相関について３Ｄシミュレーションにより調べた結果を示す特性図である。
配線構造は、従来及び本発明共に、配線幅を０．４μｍ、厚みを０．２μｍ、電流を１ｍＡとした。このときに発生する磁界分布は、図２Ａの従来型（直線状）では同心円に近い楕円の等高線を示すのに対して、図２Ｂの本発明（Ｕ字状）では、「Ｕ」の内側で等高線が密になり、磁界の印加のされ方が異なる。
図３では、図２Ａ，図２Ｂのようなビット線及びＴＭＲ素子について、ＴＭＲ素子から０．２μｍ離れた部位を基準位置Ｈ＝０μｍとし、基準位置からビット線までの距離Ｈ（μｍ）を横軸、磁界の強さ（Ｏｅ）を縦軸としている。ここで、図２Ｂでは、基準位置からＵ字状の湾屈領域までの距離をＨとする。
図３に示すように、図２Ａの従来型に比べて、図２Ｂの本発明によるＵ字型の方が、磁界の強さが２０％〜３０％程度増加することが判る。これは、ビット線にＵ字状の湾屈領域を設けることにより、ＴＭＲ素子に磁界を集中させることができることを意味する。
−本発明を適用した具体的な諸実施形態−
上述の基本骨子の内容を踏まえ、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
［第１の実施形態］
本実施形態では、ワード線及びビット線のうち、ワード線のみにＵ字状の湾屈領域が形成されてなるＭＲＡＭを例示する。
（ＭＲＡＭの構成）
図４は、第１の実施形態によるＭＲＡＭの概略構成を示す斜視図、図５Ａは図４のＩ−Ｉ’に沿った断面図、図５Ｂは図４のＩＩ−ＩＩ’に沿った断面図である。ここで、図４では便宜上、１つのメモリセルのみを示し、また各種の絶縁膜や層間絶縁膜の図示を省略している。
このＭＲＡＭは、複数のメモリセル１が例えばマトリクス状に配設されてメモリセルアレイを構成してなるものである。各メモリセル１は、ＭＴＪからなるＴＭＲ素子１１を備えたメモリ部２と、複数のメモリセル１から当該メモリセル１を選択するための選択トランジスタ３とを有して構成されている。
選択トランジスタ３は、例えば０．１８μｍルールに従うｐＭＯＳトランジスタであり、例えばシリコン基板２１上にゲート絶縁膜２２を介して帯状にパターニングされてなるゲート電極２３と、このゲート電極２３の両側におけるシリコン薄膜２１の表層にｐ型不純物が導入されてなるソース拡散層２４及びドレイン拡散層２５とを備えて構成されている。
メモリ部２は、薄い絶縁層３１を挟持する強磁性体層３２，３３を有し、層間絶縁膜４１内に埋設されてなるＴＭＲ素子１１と、ＴＭＲ素子１１の強磁性体層３３と接続されてなり、層間絶縁膜４１上で直線状に延在するビット線３４と、層間絶縁膜４２上でパターニングされ、ＴＭＲ素子１１の強磁性体層３２と接続されてなる下部配線３５と、ビット線３４と直交するように延在するワード線３６と、下部配線３５と接続してなるＷプラグ３７とを備え、Ｗプラグ３７の下端と選択トランジスタ３のドレイン拡散層２５とが、Ｗプラグ３７の上端と下部配線３５とがそれぞれ接続され、即ちＷプラグ３７及び下部配線３５を介して選択トランジスタ３のドレイン拡散層２５とＴＭＲ素子１１とが接続されて構成されている。
ここで、ＴＭＲ素子１１の構成は、例えば下層から、Ta(40nm)/PtMn(15nm)/CoFe(2nm)/Ru(0.9nm)/CoFe(3nm)/AlOx(1.2nm)/NiFe(6nm)/Ta(30nm)とされる。ここで、Taが電極層、PtMnが反強磁性体層、CoFe及びNiFeが強磁性体層、AlOxが絶縁層であり、図示の例では、電極層（不図示）／反強磁性体層（不図示）／強磁性体層３２（Ru層（不図示）を含む。以下同じ）／絶縁層３１／強磁性体層３３／電極層（不図示）となる。
また、ビット線３４を上下に２本に分けて、書き込み用と上部電極用とに分離して用いる構造としても良い。
ワード線３６は、ＴＭＲ素子１１を囲むように、ＴＭＲ素子１１から離間する局所的な湾屈領域４０が形成されている。この湾屈領域４０は、ＴＭＲ素子１１を中心とする屈曲状、ここでは略Ｕ字状とされている。湾屈領域４０は、図５Ｂに示すように、層間絶縁膜４３内でゲート電極２３の上方にパターン形成されてなる底部４０ａと、この底部４０ａ上の層間絶縁膜４１，４２に底部４０ａの両端部とそれぞれ接続するように形成されたＷプラグ４０ｂとから略Ｕ字状に構成されている。ここで、下部配線３５とワード線３６の湾屈領域４０との間隔が狭いほど、換言すれば層間絶縁膜４２の厚みが薄いほどＴＭＲ素子１１に印加される磁界の強さが大きくなる。このことを絶縁性確保と共に考慮して、層間絶縁膜４２の厚みは１００ｎｍ程度とすることが好適である。
そして、ワード線３６の湾屈領域４０以外の直線状領域４５は、層間絶縁膜４１上で各Ｗプラグ４０ｂと接続されて直線状に延在する部位であり、層間絶縁膜４１上でビット線３４と同一階層位置（同一平面上）でビット線３４と互いに直交するように配設されている。即ち、ワード線３６の直線状領域４５とビット線３４とが共に同一平面上で層間絶縁膜４４内に埋設されている。この配線構造により、メモリ部２の層数が低減してメモリセル１の更なる微細化を可能とし、メモリセルアレイのレイアウトの高密度化及び合成磁界の強度の向上が実現する。
ここで、ビット線３４やワード線３６、Ｗプラグ３７，４０ｂのサイズを、０．１８μｍより大きく形成しても良く、メモリセルの集積度に対応する。例えば、ビット線３４及びワード線３６の幅を０．３５μｍ程度に形成しても良い。
（ＭＲＡＭの製造方法）
図６Ａ〜図６Ｅ、図７Ａ〜図７Ｅ及び図８図８Ａ〜図８Ｂは、第１の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。ここでは、シリコン基板２１上に選択トランジスタ３が既に作製された状態（選択トランジスタ３の図示は省略する）から、図５Ｂに相当する構成を作製する場合を例示する。
先ず、図６Ａに示すように、ＣＶＤ法によりシリコン基板（不図示）上にＳｉＯ２を堆積して層間絶縁膜４３を形成し、この層間絶縁膜４３に深さ０．５μｍ程度の配線形状の溝（配線溝）５１をフォトリソグラフィーにより形成する。そして、バリアメタルとして例えばＴａ膜を膜厚３０ｎｍ程度、シードＣｕ膜を膜厚１００ｎｍ程度にスパッタ法で成長させ、メッキ法によりＣｕを膜厚０．８μｍ程度に形成して配線溝５１を完全に埋める。その後、化学機械研磨法（Chemical Mechanical Polishing：ＣＭＰ）で表面のＣｕを除去し、配線溝５１内に底部４０ａを形成する。
続いて、図６Ｂに示すように、ＣＶＤ法により底部４０ａを覆うように層間絶縁膜４３上にＳｉＯ２を膜厚０．１μｍ程度に堆積し、層間絶縁膜４２を形成する。その後、層間絶縁膜４２，４３に選択トランジスタ３のドレイン拡散層２５の表面の一部を露出させるように図中破線で示す接続孔５２を形成し、ＣＶＤ法によりこの接続孔５２内をタングステン（Ｗ）で埋め込み、ＣＭＰにより表面を平坦化して、図中破線で示すＷプラグ３７を形成する。
続いて、図６Ｃに示すように、層間絶縁膜４２上に例えばスパッタ法により後に下層配線となる導電膜５３を形成した後、スパッタ法により連続的にTa(40nm)/PtMn(15nm)/CoFe(2nm)/Ru(0.9nm)/CoFe(3nm)/AlOx(1.2nm)/NiFe(6nm)/Ta(30nm)、及びＳｉＮ等のキャップ膜５４を形成する。ここで、AlOxについては、例えば酸素ラジカルで酸化を制御する。
続いて、図６Ｄに示すように、強磁性体層３２、絶縁層３１、強磁性体層３３及びキャップ膜５４をフォトリソグラフィーによりパターニングして、強磁性体層３２、絶縁層３１、強磁性体層３３からなるＴＭＲ素子１１を形成する。このＴＭＲ素子１１上にはキャップ膜５４が同様にパターニングされている。その後、Ｗプラグ３７と接続され、素子間分離をなす配線形状に導電膜５３をフォトリソグラフィーによりパターニングし、下部配線３５を形成する。
続いて、図６Ｅに示すように、ＣＶＤ法により、ＴＭＲ素子１１を覆うように厚く（０．１μｍ程度）ＳｉＯ２を堆積し、層間絶縁膜４１を形成する。
続いて、図７Ａに示すように、層間絶縁膜４１，４２に底部４０ａの両端をそれぞれ露出させる接続孔５５をそれぞれ形成する。
続いて、図７Ｂに示すように、ＣＶＤ法により各接続孔５５内をタングステン（Ｗ）で埋め込むように層間絶縁膜４１上にＷ膜５６を堆積する。
続いて、図７Ｃに示すように、接続孔５５のみがＷで充填されるように、層間絶縁膜４１をストッパーとしてＷ膜５６の表面を平坦化して、Ｗプラグ４０ｂを形成する。このとき、底部４０ａとその両端に接続されたＷプラグ４０ｂとからなる略Ｕ字状の湾屈領域４０が形成される。
続いて、図７Ｄに示すように、ＣＶＤ法により、Ｗプラグ４０ｂの上端を覆うようにＳｉＯ２を膜厚０．３μｍ程度に堆積し、層間絶縁膜４４を形成する。
続いて、図７Ｅに示すように、層間絶縁膜４４，４１（の上層）にフォトリソグラフィーにより深さ０．４ｎｍ程度で長手方向が互いに直交する配線溝５７，５８ａ，５８ｂを形成する。ここで、配線溝５７はビット線を形成するための溝であり、深さ０．４ｎｍ程度に形成されているためにＴＭＲ素子１１の上面に形成されたキャップ膜５３がエッチング除去され、配線溝５７の底面にＴＭＲ素子１１の強磁性体層３３の表面が露出する。また、配線溝５８ａ，５８ｂはワード線の湾屈領域４０以外の部分である直線状領域４５を形成するための溝であり、深さ０．４ｎｍ程度に形成されているためにＷプラグ４０ｂの上面が配線溝５７の底面に確実に露出する。
続いて、図８Ａに示すように、バリアメタルとして例えばＴａ膜（不図示）を膜厚３０ｎｍ程度、シードＣｕ膜（不図示）を膜厚１００ｎｍ程度にスパッタ法で成長させ、メッキ法によりＣｕ膜５９を膜厚０．８μｍ程度に形成して配線溝５７，５８ａ，５８ｂを完全に埋める。
続いて、図８Ｂに示すように、層間絶縁膜４４の表層が除去されるまで、ＣＭＰにより表面のＣｕ膜５９を研磨除去して平坦化し、配線溝５７をＣｕで充填してなるビット線３４と共に、配線溝５８ａ，５８ｂをＣｕで充填されてなる各直線状領域４５を形成する。このとき、直線状領域４５と湾屈領域４０とが接続されて一体化し、ワード線３６が形成される。
しかる後、不図示の保護膜等の形成を経て、ＭＲＡＭを完成させる。
以上説明したように、本実施形態のＭＲＡＭは、ワード線３６に、ＴＭＲ素子１１を囲むようにＴＭＲ素子１１から離間する局所的な湾屈領域４０を有しており、この構造によりＴＭＲ素子１１に磁界を集中させることができる。従って、ＭＲＡＭの更なる微細化の要請を満たしつつも、メモリセル１へのデータ書き込み時における大幅な省電力化を実現することができる。
（変形例）
ここで、第１の実施形態の変形例について説明する。この変形例では、ワード線のみにＵ字状の湾屈領域が形成されるとともに、ワード線及びビット線に磁性膜クラッド層が形成されてなるＭＲＡＭを例示する。
図９Ａ及び図９Ｂは、本変形例によるＭＲＡＭの概略構成を示す断面図であり、９Ａが図５Ａにおける図４のＩ−Ｉ’に沿った断面に相当し、９Ｂが図５Ｂにおける図４のＩＩ−ＩＩ’に沿った断面に相当する。
このＭＲＡＭは、複数のメモリセル１が例えばマトリクス状に配設されてメモリセルアレイを構成してなるものである。各メモリセル１は、ＭＴＪからなるＴＭＲ素子１１を備えたメモリ部２と、複数のメモリセル１から当該メモリセル１を選択するための選択トランジスタ３とを有して構成されている。
選択トランジスタ３は、例えば０．１８μｍルールに従うｐＭＯＳトランジスタであり、例えばシリコン基板２１上にゲート絶縁膜２２を介して帯状にパターニングされてなるゲート電極２３と、このゲート電極２３の両側におけるシリコン薄膜２１の表層にｐ型不純物が導入されてなるソース拡散層２４及びドレイン拡散層２５とを備えて構成されている。
メモリ部２は、薄い絶縁層３１を挟持する強磁性体層３２，３３を有し、層間絶縁膜４１内に埋設されてなるＴＭＲ素子１１と、ＴＭＲ素子１１の強磁性体層３３と接続されてなり、層間絶縁膜４１上で直線状に延在するビット線６１と、層間絶縁膜４２上でパターニングされ、ＴＭＲ素子１１の強磁性体層３２と接続されてなる下部配線３５と、ビット線６１と直交するように延在するワード線６２と、下部配線３５と接続してなるＷプラグ３７とを備え、Ｗプラグ３７の下端と選択トランジスタ３のドレイン拡散層２５とが、Ｗプラグ３７の上端と下部配線３５とがそれぞれ接続され、即ちＷプラグ３７及び下部配線３５を介して選択トランジスタ３のドレイン拡散層２５とＴＭＲ素子１１とが接続されて構成されている。
ここで、ＴＭＲ素子１１の構成は、例えば下層から、Ta(40nm)/PtMn(15nm)/CoFe(2nm)/Ru(0.9nm)/CoFe(3nm)/AlOx(1.2nm)/NiFe(6nm)/Ta(30nm)とされる。ここで、Taが電極層、PtMnが反強磁性体層、CoFe及びNiFeが強磁性体層、AlOxが絶縁層であり、図示の例では、電極層（不図示）／反強磁性体層（不図示）／強磁性体層３２／絶縁層３１／強磁性体層３３／電極層（不図示）となる。
ビット線６１は、その表面に高透磁率材料、例えばＮｉＦｅからなる磁性膜クラッド層６３が膜厚５０ｎｍ程度に被覆されて構成されている。この磁性膜クラッド層６３は、ビット線６１から発生する磁束を閉じ込め、磁束を集中させる作用を有している。ここで、ビット線６１を上下に２本に分けて、書き込み用と上部電極用とに分離して用いる構造としても良い。
ワード線６２は、ＴＭＲ素子１１を囲むように、ＴＭＲ素子１１から離間する局所的な湾屈領域６５が形成されている。この湾屈領域６５は、ＴＭＲ素子１１を中心とする屈曲状、ここでは略Ｕ字状とされている。湾屈領域６５は、層間絶縁膜４３内でゲート電極２３の上方にパターン形成されてなる底部６５ａと、この底部６５ａ上の層間絶縁膜４１，４２に底部６５ａの両端部とそれぞれ接続するように形成されたＷプラグ６５ｂとから略Ｕ字状に構成されている。ここで、下部配線３５とワード線６２の湾屈領域６５との間隔が狭いほど、換言すれば層間絶縁膜４２の厚みが薄いほどＴＭＲ素子１１に印加される磁界の強さが大きくなる。このことを絶縁性確保と共に考慮して、層間絶縁膜４２の厚みは１００ｎｍ程度とすることが好適である。
また、ワード線６２は、その湾屈領域６５の底部６５ａの表面に高透磁率材料、例えばＮｉＦｅからなる磁性膜クラッド層６４が膜厚５０ｎｍ程度に被覆されて構成されている。この磁性膜クラッド層６４は、ワード線６２から発生する磁束を閉じ込め、磁束を集中させる作用を有している。
そして、ワード線６２の湾屈領域６５以外の直線状領域６６は、層間絶縁膜４１上で各Ｗプラグ６５ｂと接続されて直線状に延在する部位であり、層間絶縁膜４１上でビット線６１と同一階層位置（同一平面上）でビット線６１と互いに直交するように配設されている。即ち、ワード線６２の直線状領域６６とビット線６１とが共に同一平面上で層間絶縁膜４４内に埋設されている。この配線構造により、メモリ部２の層数が低減してメモリセル１の更なる微細化を可能とし、メモリセルアレイのレイアウトの高密度化及び合成磁界の強度の向上が実現する。
ここで、ビット線６１やワード線６２、Ｗプラグ３７，６５ｂのサイズを、０．１８μｍより大きく形成しても良く、メモリセルの集積度に対応する。例えば、ビット線６１及びワード線６２の幅を０．３５μｍ程度に形成しても良い。
以上説明したように、本変形例のＭＲＡＭは、ワード線６２に、ＴＭＲ素子１１を囲むようにＴＭＲ素子１１から離間する局所的な湾屈領域６５を有しており、更にビット線６１及びワード線６２の湾屈領域６５の底部６５ａを覆うように磁性膜クラッド層６３，６４が形成されている、この構造により、更に効率良くＴＭＲ素子１１に磁界を集中させることができる。従って、ＭＲＡＭの更なる微細化の要請を満たしつつも、メモリセル１へのデータ書き込み時における大幅な省電力化を実現することができる。
［第２の実施形態］
本実施形態では、ワード線及びビット線のうち、ビット線のみにＵ字状の湾屈領域が形成されてなるＭＲＡＭを例示する。
（ＭＲＡＭの構成）
図１０Ａ及び図１０Ｂは、第２の実施形態によるＭＲＡＭの概略構成を示す断面図であり、図１０Ａが図５Ａにおける図４のＩ−Ｉ’に沿った断面に相当し、図１０Ｂが図５Ｂにおける図４のＩＩ−ＩＩ’に沿った断面に相当する。
このＭＲＡＭは、複数のメモリセル１が例えばマトリクス状に配設されてメモリセルアレイを構成してなるものである。各メモリセル１は、ＭＴＪからなるＴＭＲ素子１１を備えたメモリ部２と、複数のメモリセル１から当該メモリセル１を選択するための選択トランジスタ３とを有して構成されている。
選択トランジスタ３は、例えば０．１８μｍルールに従うｐＭＯＳトランジスタであり、例えばシリコン基板２１上にゲート絶縁膜２２を介して帯状にパターニングされてなるゲート電極２３と、このゲート電極２３の両側におけるシリコン薄膜２１の表層にｐ型不純物が導入されてなるソース拡散層２４及びドレイン拡散層２５とを備えて構成されている。
メモリ部２は、薄い絶縁層３１を挟持する強磁性体層３２，３３を有し、層間絶縁膜４１内に埋設されてなるＴＭＲ素子１１と、ＴＭＲ素子１１の強磁性体層３３と接続されてなるビット線７１と、層間絶縁膜４２上でパターニングされ、ＴＭＲ素子１１の強磁性体層３２と接続されてなる下部配線３５と、ビット線７１と直交するように層間絶縁膜４３内で直線状に延在するワード線７２と、下部配線３５と接続してなるＷプラグ３７とを備え、Ｗプラグ３７の下端と選択トランジスタ３のドレイン拡散層２５とが、Ｗプラグ３７の上端と下部配線３５とがそれぞれ接続され、即ちＷプラグ３７及び下部配線３５を介して選択トランジスタ３のドレイン拡散層２５とＴＭＲ素子１１とが接続されて構成されている。
ここで、ＴＭＲ素子１１の構成は、例えば下層から、Ta(40nm)/PtMn(15nm)/CoFe(2nm)/Ru(0.9nm)/CoFe(3nm)/AlOx(1.2nm)/NiFe(6nm)/Ta(30nm)とされる。ここで、Taが電極層、PtMnが反強磁性体層、CoFe及びNiFeが強磁性体層、AlOxが絶縁層であり、図示の例では、電極層（不図示）／反強磁性体層（不図示）／強磁性体層３２／絶縁層３１／強磁性体層３３／電極層（不図示）となる。
ビット線７１は、ＴＭＲ素子１１を囲む局所的な湾屈領域７３が形成されている。この湾屈領域７３は、ＴＭＲ素子１１を中心とする屈曲状、ここでは略Ｕ字状（逆Ｕ字状）とされている。湾屈領域７３は、層間絶縁膜４４内でＴＭＲ素子１１の上面と接続されるようにパターン形成されてなる上部７３ａと、この上部７３ａ下の層間絶縁膜４１，４２に上部７３ａの両端部とそれぞれ接続するように形成されたＷプラグ７３ｂとから略逆Ｕ字状に構成されている。ここで、下部配線３５とワード線７２との間隔が狭いほど、換言すれば層間絶縁膜４２の厚みが薄いほどＴＭＲ素子１１に印加される磁界の強さが大きくなる。このことを絶縁性確保と共に考慮して、層間絶縁膜４２の厚みは１００ｎｍ程度とすることが好適である。
そして、ビット線７１の湾屈領域７３以外の直線状領域７４は、層間絶縁膜４３内で各Ｗプラグ７３ｂと接続されて直線状に延在する部位であり、層間絶縁膜４３内でワード線７２と同一階層位置（同一平面上）でワード線７２と互いに直交するように配設されている。この配線構造により、メモリ部２の層数が低減してメモリセル１の更なる微細化を可能とし、メモリセルアレイのレイアウトの高密度化及び合成磁界の強度の向上が実現する。
ここで、ビット線７１やワード線７２、Ｗプラグ３７，７３ｂのサイズを、０．１８μｍより大きく形成しても良く、メモリセルの集積度に対応する。例えば、ビット線７１及びワード線７２の幅を０．３５μｍ程度に形成しても良い。
（ＭＲＡＭの製造方法）
図１１Ａ〜図１１Ｅ、図１２Ａ〜図１２Ｅ及び図１３Ａ〜図１３Ｂは、本実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。本実施形態では、シリコン基板２１上に選択トランジスタ３が既に作製された状態（選択トランジスタ３の図示は省略する）から、ＭＲＡＭを作製する場合を例示する。
先ず、図１１Ａに示すように、ＣＶＤ法によりシリコン基板２１上にＳｉＯ２を堆積して層間絶縁膜４３を形成し、この層間絶縁膜４３に深さ０．５μｍ程度の配線溝８１ａ，８１ｂ及び配線溝８２をフォトリソグラフィーにより形成する。ここで、配線溝８１ａ，８１ｂはそれぞれビット線７１の湾屈領域７３以外の部分である直線状領域７４を形成するための溝であり、配線溝８２はワード線７２を形成するための溝である。配線溝８１ａ，８１ｂの長手方向と配線溝８２の長手方向とは互いに直交する。
そして、バリアメタルとして例えばＴａ膜を膜厚３０ｎｍ程度、シードＣｕ膜を膜厚１００ｎｍ程度にスパッタ法で成長させ、メッキ法によりＣｕを膜厚０．８μｍ程度に形成して配線溝８１ａ，８１ｂ，８２を完全に埋める。その後、ＣＭＰにより表面のＣｕを研磨除去して平坦化し、配線溝８１ａ，８１ｂをＣｕで充填してなるビット線７１の直線状領域７４と共に、配線溝８２をＣｕで充填されてなるワード線７２を形成する。
続いて、図１１Ｂに示すように、ＣＶＤ法によりワード線７２及び直線状領域７４を覆うように層間絶縁膜４３上にＳｉＯ２を膜厚０．１μｍ程度に堆積し、層間絶縁膜４２を形成する。その後、層間絶縁膜４２，４３に選択トランジスタ３のドレイン拡散層２５の表面の一部を露出させるように図中破線で示す接続孔５２を形成し、ＣＶＤ法によりこの接続孔５２内をタングステン（Ｗ）で埋め込み、ＣＭＰにより表面を平坦化して、図中破線で示すＷプラグ３７を形成する。
続いて、図１１Ｃに示すように、層間絶縁膜４２上に例えばスパッタ法により後に下層配線となる導電膜５３を形成した後、スパッタ法により連続的にTa/PtMn/CoFe/Ru/CoFe/AlOx/NiFe/Ta及びＳｉＮ等のキャップ膜５４を形成する。ここで、AlOxについては、例えば酸素ラジカルで酸化を制御する。
続いて、図１１Ｄに示すように、Ta/PtMn/CoFe/Ru/CoFe/AlOx/NiFe/Ta及びキャップ膜５４をフォトリソグラフィーによりパターニングして、強磁性体層３２、絶縁層３１、強磁性体層３３からなるＴＭＲ素子１１を形成する。このＴＭＲ素子１１上にはキャップ膜５４が同様にパターニングされている。その後、Ｗプラグ３７と接続され、素子間分離をなす配線形状に導電膜５３をフォトリソグラフィーによりパターニングし、下部配線３５を形成する。
続いて、図１１Ｅに示すように、ＣＶＤ法により、ＴＭＲ素子１１を覆うように厚く（０．１μｍ程度）ＳｉＯ２を堆積し、層間絶縁膜４１を形成する。
続いて、図１２Ａに示すように、層間絶縁膜４１，４２に各直線状領域７４の一端をそれぞれ露出させる接続孔５５をそれぞれ形成する。
続いて、図１２Ｂに示すように、ＣＶＤ法により各接続孔５５内をタングステン（Ｗ）で埋め込むように層間絶縁膜４１上にＷ膜５６を堆積する。
続いて、図１２Ｃに示すように、接続孔５５のみがＷで充填されるように、層間絶縁膜４１をストッパーとしてＷ膜５６の表面を平坦化して、Ｗプラグ７３ｂを形成する。
続いて、図１２Ｄに示すように、ＣＶＤ法により、Ｗプラグ７３ｂの上端を覆うようにＳｉＯ２を膜厚０．３μｍ程度に堆積し、層間絶縁膜４４を形成する。
続いて、図１２Ｅに示すように、Ｗプラグ７３ｂの上面及びＴＭＲ素子１１の上面が露出するように、層間絶縁膜４４，４１（の上層）にフォトリソグラフィーにより深さ０．４ｎｍ程度の配線溝８３を形成する。この配線溝８３は、ビット線７１の湾屈領域７３以外の部分である直線状領域７４を形成するための溝であり、深さ０．４ｎｍ程度に形成されているためにＷプラグ７３ｂ及びＴＭＲ素子１１の上面が配線溝８３の底面に確実に露出する。
続いて、図１３Ａに示すように、バリアメタルとして例えばＴａ膜（不図示）を膜厚３０ｎｍ程度、シードＣｕ膜（不図示）を膜厚１００ｎｍ程度にスパッタ法で成長させ、メッキ法によりＣｕ膜５９を膜厚０．８μｍ程度に形成して配線溝８４を完全に埋める。
続いて、図１３Ｂに示すように、層間絶縁膜４４の表層が除去されるまで、ＣＭＰにより表面のＣｕ膜５９を研磨除去して平坦化し、配線溝８４をＣｕで充填し、Ｗプラグ７３ｂと共に略逆Ｕ字状の湾屈領域７３を構成する上部７３ａを形成する。このとき、直線状領域７４と湾屈領域７３とが接続されて一体化し、ビット線７１が形成される。
しかる後、不図示の保護膜等の形成を経て、ＭＲＡＭを完成させる。
以上説明したように、本実施形態のＭＲＡＭは、ビット線７１に、ＴＭＲ素子１１を囲むようにＴＭＲ素子１１から離間する局所的な湾屈領域７３を有しており、この構造によりＴＭＲ素子１１に磁界を集中させることができる。従って、ＭＲＡＭの更なる微細化の要請を満たしつつも、メモリセル１へのデータ書き込み時における大幅な省電力化を実現することができる。
［第３の実施形態］
本実施形態では、ワード線及びビット線の双方にそれぞれＵ字状の湾屈領域が形成されてなるＭＲＡＭを例示する。
（ＭＲＡＭの構成）
図１４は、第３の実施形態によるＭＲＡＭの概略構成を示す平面図、図１５Ａは図１４のＩ−Ｉ’に沿った断面図、図１５Ｂは図１４のＩＩ−ＩＩ’に沿った断面図である。
このＭＲＡＭは、複数のメモリセル１が例えばマトリクス状に配設されてメモリセルアレイを構成してなるものである。各メモリセル１は、ＭＴＪからなるＴＭＲ素子１１を備えたメモリ部２と、複数のメモリセル１から当該メモリセル１を選択するための選択トランジスタ３とを有して構成されている。
選択トランジスタ３は、例えば０．１８μｍルールに従うｐＭＯＳトランジスタであり、例えばシリコン基板２１上にゲート絶縁膜２２を介して帯状にパターニングされてなるゲート電極２３と、このゲート電極２３の両側におけるシリコン薄膜２１の表層にｐ型不純物が導入されてなるソース拡散層２４及びドレイン拡散層２５とを備えて構成されている。
メモリ部２は、薄い絶縁層３１を挟持する強磁性体層３２，３３を有し、層間絶縁膜４１内に埋設されてなるＴＭＲ素子１１と、ＴＭＲ素子１１の強磁性体層３３と接続されてなるビット線９１と、層間絶縁膜４２上でパターニングされ、ＴＭＲ素子１１の強磁性体層３２と接続されてなる下部配線３５と、ビット線９１と直交するように延在するワード線９５と、下部配線３５と接続してなるＷプラグ３７とを備え、Ｗプラグ３７の下端と選択トランジスタ３のドレイン拡散層２５とが、Ｗプラグ３７の上端と下部配線３５とがそれぞれ接続され、即ちＷプラグ３７及び下部配線３５を介して選択トランジスタ３のドレイン拡散層２５とＴＭＲ素子１１とが接続されて構成されている。
ここで、ＴＭＲ素子１１の構成は、例えば下層から、Ta(40nm)/PtMn(15nm)/CoFe(2nm)/Ru(0.9nm)/CoFe(3nm)/AlOx(1.2nm)/NiFe(6nm)/Ta(30nm)とされる。ここで、Taが電極層、PtMnが反強磁性体層、CoFe及びNiFeが強磁性体層、AlOxが絶縁層であり、図示の例では、電極層（不図示）／反強磁性体層（不図示）／強磁性体層３２／絶縁層３１／強磁性体層３３／電極層（不図示）となる。
ビット線９１は、ＴＭＲ素子１１を囲む局所的な湾屈領域９３が形成されている。この湾屈領域９３は、ＴＭＲ素子１１を中心とする屈曲状、ここでは略Ｕ字状（逆Ｕ字状）とされている。即ちビット線９１は、図１５Ａに示すように、層間絶縁膜４４内でＴＭＲ素子１１の上面と接続されるようにパターン形成された上部９２と、上部９２の下で当該上部９２の各端部とそれぞれ接続されるように層間絶縁膜４３内で直線状に延在する直線状領域９４とから構成されており、上部９２とその両端部における各直線状領域９４の接続部９４ａとから、略逆Ｕ字状の湾屈領域９３が構成されている。
ワード線９５は、ＴＭＲ素子１１を囲むように、ビット線９１の湾屈領域９３と対向する部位にＴＭＲ素子１１から離間する局所的な湾屈領域９６が形成されている。この湾屈領域９６は、ＴＭＲ素子１１を中心とする屈曲状、ここでは略Ｕ字状とされている。湾屈領域９６は、図１５Ｂに示すように、層間絶縁膜４３内でゲート電極２３の上方にパターン形成されてなる底部９６ａと、この底部９６ａ上の層間絶縁膜４２に底部９６ａの両端部とそれぞれ接続するように形成されたＷプラグ９６ｂとから構成されている。
ここで、下部配線３５とワード線９５の湾屈領域９６との間隔が狭いほど、換言すれば層間絶縁膜４２の厚みが薄いほどＴＭＲ素子１１に印加される磁界の強さが大きくなる。このことを絶縁性確保と共に考慮して、層間絶縁膜４２の厚みは１００ｎｍ程度とすることが好適である。
そして、ワード線９５の湾屈領域９６以外の各直線状領域９７は、層間絶縁膜４２上で各Ｗプラグ９６ｂと接続されて直線状に延在する部位であり、層間絶縁膜４２上でＴＭＲ素子１１及びビット線９１の各直線状領域９４と同一階層位置（同一平面上）に配設されており、直線状領域９７と直線状領域９４とが直交している。即ち、ＴＭＲ素子１１、ワード線９５の直線状領域９７、及びビット線９１の各直線状領域９４が共に同一平面上で層間絶縁膜４１内に埋設されている。この配線構造により、メモリ部２の層数が低減してメモリセル１の更なる微細化を可能とし、メモリセルアレイのレイアウトの高密度化及び合成磁界の強度の向上が実現する。
ここで、ビット線９１やワード線９５、Ｗプラグ３７，９６ｂのサイズを、０．１８μｍより大きく形成しても良く、メモリセルの集積度に対応する。例えば、ビット線９１及びワード線９５の幅を０．３５μｍ程度に形成しても良い。
（ＭＲＡＭの製造方法）
図１６Ａ〜図１６Ｇ及び図１７Ａ〜図１７Ｅは、第３の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。ここでは、シリコン基板２１上に選択トランジスタ３が既に作製された状態（選択トランジスタ３の図示は省略する）から、図１５Ａ，図１５Ｂに相当する構成を作製する場合を例示し、各図において、左側が図１５Ａと同様に図１４のＩ−Ｉ’に沿った断面に相当し、右側が図１５Ｂと同様に図１４のＩＩ−ＩＩ’に沿った断面に相当する。
先ず、図１６Ａに示すように、ＣＶＤ法によりシリコン基板２１上にＳｉＯ２を堆積して層間絶縁膜４３を形成し、この層間絶縁膜４３に深さ０．５μｍ程度の配線形状の溝（配線溝）５１をフォトリソグラフィーにより形成する。そして、バリアメタルとして例えばＴａ膜を膜厚３０ｎｍ程度、シードＣｕ膜を膜厚１００ｎｍ程度にスパッタ法で成長させ、メッキ法によりＣｕを膜厚０．８μｍ程度に形成して配線溝５１を完全に埋める。その後、化学機械研磨法（Chemical Mechanical Polishing：ＣＭＰ）で表面のＣｕを除去し、配線溝５１内に湾屈領域９６の底部９６ａを形成する。
続いて、図１６Ｂに示すように、ＣＶＤ法により底部４０ａを覆うように層間絶縁膜４３上にＳｉＯ２を膜厚０．１μｍ程度に堆積し、層間絶縁膜４２を形成する。その後、層間絶縁膜４２，４３に選択トランジスタ３のドレイン拡散層２５の表面の一部を露出させるように図中破線で示す接続孔５２を形成するとともに、底部９６ａの両端部を露出させるように図中破線で示す接続孔５５を形成する。
続いて、図１６Ｃに示すように、ＣＶＤ法により接続孔５２，５５内をタングステン（Ｗ）で埋め込み、ＣＭＰにより表面を平坦化して、図中破線で示すＷプラグ３７，９６ｂをそれぞれ形成する。このとき、底部９６ａとその両端に接続されたＷプラグ９６ｂとからなる略Ｕ字状の湾屈領域９６が形成される。
続いて、層間絶縁膜４２上に例えばスパッタ法により後に下層配線となる導電膜５３を形成した後、スパッタ法により連続的にTa/PtMn/CoFe/Ru/CoFe/AlOx/NiFe/Ta及びＳｉＮ等のキャップ膜５４を形成する。ここで、AlOxについては、例えば酸素ラジカルで酸化を制御する。
続いて、図１６Ｄに示すように、Ta/PtMn/CoFe/Ru/CoFe/AlOx/NiFe/Ta及びキャップ膜５４をフォトリソグラフィーによりパターニングして、強磁性体層３２、絶縁層３１、強磁性体層３３からなるＴＭＲ素子１１を形成する。このＴＭＲ素子１１上にはキャップ膜５４が同様にパターニングされている。その後、Ｗプラグ３７と接続され、素子間分離をなす配線形状に導電膜５３をフォトリソグラフィーによりパターニングし、下部配線３５を形成する。
続いて、図１６Ｅに示すように、ＣＶＤ法により、ＴＭＲ素子１１を覆うように厚く（０．１μｍ程度）ＳｉＯ２を堆積し、層間絶縁膜４１を形成する。
続いて、図１６Ｆに示すように、各Ｗプラグ４０ｂの表面が露出するように、層間絶縁膜４１にフォトリソグラフィーにより深さ０．１μｍ程度の配線溝１０１ａ，１０１ｂ（左図）及び配線溝１０２ａ，１０２ｂ（右図）を形成する。ここで、配線溝１０１ａ，１０１ｂはビット線９１の各直線状領域９４を形成するための溝であり、配線溝１０２ａ，１０２ｂはワード線９５の各直線状領域９７を形成するための溝であって、配線溝１０１ａ，１０１ｂと配線溝１０２ａ，１０２ｂは互いに直交するように形成される。
このとき、ＴＭＲ素子１１は層間絶縁膜４１に覆われている。
続いて、図１７６Ｇに示すように、ＣＶＤ法により配線溝１０１ａ，１０１ｂ及び１０２ａ，１０２ｂ内をバリアメタルとして例えばＴａ膜（不図示）を膜厚３０ｎｍ程度、シードＣｕ膜（不図示）を膜厚１００ｎｍ程度にスパッタ法で成長させ、メッキ法によりＣｕ膜５９を形成して配線溝１０１ａ，１０１ｂ及び１０２ａ，１０２ｂを完全に埋める。
続いて、図１７Ａに示すように、層間絶縁膜４１の表層が除去されるまで、ＣＭＰにより表面のＣｕを研磨除去して平坦化し、配線溝１０１ａ，１０１ｂをＣｕで充填されてなる各直線状領域９４を形成するとともに、配線溝１０２ａ，１０２ｂをＣｕで充填されてなる各直線状領域９７を形成する。このとき、右図のように、直線状領域９７と湾屈領域９６とが接続されて一体化し、ワード線９５が形成される。
続いて、図１７Ｂに示すように、ＣＶＤ法により平坦化された層間絶縁膜４１、直線状領域９４及び直線状領域９７上にＳｉＯ２を膜厚０．３μｍ程度に堆積して層間絶縁膜４４を形成する。
続いて、図１７Ｃに示すように、ＴＭＲ素子１１の上面が露出するとともに各直線状領域９４の端部の表層が若干抉れるように、層間絶縁膜４４にフォトリソグラフィーにより深さ０．４ｎｍ程度の配線溝１０３を形成する。この配線溝１０３は、ビット線９１の湾屈領域９３を成す上部９２を形成するための溝であり、深さ０．４ｎｍ程度に形成されているためにＴＭＲ素子１１の上面が配線溝１０３の底面に確実に露出する。
続いて、図１７Ｄに示すように、バリアメタルとして例えばＴａ膜（不図示）を膜厚３０ｎｍ程度、シードＣｕ膜（不図示）を膜厚１００ｎｍ程度にスパッタ法で成長させ、メッキ法によりＣｕ膜５９を膜厚０．８μｍ程度に形成して配線溝１０３を完全に埋める。
続いて、図１７Ｅに示すように、層間絶縁膜４４の表層が除去されるまで、ＣＭＰにより表面のＣｕ膜５９を研磨除去して平坦化し、配線溝１０３をＣｕで充填し、直線状領域９４の接続部９４ａと共に略逆Ｕ字状の湾屈領域９３を構成する上部９２を形成する。このとき、直線状領域９４と上部９２とが接続されて一体化し、ビット線９１が形成される。
しかる後、不図示の保護膜等の形成を経て、ＭＲＡＭを完成させる。
以上説明したように、本実施形態のＭＲＡＭは、ビット線９１にはＴＭＲ素子１１を囲む局所的な湾屈領域９３を、ワード線９５にはＴＭＲ素子１１を囲むようにＴＭＲ素子１１から離間する局所的な湾屈領域９６を有しており、この構造によりＴＭＲ素子１１に磁界を集中させることができる。従って、ＭＲＡＭの更なる微細化の要請を満たしつつも、メモリセル１へのデータ書き込み時における大幅な省電力化を実現することができる。
［第４の実施形態］
本実施形態では、ワード線及びビット線の双方にそれぞれＵ字状の湾屈領域が形成されてなる、いわゆるクロスポイント型のＭＲＡＭを例示する。
図１８は、第４の実施形態によるＭＲＡＭの概略構成を示す斜視図である。図１８では便宜上、１つのメモリセルのみを示し、また各種の絶縁膜や層間絶縁膜の図示を省略している。
このＭＲＡＭは、複数のメモリセル１が例えばマトリクス状に配設されてメモリセルアレイを構成してなるものである。各メモリセル１００は、ＭＴＪからなるＴＭＲ素子１１を備えたメモリ部であり、選択トランジスタを有することなく所望のメモリセル１００を選択することが可能である。
このメモリセル１００は、薄い絶縁層３１を挟持する強磁性体層３２，３３を有してなるＴＭＲ素子１１と、ＴＭＲ素子１１の上層である強磁性体層３３と接続されてなるビット線１１１と、ＴＭＲ素子１１の下層である強磁性体層３２と接続されてなるワード線１１２とを備えて構成されている。
ここで、ＴＭＲ素子１１の構成は、例えば下層から、Ta(40nm)/PtMn(15nm)/CoFe(2nm)/Ru(0.9nm)/CoFe(3nm)/AlOx(1.2nm)/NiFe(6nm)/Ta(30nm)とされる。ここで、Taが電極層、PtMnが反強磁性体層、CoFe及びNiFeが強磁性体層、AlOxが絶縁層であり、図示の例では、電極層（不図示）／反強磁性体層（不図示）／強磁性体層３２／絶縁層３１／強磁性体層３３／電極層（不図示）となる。
ビット線１１１は、ＴＭＲ素子１１を囲む局所的な湾屈領域１１３が形成されている。この湾屈領域１１３は、ＴＭＲ素子１１を中心とする屈曲状、ここでは略逆Ｕ字状とされている。
ワード線１１２は、ＴＭＲ素子１１を囲む局所的な湾屈領域１１４が形成されている。この湾屈領域１１４は、ＴＭＲ素子１１を中心とする屈曲状、ここでは略Ｕ字状とされている。
そして、ビット線１１１の湾屈領域１１３以外の各直線状領域１１５は直線状に延在する部位であり、ワード線１１２の湾屈領域１１４以外の各直線状領域１１６は直線状に延在する部位である。ＴＭＲ素子１１、ビット線１１１の各直線状領域１１３、及びワード線１１２の湾屈領域１１４は全て同一階層位置（同一平面上）に配設されており、直線状領域１１５と直線状領域１１６とが直交している。この配線構造により、メモリセル１００の層数が低減してメモリセル１の更なる微細化を可能とし、メモリセルアレイのレイアウトの高密度化及び合成磁界の強度の向上が実現する。
ここで、ビット線１１１やワード線１１２のサイズを、０．１８μｍより大きく形成しても良く、メモリセルの集積度に対応する。例えば、ビット線１１１及びワード線１１２の幅を０．３５μｍ程度に形成しても良い。
以上説明したように、本実施形態のＭＲＡＭは、ビット線１１１にはＴＭＲ素子１１を囲む局所的な湾屈領域１１３を、ワード線１１２にはＴＭＲ素子１１を囲む局所的な湾屈領域１１４を有しており、この構造によりＴＭＲ素子１１に磁界を集中させることができる。従って、ＭＲＡＭの更なる微細化の要請を満たしつつも、メモリセル１００へのデータ書き込み時における大幅な省電力化を実現することができる。また、本実施形態のＭＲＡＭはクロスポイント型であり、メモリセルに選択トランジスタを有しないため、更なる小型化・高集積化が可能となる。
本発明によれば、比較的簡易な構成により、装置の更なる微細化の要請を満たしつつも、メモリセルへのデータ書き込み時における大幅な省電力化を実現する信頼性の高い磁気記憶装置が実現する。

Claims (15)

  1. 磁化の変化を利用して磁気記憶を行う磁気記憶素子と、
    前記磁気記憶素子の上下において互いにねじれの位置にある一対の配線と
    を含み、
    前記一対の配線の少なくとも一方は、前記磁気記憶素子を囲むように当該磁気記憶素子から離間する局所的な湾屈領域が形成されてなることを特徴とする磁気記憶装置。
  2. 前記磁気記憶素子は、トンネルバリア層を挟む下部強磁性体層及び上部強磁性体層を有する少なくとも３層構造の強磁性トンネル接合であることを特徴とする請求項１に記載の磁気記憶装置。
  3. 前記湾屈領域は、前記磁気記憶素子を中心とする円弧状に形成されてなることを特徴とする請求項１に記載の磁気記憶装置。
  4. 前記湾屈領域は、前記磁気記憶素子を中心とする屈曲状に形成されてなることを特徴とする請求項１に記載の磁気記憶装置。
  5. 前記一対の配線は、一方が前記湾屈領域を有しており、他方が直線状に形成されてなることを特徴とする請求項１に記載の磁気記憶装置。
  6. 前記一対の配線は、双方がそれぞれ前記湾屈領域を有してなることを特徴とする請求項１に記載の磁気記憶装置。
  7. 前記一対の配線は、平面視において互いに直交することを特徴とする請求項１に記載の磁気記憶装置。
  8. 前記湾屈領域の形成された前記配線は、前記磁気記憶素子を前記湾屈領域により形成される空間の内部に包含することを特徴とする請求項１に記載の磁気記憶装置。
  9. 前記磁気記憶素子に対応し、当該磁気記憶素子を選択するための選択素子を含むことを特徴とする請求項１に記載の磁気記憶装置。
  10. 前記一対の配線は、前記磁気記憶素子を上下で挟持するように当該磁気記憶素子と接続されていることを特徴とする請求項１に記載の磁気記憶装置。
  11. 前記一対の配線は、前記湾屈領域以外の部位において、同一平面内に位置することを特徴とする請求項１に記載の磁気記憶装置。
  12. 前記一対の配線及び前記磁気記憶素子は、前記湾屈領域以外の部位において、同一平面内に位置することを特徴とする請求項１に記載の磁気記憶装置。
  13. 前記一対の配線の少なくとも一部を覆うように磁性膜クラッド層が形成されてなることを特徴とする請求項１に記載の磁気記憶装置。
  14. 半導体基板上に磁気記憶素子を選択するための選択素子を形成する工程と、
    前記選択素子を覆う第１の層間絶縁膜中に第１の配線を形成する工程と、
    前記第１の配線を覆う第２の層間絶縁膜中に前記第１の配線の重心に対して対称となるように貫通して接続してなる２つのプラグを形成する工程と、
    前記第１の配線の重心上に強磁性体層、絶縁層、強磁性体層からなるＴＭＲ素子を形成する工程と、
    前記ＴＭＲ素子を覆って、前記プラグを露出するように第３の層間絶縁膜を形成する工程と、
    前記第３の層間絶縁膜に埋め込まれた第２の配線を形成する工程と
    を含むことを特徴とする磁気記憶装置の製造方法。
  15. 前記第３の層間絶縁膜を覆う第４の層間絶縁膜を形成する工程と、
    前記ＴＭＲ素子の表面を露出するように前記第４の層間絶縁膜を貫通して第３の層間絶縁膜に溝を形成する工程と、
    前記溝に埋め込められた第３の配線とを形成する工程と
    を更に含むことを特徴とする請求項１４に記載の磁気記憶装置の製造方法。
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