JP4138254B2 - 記憶セル構造、およびこれを製造する方法 - Google Patents
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Description
図2は、図1にII−IIで図示する記憶セル構造の断面図である。
図3は、相上下して配置された2つの平面に磁気抵抗記憶素子を有している記憶セル構造の、記憶セルアレイと周辺部との境界領域における断面図である。
図4から図10は、記憶セル構造を製造するための各ステップを示している。
図11は、記憶セル構造を示す外観図である。
第3の配線210および第2の金属被覆面211が平坦な表面を形成している。
すなわち、第2のバリヤ層49、連続層48、および第1のバリヤ層47をパターン化した後、第3のSiO2層411を異方性RIEプロセスによって(たとえばC含有およびF含有エッチングガスを用いて)エッチバックして、記憶素子がSiO2スペーサによって横向きに絶縁されるようにする。次いで、第2のSi3N4層412をできるだけ同形に析出する。この第2のSi3N4層412をパターン化することなく、第4のSiO2層413を析出させ、短いCMPステップによって平坦化する。そして、すでに略述したプロセス進行と同じようにして、第4のSiO2層413を第2のSi3N4層412に対して選択的にパターン化し、第2のSi3N4層412を層411のSiO2スペーサに対して、および第2のSiO2層43に対して、選択的にパターン化する。以後のすべてのプロセス段階は、すでに略述したプロセス進行と同じである。
Claims (8)
- セルアレイに第1の磁気抵抗記憶素子が設けられており、この第1の磁気抵抗記憶素子は第1の平面で網目状に、かつそれぞれ上記第1の磁気抵抗記憶素子に印加する磁場を誘導するための電流が流れる第1の配線と第2の配線との間に配置されており、
上記セルアレイと接触する、上記セルアレイの周辺部に、第1の金属被覆面と、第2の金属被覆面と、接触部とが設けられており、上記接触部によって上記第1の金属被覆面と上記第2の金属被覆面との間に局所的な電気接続が実現される記憶セル構造であって、
上記第1の配線および上記第1の金属被覆面は同一平面で相互に接触するように配置され、
上記第2の配線および上記接触部は同一平面に配置されており、
上記セルアレイには第3の配線が設けられており、
上記第2の配線の表面に第2の磁気抵抗記憶素子がそれぞれ配置され、これら各第2の磁気抵抗記憶素子は上記第2の配線のうちの1本と上記第3の配線のうちの1本との間に配置されており、
上記第3の配線および上記第2の金属被覆面は同一平面に配置されていることを特徴とする記憶セル構造。 - 上記第1の配線と上記第1の金属被覆面とが等しい厚さを有しており、
上記第2の配線および上記接触部は、第2の絶縁構造部で包囲されており、
上記第2の配線と上記接触部と上記第2の絶縁構造部とは、平坦な表面を形成していることを特徴とする請求項1に記載の記憶セル構造。 - 上記第3の配線と上記第2の金属被覆面とは等しい厚さを有していることを特徴とする請求項1に記載の記憶セル構造。
- 上記第1および第2の磁気抵抗記憶素子がそれぞれ第1の強磁性層と、非磁性層と、第2の強磁性層とを有しており、
上記第1の強磁性層および上記第2の強磁性層は、Fe,Ni,Co,Cr,Mn,Gd,Dyのうち少なくとも1つの元素を含み、それぞれ2nm〜20nmの範囲内の厚さを有しており、
上記非磁性層は、Al2O3,NiO,HfO2,TiO2,NbO,SiO2,Cu,Au,Ag,Alのうち少なくとも1つの材料を含み、1nm〜5nmの間の厚さを有していることを特徴とする請求項1〜3のいずれか1項に記載の記憶セル構造。 - 上記各配線がAl,Cu,Wまたはケイ化物を含んでおり、
上記第1および第2の磁気抵抗記憶素子とこれに隣接する上記各配線との間にそれぞれ拡散バリヤが設けられていることを特徴とする請求項1〜4のいずれか1項に記載の記憶セル構造。 - 記憶セル構造を製造する方法であって、
半導体基板の主面の上に第1の伝導性層を析出およびパターン化することにより、セルアレイに第1の配線を生成するとともに上記セルアレイの周辺部に第1の金属被覆面を生成し、
上記セルアレイに、それぞれ上記第1の配線の1本と接続された第1の磁気抵抗記憶素子を生成し、
第2の伝導性層を析出およびパターン化することにより、上記セルアレイに上記第1の磁気抵抗記憶素子と接続された第2の配線を形成するとともに、上記周辺部に上記第1の金属被覆面と接続された接触部を形成し、
上記セルアレイに上記第2の配線の1本と接続された第2の磁気抵抗記憶素子を形成し、
第3の伝導性層を析出およびパターン化することにより、上記周辺部に上記接触部と接続された第2の金属被覆面を形成するとともに、上記セルアレイに上記第2の磁気抵抗素子と接続された第3の配線を形成することを特徴とする方法。 - 上記半導体基板の主面の上に第1の絶縁性層を生成し、
上記第1の絶縁性層に第1の溝を生成し、この第1の溝の幾何学形状は、上記第1の配線および上記第1の金属被覆面の幾何学形状に対応しており、
上記第1の配線および上記第1の金属被覆面を形成するために、上記第1の伝導性層で上記第1の溝を充填し、この第1の伝導性層を平坦化して上記第1の絶縁性層の表面が露出するようにし、
上記第1の磁気抵抗記憶素子を生成した後、第2の絶縁性層を生成してこの第2の絶縁性層に第2の溝を形成し、この第2の溝の幾何学形状は、第2の配線および接触部の幾何学形状に対応しており、
上記第2の配線および上記接触部を形成するために、上記第2の伝導性層で上記第2の溝を充填し、この第2の伝導性層を平坦化して第2の絶縁性層の表面が露出するようにし、
第3の絶縁性層を生成してこの第3の絶縁性層に第3の溝を形成し、この第3の溝の幾何学形状は、第2の金属被覆面の幾何学形状に対応しており、
上記第2の金属被覆面を形成するために、上記第3の伝導性層で上記第3の溝を充填し、この第3の伝導性層を平坦化して上記第3の絶縁性層の表面が露出するようにすることを特徴とする請求項6に記載の方法。 - 上記半導体基板の主面の上に第1の絶縁性層を生成し、この第1の絶縁性層に第1の溝を形成し、この第1の溝の幾何学形状は、上記第1の配線および上記第1の金属被覆面の幾何学形状に対応しており、
上記第1の配線および上記第1の金属被覆面を形成するために、上記第1の伝導性層で上記第1の溝を充填し、この第1の伝導性層を平坦化して上記第1の絶縁性層の表面が露出するようにし、
上記第1の磁気抵抗記憶素子を生成した後、第2の絶縁性層を生成してこの第の絶縁性層に第2の溝を生成し、この第2の溝の幾何学形状は、上記第2の配線および上記接触部の幾何学形状に対応しており、
上記第2の配線および上記接触部を形成するために、上記第2の伝導性層で上記第2の溝を充填し、この第2の伝導性層を平坦化して上記第2の絶縁性層の表面が露出するようにし、
上記第2の磁気抵抗記憶素子を形成した後、第3の絶縁性層を生成してこの第3の絶縁性層に第3の溝を形成し、この第3の溝の幾何学形状は、上記第3の配線および上記第2の金属被覆面の幾何学形状に対応しており、
上記第3の配線および上記第2の金属被覆面を形成するために、上記第3の伝導性層で上記第3の溝を充填し、この第3の伝導性層を平坦化して上記第3の絶縁性層の表面が露出するようにすることを特徴とする請求項6に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19908518 | 1999-02-26 | ||
DE19908518.8 | 1999-02-26 | ||
PCT/DE2000/000305 WO2000052701A1 (de) | 1999-02-26 | 2000-02-01 | Speicherzellenanordnung und verfahren zu deren herstellung |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2002538614A JP2002538614A (ja) | 2002-11-12 |
JP2002538614A5 JP2002538614A5 (ja) | 2006-03-02 |
JP4138254B2 true JP4138254B2 (ja) | 2008-08-27 |
Family
ID=7899068
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000603042A Expired - Fee Related JP4138254B2 (ja) | 1999-02-26 | 2000-02-01 | 記憶セル構造、およびこれを製造する方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US6630703B2 (ja) |
EP (1) | EP1157388B1 (ja) |
JP (1) | JP4138254B2 (ja) |
KR (1) | KR100450468B1 (ja) |
CN (1) | CN1183545C (ja) |
DE (1) | DE50000341D1 (ja) |
TW (1) | TW462051B (ja) |
WO (1) | WO2000052701A1 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1157388B1 (de) | 1999-02-26 | 2002-07-31 | Infineon Technologies AG | Speicherzellenanordnung und verfahren zu deren herstellung |
US6392922B1 (en) * | 2000-08-14 | 2002-05-21 | Micron Technology, Inc. | Passivated magneto-resistive bit structure and passivation method therefor |
DE10043159A1 (de) * | 2000-09-01 | 2002-03-21 | Infineon Technologies Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
DE10050076C2 (de) * | 2000-10-10 | 2003-09-18 | Infineon Technologies Ag | Verfahren zur Herstellung einer ferromagnetischen Struktur und ferromagnetisches Bauelement |
US6555858B1 (en) * | 2000-11-15 | 2003-04-29 | Motorola, Inc. | Self-aligned magnetic clad write line and its method of formation |
US6440753B1 (en) * | 2001-01-24 | 2002-08-27 | Infineon Technologies North America Corp. | Metal hard mask for ILD RIE processing of semiconductor memory devices to prevent oxidation of conductive lines |
DE10103868A1 (de) | 2001-01-30 | 2002-08-22 | Bosch Gmbh Robert | GMR-Struktur und Verfahren zu deren Herstellung |
US6358756B1 (en) | 2001-02-07 | 2002-03-19 | Micron Technology, Inc. | Self-aligned, magnetoresistive random-access memory (MRAM) structure utilizing a spacer containment scheme |
JP2002299575A (ja) | 2001-03-29 | 2002-10-11 | Toshiba Corp | 半導体記憶装置 |
JP3892736B2 (ja) * | 2001-03-29 | 2007-03-14 | 株式会社東芝 | 半導体記憶装置 |
DE10124366A1 (de) * | 2001-05-18 | 2002-11-28 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterspeichereinrichtung |
DE10125594A1 (de) | 2001-05-25 | 2002-12-05 | Infineon Technologies Ag | Halbleiterspeichereinrichtung sowie Verfahren zu deren Herstellung |
US6485989B1 (en) | 2001-08-30 | 2002-11-26 | Micron Technology, Inc. | MRAM sense layer isolation |
US6751149B2 (en) * | 2002-03-22 | 2004-06-15 | Micron Technology, Inc. | Magnetic tunneling junction antifuse device |
US6783995B2 (en) * | 2002-04-30 | 2004-08-31 | Micron Technology, Inc. | Protective layers for MRAM devices |
US6784091B1 (en) * | 2003-06-05 | 2004-08-31 | International Business Machines Corporation | Maskless array protection process flow for forming interconnect vias in magnetic random access memory devices |
US6885577B2 (en) * | 2003-06-18 | 2005-04-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Magnetic RAM cell device and array architecture |
US7112454B2 (en) * | 2003-10-14 | 2006-09-26 | Micron Technology, Inc. | System and method for reducing shorting in memory cells |
JP2005260082A (ja) * | 2004-03-12 | 2005-09-22 | Toshiba Corp | 磁気ランダムアクセスメモリ |
JP4131869B2 (ja) * | 2005-01-31 | 2008-08-13 | Tdk株式会社 | 電流センサ |
US8698490B2 (en) * | 2010-12-15 | 2014-04-15 | Infineon Technologies Ag | Magnetoresistive angle sensors having conductors arranged in multiple planes |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5587943A (en) * | 1995-02-13 | 1996-12-24 | Integrated Microtransducer Electronics Corporation | Nonvolatile magnetoresistive memory with fully closed flux operation |
TW367493B (en) * | 1996-04-30 | 1999-08-21 | Toshiba Corp | Reluctance component |
US5920500A (en) * | 1996-08-23 | 1999-07-06 | Motorola, Inc. | Magnetic random access memory having stacked memory cells and fabrication method therefor |
US5861328A (en) * | 1996-10-07 | 1999-01-19 | Motorola, Inc. | Method of fabricating GMR devices |
US5915167A (en) * | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
EP1157388B1 (de) | 1999-02-26 | 2002-07-31 | Infineon Technologies AG | Speicherzellenanordnung und verfahren zu deren herstellung |
-
2000
- 2000-02-01 EP EP00910516A patent/EP1157388B1/de not_active Expired - Lifetime
- 2000-02-01 JP JP2000603042A patent/JP4138254B2/ja not_active Expired - Fee Related
- 2000-02-01 CN CNB008068275A patent/CN1183545C/zh not_active Expired - Fee Related
- 2000-02-01 WO PCT/DE2000/000305 patent/WO2000052701A1/de active IP Right Grant
- 2000-02-01 DE DE50000341T patent/DE50000341D1/de not_active Expired - Lifetime
- 2000-02-01 KR KR10-2001-7010933A patent/KR100450468B1/ko not_active IP Right Cessation
- 2000-02-22 TW TW089103057A patent/TW462051B/zh not_active IP Right Cessation
-
2001
- 2001-08-27 US US09/940,011 patent/US6630703B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
TW462051B (en) | 2001-11-01 |
US6630703B2 (en) | 2003-10-07 |
WO2000052701A1 (de) | 2000-09-08 |
EP1157388A1 (de) | 2001-11-28 |
EP1157388B1 (de) | 2002-07-31 |
CN1349650A (zh) | 2002-05-15 |
KR100450468B1 (ko) | 2004-09-30 |
KR20010103779A (ko) | 2001-11-23 |
JP2002538614A (ja) | 2002-11-12 |
CN1183545C (zh) | 2005-01-05 |
DE50000341D1 (de) | 2002-09-05 |
US20020041514A1 (en) | 2002-04-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051025 |
|
A524 | Written submission of copy of amendment under article 19 pct |
Free format text: JAPANESE INTERMEDIATE CODE: A524 Effective date: 20060105 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060105 |
|
A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080507 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R250 | Receipt of annual fees |
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