CN1183545C - 存储元件装置及其制造方法 - Google Patents
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Abstract
在存储单元装置中，在单元阵列(Z1)中，在第一导线(11)和第二导线(12)之间布置了磁致电阻存储元件(13)。在外围(P1)中安排了一个第一金属化平面(14)，一个第二金属化平面(15)和接点(16)，这些接点(16)将第一金属化平面(14)与第二金属化平面(15)连接。第一导线(11)和第一金属化平面(14)，以及第二导线(12)和接点(16)分别布置在同一个平面中，使得它们是通过各自一个导电层的结构化可制造的。
Description
技术领域
本发明涉及具有磁致电阻存储元件的一种存储元件装置以及用于其制造的一种方法。
背景技术
在专业界将具有至少两个铁磁层和布置在其间的一个非磁性层的一种结构理解为磁致电阻元件。按层结构的构造不同在此在GMR元件，TMR元件和CMR元件之间作出区别(请参阅S.Mengel著，磁工艺技术分析，卷2，XMR工艺技术，出版者VDI工艺技术中心物理工艺技术，1997年8月)。
对于具有至少两个铁磁层和布置在其间的一个非磁性导电层的和显示所谓的GMR(巨磁致电阻)效应的层结构，采用概念GMR元件。将GMR效应理解为这种事实，GMR元件的电阻取决于，在两个铁磁层中的磁化是否是平行或反平行取向的。与所谓的AMR(各向异性磁致电阻)效应相比GMR效应是大的。将平行和垂直于磁化方向的磁化导体中的电阻是不同的这种事实理解为AMR效应。在AMR效应上涉及在铁磁单层中出现的一种体效应。
在专业界采用概念TMR元件于隧道磁致电阻的层结构，此层结构具有至少两个铁磁层和布置在其间的一个绝缘的非磁性层。绝缘层在此是如此地薄，以至于导至在两个铁磁层之间出现隧道电流。这些层结构同样显示一种磁致电阻效应，通过穿过布置在两个铁磁层之间的绝缘非磁性层的自旋极化的隧道电流，引起这种磁致电阻效应。甚至在此情况下TMR元件的电阻取决于，在两个铁磁层中的磁化是否是平行或反平行取向的。相对的电阻变化在此大致为6至约40％。
因其大小(在室温下百分之100至400的相对电阻变化)而称为巨大磁致电阻效应(CMR效应)的另一种磁致电阻效应，由于它的高的矫顽磁力要求一种高的磁场用于在磁化次态之间的转换。
曾建议，(请参阅例如D.D.Tang及其他人著，IEDM 95，997至999页，J.M.Daughton著，薄固体膜，卷216(1992)，162至168页，Z.Wang及其他人著，磁和磁性材料杂志，卷155(1996)，161至163页)采用GMR元件作为存储元件装置中的存储元件。经读出线串联存储元件。既对读出线，也对存储元件绝缘的字线垂直于读出线分布。施加到字线上的信号通过在字线中流动的电流引起一种磁场，此磁场在足够的强度时影响位于此下的存储元件。采用在要写入的存储元件上交叉的位线/字线用于写入信息。将在交叉点上引起满足于转换磁化的磁场的信号施加到它们上。此时转换两个铁磁层之一中的磁化方向。相反地在两个铁磁层的另一个中的磁化方向保持不变。通过保持磁化方向的一个相邻反铁磁层，或者通过由于另外的材料或另外的尺寸设计，例如层厚，与首先所述的铁磁层相比增大这种铁磁层的转换阈值，来实现在最后所述铁磁层中保持磁化方向。
在US 5 541 868和US 5 477 482中已建议了基于GMR效应的环形存储元件。一个存储元件包括一个堆，此堆具有至少两个环形的铁磁层元件和布置在其间的一个非磁性的导电层元件，并且此堆连接在两个导线之间。铁磁层元件在其材料组成方面互相不同。铁磁层元件中的一个是硬磁性的，另一个是较软磁性的。转换磁性较软层元件中的磁化方向用于写入信息，而磁性较硬层元件中的磁化方向保持不变。
对于具有磁致电阻存储元件的存储元件装置在工艺技术上是否将获得重要地位的问题中，此外重要的是，在半导体工艺技术范围内这样的存储元件装置是否是可制造的。在文献中迄今未说明过这种问题和可能的解决办法。
发明内容
本发明的问题在于，提供具有磁致电阻存储元件的一种存储元件装置以及用于其制造的一种方法，这种存储元件装置在半导体工艺技术范围内是可以制造的。
通过以下技术方案解决此问题。本发明还包括基于以下技术方案的其它的构成。
按照本发明的一种存储元件装置，其特征在于包括：
具有第一磁致电阻存储元件的存储元件阵列，其中，所述第一磁致电阻存储元件网格状地设置在一个第一平面内，并设置在一个第一导线和一个第二导线之间，所述第一导线和所述第二导线用于启动在其中设置的存储元件；
一个用于设置所述存储元件阵列的外围区，其中，所述外围区具有一个第一金属化平面层和一个第二金属化平面层，用于所述存储元件阵列的垂直接触，
设置在所述外围区中的触点，通过所述触点在所述第一金属化平面层和所述第二金属化平面层之间局部地形成电连接，其中，所述第一导线和所述第一金属化平面层在一个同一第一平面内相互接触地设置，所述第二导线和所述触点设置在一个同一第二平面内。
由于第一导线布置在像第一金属化平面层那样的同一个平面层中，和第二导线布置在像触点那样的同一个平面层中，第一导线和第二导线之间的垂直间距是与第一金属化平面层和第二金属化平面层之间的垂直间距无关地可调节的。这有这种优点，可以按元件阵列中的具体情况调节第一导线和第二导线之间的这个间距，而对外围区内的具体情况没有影响。
如在谈到现有技术时所说明的那样，通过施加磁场进行将信息写入磁致电阻存储元件之一中。通过流过所属的第一和第二导线的电流来感应磁场。由于磁场的大小取决于流动电流的电流强度和到电流流过导体的间距，磁场在此随上升的电流强度增长，随增长的间距下降，在磁致电阻存储元件附近布置第一导线和第二导线是值得欢迎的。除此之外有利的是，分别在两个导线之间连接磁致电阻存储元件，因为经这些导线则可以附加地评价磁致电阻存储元件的相当于所存储信息的电阻。由磁致电阻存储元件的厚度所决定，在元件阵列中应争取上下叠置的第一导线和第二导线之间的最大20至40nm的间距。
为了减小第一金属化平面层和第二金属化平面层之间的寄生电容和出于工艺技术的原因，在外围区内的第一金属化平面层和第二金属化平面层之间的垂直间距却必须是大得多的。在0.35μm工艺技术上它典型地为350至400nm。
通过在像第一金属化平面层那样的同一个平面层中安排第一导线，和在像触点那样的同一个平面层中安排第二导线，在元件阵列中因此在第一导线和第二导线之间可以调节不同于在外围区内的第一金属化平面层和第二金属化平面层之间的一个另外的间距，以至于在元件阵列中鉴于微小的电流强度，为了通过改变磁致电阻元件的磁化状态来写入信息所必要的微小间距是可以调节的，而在外围区内可以保持金属化平面层之间的，针对寄生电容和工艺技术所必要的以约一个数量级较大的垂直间距。同时第一导线和第二导线可以共同与外围区内的结构制造。因此对于第一导线和第二导线的制造附加的淀积工艺，光刻和结构化工艺是不必要的。存储元件装置的制造因而简化。
第一导线和第一金属化平面层尤其具有基本上同一厚度。第二导线和触点由金属间电介质包围，并且基本上在同一高度上用金属间电介质封闭。本发明的这个构成具有一个平的表面，此表面在进一步的处理方面是有利的，并且随着缩小的结构尺寸而获得重要意义。
按照本发明的另一个构成，一种用于制造存储元件装置的方法，包括：
半导体衬底设置有一个主面，
在所述半导体衬底的主面上形成一个存储元件阵列和所述存储元件阵列的一个外围区，
通过一个第一导电层的积淀和结构化在所述存储元件阵列中形成一个第一导线，并且在所述外围区形成一个第一金属化平面层，
在所述存储元件阵列生成第一磁致电阻存储元件，
所述第一磁致电阻存储元件分别与所述第一导线连接，
通过一个第二导电层的积淀和结构化在所述存储元件阵列中形成第二导线并且在所述外围区中形成触点，
所述第一磁致电阻存储元件和所述第二导线连接，
所述触点与所述第一金属化平面层连接，
通过一个第三导电层的积淀和结构化在所述外围区形成一个第二金属化平面层，
所述第二金属化平面层与所述触点连接。
在元件阵列中安排了布置在第二导线上方的第三导线。在第二导线和第三导线之间，布置了第二磁致电阻存储元件，在此又分别给第二导线中的一个和第三导线中的一个分配了第二磁致电阻存储元件中的一个。第三导线布置在像外围区内的第二金属化平面层那样的同一个平面层中。在本发明的这种构成中，在元件阵列中达到存储元件的较高的存储密度，因为这些存储元件在两个平面层中上下叠置。每个存储元件的面积需求因此以倍数2降低。鉴于元件阵列的简化的控制在此有利的是，安排由相同的材料制的和具有同一的性能的第一磁致电阻存储元件和第二磁致电阻存储元件。介是第一磁致电阻存储元件和第二磁致电阻存储元件的性能也可以不同，如果磁致电阻存储元件的用途要求这一点的话。
除此之外可能的是，存储元件装置具有带有磁致电阻元件和在其上所布置导线的其它平面层，以至于实现具有高存储密度的磁致电阻存储元件的一种三维布置。此时类似于像第一导线，第一磁致电阻存储元件和第二导线那样来构造奇数的平面层，类似于第二导线，第二磁致电阻存储元件和第三导线那样来构造偶数的平面层。
鉴于装置的平面层性，安排基本上具有同一厚度的第三导线和第二金属化平面层是有利的。
尤其通过一个共同导电层的淀积和结构化来形成第三导线和第二金属化平面层用于制造存储元件装置。
为了实现具有平面层性的存储元件装置，通过平面层化的结构化方法制造导电层是有利的，从这些导电层中，通过结构化形成第一导线和第一金属化平面层，第二导线和触点，或第三导线和第二金属化平面层。绝缘层的淀积和沟槽的填满尤其是适合于此的，在这些绝缘层中，生成以后要制造的导电结构形式的沟槽。另可选择地，可以在采用光刻和刻蚀法的条件下，通过导电层的结构化形成导电结构，以下用绝缘材料包围这些导电结构，通过淀积和平面层化，例如通过化学机械抛光来结构化这种材料。
磁致电阻存储元件分别都具有一个第一铁磁层，一个非磁性层和一个第二铁磁层，在此，非磁性层布置在第一铁磁层和第二铁磁层之间。磁致电阻存储元件既可以基于GMR效应，也可以基于TMR效应。由于比之GMR效应为较大的相对电阻变化，优先采用基于TMR效应的磁致电阻存储元件。此外鉴于较小的功耗TMR元件的较高的电阻是较有利的。除此之外，如果装置能承受高磁场的转换所必要的电流的话，磁致电阻存储元件可以以CMR效应为基础。
第一铁磁层和第二铁磁层优先含有元素Fe，Ni，Co，Cr，Mn，Gd，Dy中的至少一种，并且具有2nm至20nm之间的厚度。在涉及磁硬度和/或它们的几何尺寸方面，第一铁磁层和第二铁磁层相互不同。
在TMR效应的情况下，非磁性层含有材料Al2O3，NiO，HfO2，TiO2，NbO，SiO2中的至少一种，并且具有1nm和4nm之间的厚度。在GMR效应的情况下，非磁性层含有物质Cu，Au，Ag和/或Al中的至少一种，并且具有2nm和5nm之间的厚度。
平行于导线平面层的磁致电阻存储元件具有任意的截面。截面尤其可以是矩形的，圆的，椭圆的，多角的或环形的。
为了避免在磁致电阻存储元件和相邻导线之间的扩散，在存储元件装置的制造和/或运行时，在磁致电阻存储元件和相邻导线之间分别安排一个扩散阻挡层是有利的。如果在元件阵列中的导线含有Cu，Ag或Au的话，这种效应是特别重要的。
导线可以另可选择地或附加地含有钨或金属硅化物。
附图说明
以下详述附图中所示出的本发明的实施例。
图1展示在存储元件阵列和外围区的接口上的存储元件装置的俯视图。
图2展示通过存储元件装置的在图1中用II-II表示的剖面图。
图3展示通过在存储元件阵列和外围区的接口上的存储元件装置的剖面图，此存储元件装置在两个互相叠置的平面层中具有磁致电阻存储元件。
图4至10展示制造存储元件装置的步骤。
图11展示存储元件装置的透视图。
具体实施方式
存储元件装置具有元件阵列Z1和外围区P1(请参阅图1和图2)。在图2中元件阵列Z1和外围区P1的范围通过垂直的实线分开。在元件阵列Z1中布置了第一导线11和第二导线12。第一导线11布置在半导体衬底10的表面上。半导体衬底10具有单晶硅，并且在外围区P1的范围中和/或在元件阵列下含有用于控制元件阵列Z1所必要的元件。
第一导线11和第二导线12互相交叉。在第一导线11之一的(为了清晰起见在图1和图2中仅表示了一个第一导线11)与第二导线12之一的交叉范围中分别布置了一个磁致电阻元件13。
在外围区P1中布置了一个第一金属化平面层14和一个第二金属化平面层15。第二金属化平面层15布置在第一金属化平面层14之上，并且在触点16上电气地与第一金属化平面层14连接(为了清晰起见在图2中仅画入了一个触点16)。此外在外围区P1中布置了与元件阵列Z1中的第二导线12连接的连接导线17。
第一金属化平面层14布置在像第一导线11那样的同一个平面层中。因此第一金属化平面层14也布置在导体衬底10的表面上。第一导线11和第一金属化平面层14埋入到一个第一绝缘结构18中，它们与此第一绝缘结构18形成一个平的表面。第二导线12，触点16和连接导线17布置在第一导线11，第一金属化平面层14和第一绝缘结构18之上的一个平面层中。磁致电阻元件13，第二导线12，触点16和连接导线17由一个第二绝缘结构19包围，第二导线12，触点16和连接导线17与此第二绝缘结构19形成一个平的表面。
在此之上布置了由一个第三绝缘结构110包围的第二金属化平面层15，它们与此第三绝缘结构110形成一个平的表面。
不仅第一导线11而且第二导线12经第二金属化平面层15可以触点接通。一方面第一导线11与第一金属化平面层14连接，此第一金属化平面层14经触点16与第二金属化平面层15连接，另一方面第二导线12经连接导线17与第二金属化平面层15连接。经由SiO2，或SiO2和Si3N4制的钝化层112中的触点孔111进行第二金属化平面层15的触点接通。第一绝缘结构18，第二绝缘结构19和第三绝缘结构110由适合于金属间电介质的材料，尤其是SiO2，Si3N4，有机的或多孔无机的电介质组成。第一导线和第二导线12之间的垂直间距相当于磁致电阻元件13的厚度，并且为20至30nm。第一金属化平面层14和第二金属化平面层15之间的间距相当于触点16的高度，并且为350至400μm。
在元件阵列Z2中第一导线21，和在外围区P2中一个第一金属化平面层22，布置在含有单晶硅的半导体衬底20的表面上(请参阅图3，在图3中元件阵列Z2和外围区P2是通过垂直的实线互相分开的)。第一导线21与第一金属化平面层22连接。第一导线21和第一金属化平面层22由一个第一绝缘结构23包围，它们与此第一绝缘结构23具有一个平的表面。
第一磁致电阻存储元件24布置在第一导线21的表面上，在这些第一磁致电阻存储元件24之上布置了第二导线25。第二导线25交叉第一导线21。在外围区P2中第一触点26和连接导线27布置在像元件阵列Z2中的第二导线25那样的同一平面层中。连接导线27与元件阵列Z2中的第二导线25连接(在图3中所示图的平面层之外)。第二导线25，第一触点26和连接导线27通过由Al，Cu，W，硅化物制的导电层的结构化而形成，并且由一个第二绝缘结构28包围，它们在高度上与此第一绝缘结构28封闭。
在元件阵列Z2中第二磁致电阻存储元件29布置在第二导线25的表面上，这些第二磁致电阻存储元件29在涉及几何形状和材料组成方面与第一磁致电阻存储元件24一致。在第二磁致电阻存储元件29之上，布置了元件阵列Z2中的第三导线210，这些第三导线与第二磁致电阻存储元件29处于连接中。在外围区P2内在第三导线210的平面层中，布置了一个第二金属化平面层211。第二金属化平面层211既与第一触点26，又与连接导线27处于连接中。通过由Al，Cu，W或硅化物制的导电层的结构化，在一个共同的制造步骤中形成第三导线210和第二金属化平面层211。
第三导线210，第二磁致电阻存储元件29和第二金属化平面层211由一个第三绝缘结构212包围，第三导线210和第二金属化平面层211与此第三绝缘结构形成一个平的表面。
在第二金属化平面层211之上布置了第二触点213，这些第二触点与第二金属化平面层211处于连接中。第二触点213由一个第四绝缘结构214包围，它们与此第四绝缘结构形成一个平的表面。在其上布置了由一个第五绝缘结构216包围的第三金属化平面层215，它与此第五绝缘结构形成一个平的表面。在布置在第五绝缘结构216和第三金属化平面层215之上的钝化层217中，安排了触点孔218，第三金属化平面层215可以经这些触点孔触点接通。
在借助以下图4至10中阐述在三层工艺(Dreilagenprozess)制造的存储元件装置中，元件阵列Z和外围区P通过垂直的虚线标记。
将50至100nm厚度的一个第一SiO2层41，30至50nm厚度的一个第一Si3N4层42，和400至800nm厚度的将一个第三SiO2层43安放到由硅制的半导体衬底40的表面上(请参阅图4)。借助(未示出的)光刻胶掩模和各向异性的刻蚀来结构化第二SiO2层43，使得部分地暴露出第一Si3N4层42的表面。此时在第二SiO2层43的侧面产生一个第一沟槽44。第一沟槽44平行于衬底40的表面具有一个截面，此截面决定随后要制造的第一导线和一个第一金属化平面层的形状。
通过以约50nm的厚度淀积一个第一TaN/Ta层45，和以这样的厚度也就是使得填满第一沟槽44，来淀积一个第一铜层46，并且随后通过直到第二SiO2层43表面的化学机械抛光，形成埋入到沟槽44中的第一导线和第一金属化平面层(请参阅图5)。
随后整面积地以10至30nm的厚度安放由Ta，Ti，W，Mo或Nb制的一个第一阻挡层47，一个层序列48和以10至30nm的厚度安放由Ta，Ti，W，Mo或Nb制的一个第二阻挡层49。层序列48含有具有Co或Fe，Ni，Cr，Mn，Gd，Dy的一个第一铁磁层，由Al2O3，NiO，HfO2，TiO2，NbO，SiO2，Cu，Au，Ag或Al制的一个非磁性层，和具有NiFe，Co或Fe等等的一个第二铁磁层。层序列48具有约10至20nm的厚度，并且适合于制造磁致电阻存储元件。
在采用(未示出的)光刻结构化的光刻胶掩模作为刻蚀掩模的条件下，通过用含Cl和/或F的刻蚀气体对铜和SiO2选择性地各向异性的刻蚀，来结构化第一阻挡层47，层序列48和一个第二阻挡层49。此时从层序列48中产生网格状布置的磁致电阻存储元件(请参阅图6)。
随后通过CVD淀积和通过化学机械的平面层化对第二阻挡层49选择性地平面层化一个第三SiO2层411。第三SiO2层411侧面完整地包围磁致电阻存储元件。
以30至50nm的层厚安放，和借助(未示出的)光刻胶掩模和用含F的刻蚀气体混合物(例如CF4/O2，SF6/He)的各向异性的刻蚀来结构化第二Si3N4层412，使得暴露出在外围区P范围中的第三SiO2层411的表面。第二Si3N4层412因此仅保留在元件阵列Z的范围中，并且覆盖第二阻挡层49和第三SiO2层411(请参阅图7)。
在其上，以400至800nm的厚度淀积一个第四SiO2层413。借助光刻工艺步骤在第四SiO2层413的表面上生成光刻胶掩模414，此光刻胶掩模在元件阵列Z的范围中规定第二导线，而在外围区P的范围中规定触点的布置。此时在随后在其中形成第二导线或触点的范围中，第四SiO2层413的表面是暴露的。通过对Si3N4选择性地用含C和F的刻蚀气体(例如CHF3/CF4或C4F8/CO)的各向异性刻蚀，在采用光刻胶掩模414作为刻蚀掩模的条件下，结构化外围区P中的第四SiO2层413和第三SiO2层。此时形成第二沟槽415。随后通过以约50nm的厚度淀积一个第二TaN/Ta层416，和以300至1000nm的厚度淀积一个第二铜层417来填满第二沟槽415(请参阅图8)。所淀积第二铜层的最小厚度取决于Cu淀积工艺的保形性和要充填沟槽的线宽度。
通过化学机械的抛光结构化第二铜层417和第二TaN/Ta层416。此时在元件阵列中形成第二导线418，和在外围区P中形成与第二导线418连接的触点419和连接导线420(请参阅图9)。
以30至50nm的厚度整面积地安放一个第三Si3N4层421。在其上以400至800nm的厚度安放一个第五SiO2层422。在采用光刻所生成的光刻胶掩模作为(未示出的)刻蚀掩模的条件下，通过用含C和F的气体的各向异性刻蚀生成第三沟槽423，用一个第三TaN/Ta层424和一个第三铜层425填满这些第三沟槽。以约50nm的厚度淀积第三TaN/Ta层424，和以300至1000nm的厚度淀积第三铜层425。
通过化学机械的抛光结构化第三铜层425和第三TaN/Ta层424。此时暴露出第三沟槽423之外的第五SiO2层422。在第三沟槽423中形成一个第三金属化平面层426(请参阅图10)。将50nm厚度的一个Si3N4层427，由在等离子体CVD工艺中以300nm厚度生成的SiO2层428，和在等离子体CVD工艺中以500至600nm厚度生成的一个Si3N4层429组成的钝化双层，淀积到第五SiO2层422的和第三金属化平面层426的表面上。借助光刻生成的掩模在Si3N4层429，SiO2层428和Si3N4层427中打开伸到第三金属化平面层426上的触点孔430。
可以有利地如下修改存储元件装置的这种集成为三层金属化工艺的制造：
在第二阻挡层49，层序列48和第一阻挡层47的结构化之后，通过各向异性的RIE工艺(例如在采用含C和F的刻蚀气体的条件下)如此反刻蚀第三SiO2层411，使得通过SiO2侧墙横向绝缘存储元件。随后尽可能保形地淀积第二Si3N4层412。在不结构化此第二Si3N4层412的情况下，淀积和通过短的CMP工艺平面层化第四SiO2层413。然后像在已经简述的工艺进程中那样，对第二Si3N4层412选择性地结构化第四SiO2层413，并且对层411的SiO2侧墙和对第二SiO2层43选择性地结构化第二Si3N4层412。所有其它的工艺步骤与在已经简述的工艺进程中的工艺步骤等同。
这些工艺修改有以下的优点：首先节省一个光刻的结构化平面层。第二通过Si3N4层413完全覆盖元件阵列Z中的和外围区P中的第一金属化平面层22中的第一导线21，由此与第一TaN/Ta层45相结合避免Cu和另外的活动性的元素(例如Ag)从第一导线21扩散入相邻的SiO2层(43，412)中，并且因此减小这些层的退化。第三可靠地防止在第二沟槽415结构化期间暴露出存储元件侧壁，并且因此防止存储元件的电气旁路。
在存储元件装置的元件阵列中布置了互相平行分布的条形的第一导线51和第二导线52。第二导线52同样是条形的和互相平行分布的。第二导线52交叉第一导线51。在第一导线51之一和第二导线52之一之间的交叉范围中，分别布置了一个磁致电阻存储元件53，此磁致电阻存储元件53具有一个第一铁磁层531，一个非磁性层532和一个第二铁磁层533。磁致电阻存储元件53的截面分别是矩形的，拉长六角形的或椭圆的。横向的尺寸与第一导线51和第二导线52的宽度是可比的。第一铁磁层531和第二铁磁层533具有分别为3至10nm的厚度。非磁性层532具有1至3nm的厚度。第一铁磁层531含有Co。非磁层532含有Al2O3。第二铁磁层533含有NiFe。第一导线51和第二导线52分别含有Cu(请参阅图11)。
磁致电阻存储元件53的电阻取决于第一铁磁层531和第二铁磁层533的磁化方向。在两个层互相平行磁化时，电阻比在反平行磁化时的小。
Claims (10)
1.一种存储元件装置，其特征在于包括：
具有第一磁致电阻存储元件(13，24)的存储元件阵列(Z，Z1，Z2)，其中，所述第一磁致电阻存储元件(13，24)网格状地设置在一个第一平面内，并设置在一个第一导线(11，21)和一个第二导线(12，25)之间，所述第一导线(11，21)和所述第二导线(12，25)用于启动在其中设置的存储元件(13，24)；
一个用于设置所述存储元件阵列(Z，Z1，Z2)的外围区(P，P1，P2)，其中，所述外围区(P，P1，P2)具有一个第一金属化平面层(14，22)和一个第二金属化平面层(15，211)，用于所述存储元件阵列(Z，Z1，Z2)的垂直接触，
设置在所述外围区(P，P1，P2)中的触点(16，26)，通过所述触点(16，26)在所述第一金属化平面层(14，22)和所述第二金属化平面层(15，211)之间局部地形成电连接，其中，所述第一导线(11，21)和所述第一金属化平面层(14，22)在一个同一第一平面内相互接触地设置，所述第二导线(12，25)和所述触点(16，26)设置在一个同一第二平面内。
2.按权利要求1所述的存储元件装置，其特征在于，
所述第一导线(11，21)和所述第一金属化平面层(14，22)具有同一的厚度，并且
所述第二导线(12，25)和所述触点(16，26)由一种金属间电介质(19，28)包围，并且在同一高度上用所述金属间电介质(19，28)封闭。
3.按权利要求1或2所述的存储元件装置，其特征在于，
在所述存储元件阵列(Z，Z1，Z2)中设置第三导线(210)，
在一个第二平面中布置了第二磁致电阻存储元件(29)，这些第二磁致电阻存储元件分别布置在各第二导线(25)之一和第三导线(210)之一之间，和
所述第三导线与所述第二金属化平面层布置在同一个平面中。
4.按权利要求3所述的存储元件装置，其特征在于，
所述第三导线(210)和所述第二金属化平面层(211)具有同一厚度。
5.按权利要求1或2所述的存储元件装置，其特征在于，
所述磁致电阻存储元件(13，24，29)都具有顺序设置的一个第一铁磁层、一个非磁性层和一个第二铁磁层，
所述第一铁磁层和第二铁磁层含有Fe，Ni，Co，Cr，Mn，Gd和/或Dy，并且分别具有在2nm和20nm之间范围中的一个厚度，并且
所述非磁性层含有Al2O3，NiO，HfO2，TiO2，NbO，SiO2，Cu，Au，Ag和/或Al，并且具有在1nm和5nm之间的一个厚度。
6.按权利要求1或2所述的存储元件装置，其特征在于，
所述存储元件阵列中的导线(11，12，21，25，210)含有Al，Cu，W或硅化物，
在所述第一导线(11，21)和所述第一磁致电阻存储元件(13，24)之间，在所述第一磁致电阻存储元件(13，24)和所述第二导线(12，25)之间，在所述第二导线(12，25)和所述第二磁致电阻存储元件(29)之间，或在所述第二磁致电阻存储元件(29)和所述第三导线(210)之间分别设置一个扩散阻挡层。
7.一种用于制造存储元件装置的方法，包括：
半导体衬底(10，20)设置有一个主面，
在所述半导体衬底(10，20)的主面上形成一个存储元件阵列(Z，Z1，Z2)和所述存储元件阵列(Z，Z1，Z2)的一个外围区(P，P1，P2)，
通过一个第一导电层的积淀和结构化在所述存储元件阵列(Z，Z1，Z2)中形成一个第一导线(11，21)，并且在所述外围区(P，P1，P2)形成一个第一金属化平面层(14，22)，
在所述存储元件阵列(Z，Z1，Z2)生成第一磁致电阻存储元件(13，24)，
所述第一磁致电阻存储元件(13，24)分别与所述第一导线(11，21)连接，
通过一个第二导电层的积淀和结构化在所述存储元件阵列中形成第二导线(12，25)并且在所述外围区中形成触点(16，26)，
所述第一磁致电阻存储元件(13，24)和所述第二导线(12，25)连接，
所述触点(16，26)与所述第一金属化平面层(14，22)连接，
通过一个第三导电层的积淀和结构化在所述外围区形成一个第二金属化平面层，
所述第二金属化平面层(15，211)与所述触点(16，26)连接。
8.按权利要求7所述的方法，其特征在于，
在所述半导体衬底(10，20)的主面上生成一个第一绝缘层(18，23)，
在所述第一绝缘层(18，23)中生成一个第一沟槽，此第一沟槽的几何形状与所述第一导线(11，21)和所述第一金属化平面层(14，22)的几何形状相适应，
为了形成所述第一导线(11，21)和所述第一金属化平面层(14，22)，用第一导电层填满第一沟槽，平面化此第一导电层，使得暴露出所述第一绝缘层(18，23)的表面，
在生成所述第一磁致电阻存储元件(13，24)之后，生成一个第二绝缘层(19，28)，在此第二绝缘层中形成第二沟槽，这些第二沟槽的几何形状与所述第二导线(12，25)和所述触点(16，26)的几何形状相适应，
为了形成所述第二导线(12，25)和所述触点(16，26)，用所述第二导电层填满第二沟槽，平面化此第二导电层，使得暴露出所述第二绝缘层(19，28)的表面，
生成一个第三绝缘层(110，212)，在此第三绝缘层中形成第三沟槽，这些第三沟槽的几何形状与所述第二金属化平面层(15，211)的几何形状相适应，
为了形成所述第二金属化平面层(15，211)，用所述第三导电层填满所述第三沟槽，平面化此第三导电层，使得暴露出所述第三绝缘层(110，212)的表面。
9.按权利要求7所述的方法，其特征在于，
在结构化所述第三导电层时，在存储元件阵列(Z，Z1，Z2)中形成与第二磁致电阻元件(29)连接的所述第二导线(15，211)，
在形成所述第二导线(15，211)和所述触点(16，26)之后，形成分别与所述第二导线(15，211)之一连接的所述第二磁致电阻存储元件(29)。
10.按权利要求9所述的方法，其特征在于，
在所述半导体衬底(10，20)的主面上生成一个第一绝缘层(18，23)，在此第一绝缘层中形成第一沟槽，这些第一沟槽的几何形状与所述第一导线(11，21)和所述第一金属化平面层(14，22)的几何形状相适应，
为了形成所述第一导线(11，21)和所述第一金属化平面层(14，22)，用所述第一导电层填满第一沟槽，平面化此第一导电层，使得暴露出所述第一绝缘层(18，23)的表面，
在形成所述第一磁致电阻元件(13，24)之后，生成一个第二绝缘层(19，28)，在此第二绝缘层中生成第二沟槽，这些第二沟槽的几何形状与所述第二导线(12，25)和所述触点(16，26)的几何形状相适应，
为了形成所述第二导线(12，25)和所述触点(16，26)，用第二导电层填满第二沟槽，平面化此第二导电层，使得暴露出所述第二绝缘层(19，28)的表面，
在形成第二磁致电阻存储元件(29)之后，生成一个第三绝缘层(110，212)，在此第三绝缘层中形成第三沟槽，这些第三沟槽的几何形状与所述第三导线(210)和所述第二金属化平面层(15，211)的几何形状相适应，
为了形成第三导线(210)和第二金属化平面层(15，211)，用所述第三导电层填满第三沟槽，平面化此第三导电层，使得暴露出所述第三绝缘层(110，212)的表面。
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