DE10124366A1 - Verfahren zum Herstellen einer Halbleiterspeichereinrichtung - Google Patents

Verfahren zum Herstellen einer Halbleiterspeichereinrichtung

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Abstract

Es wird ein besonders einfaches Herstellungsverfahren für Halbleiterspeichereinrichtungen (1) vorgestellt, bei welchem Diffusionsbarrieren (30f) zwischen lateral angeordneten Speicherelementen (20) durch Abscheiden eines Materialbereichs für einen ersten Passivierungsbereich (30) und durch nachfolgendes Polieren mit Stopp auf einem im Wesentlichen gemeinsamen Niveau (26a) der Speicherelemente (20) davon ausgebildet werden.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiterspeichereinrichtung gemäß dem Oberbegriff des An­ spruchs 1.
Zielsetzung der Fortentwicklung moderner Halbleiterspeicher­ technologien ist unter anderem die Ausbildung einer mög­ lichst weitgehenden Integrationsdichte. Gleichzeitig müssen eine hohe Funktionsverlässlichkeit der erzeugten Speicher­ elemente sowie vergleichsweise einfache Prozessabfolgen beim Herstellungsverfahren im Auge behalten werden.
Gerade bei MRAM-Speichereinrichtungen kommt es auf die Jus­ tage der einzelnen Materialschichten zur Erzielung des den Speicherzellen grundliegenden TMR-Effekts an. Komplexe Pro­ zessabfolgen bringen dabei oft den Nachteil mit sich, dass verfahrensmäßig und zeitlich getrennte Prozessschritte hin­ sichtlich der jeweiligen Zielgebiete auf dem prozessierenden Halbleitersubstrat geometrisch nur mit hohem Aufwand optimal aufeinander abgestimmt werden können.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen einer Halbleiterspeichereinrichtung, insbesondere eines MRAM-Speichers oder dergleichen anzugeben, bei welchem mit besonders wenigen Prozessschritten eine hohe Funktions­ zuverlässigkeit erzielbar ist.
Die Aufgabe wird bei einem gattungsgemäßen Verfahren zum Herstellen einer Halbleiterspeichereinrichtung erfindungsge­ mäß mit den kennzeichnenden Merkmalen des Anspruchs 1 ge­ löst. Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeichereinrich­ tung sind Gegenstand der abhängigen Unteransprüche.
Beim gattungsgemäßen Verfahren zum Herstellen einer Halblei­ terspeichereinrichtung, insbesondere eines MRAM-Speichers oder dergleichen, wird auf zumindest einem Materialbereich, insbesondere auf einem im Wesentlichen planaren Oberflächen­ bereich davon, eine Mehrzahl Speicherelemente in räumlich lateral voneinander beabstandeter Art und Weise ausgebildet. Ferner werden die Speicherelemente in einem ersten Passivie­ rungsbereich derart eingebettet, dass zwischen räumlich im Wesentlichen direkt benachbarten Speicherelementen Seiten-, Kanten- und Randbereiche bedeckende Spacerelemente ausgebil­ det werden, insbesondere als im Wesentlichen elektrisch iso­ lierende Diffusionsbarriere oder dergleichen.
Ausgehend von dem gattungsgemäßen Verfahren, ist das erfin­ dungsgemäße Verfahren zum Herstellen einer Halbleiterspei­ cheranordnung dadurch gekennzeichnet, dass die Spacerelemen­ te durch Abscheiden eines Materialbereichs für den Passivie­ rungsbereich und nachfolgendes Polieren, insbesondere durch ein CMP-Verfahren oder dergleichen, mit Stopp auf einem im Wesentlichen gemeinsamen Niveau der Speicherelemente oder einer Schutzrichtung davon ausgebildet werden.
Bei bekannten Verfahren zum Herstellen von Halbleiterspei­ chereinrichtungen werden beim Ausbilden entsprechend notwen­ diger Spacerelemente z. B. Verfahren des selektiven Rück­ ätzens verwendet, wobei die Ausbildung der Spacerelemente - und/oder gegebenenfalls die Justage des Ätzprozesses - so­ wohl in lateraler als auch in vertikaler Richtung problema­ tisch und/oder aufwändig ist. Im Gegensatz dazu bietet die Vorgehensweise, bei welcher zunächst ein Materialbereich ab­ geschieden wird und dieser nachfolgend dann durch einen Po­ lierschritt auf ein entsprechendes Niveau zurück abgetragen wird, einen einfachen und robusten Ansatz zum Ausbilden ent­ sprechender Spacerelemente als Zwischenbereiche oder Barrie­ rebereiche lateral beabstandet angeordneter Speicherelemen­ te, wobei insbesondere auch die geometrische Justage der aufeinanderfolgenden Prozessschritte erleichtert wird.
Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden als Speicherelemente magnetoresistive Speicherelemente, insbesondere TMR-Stapelelemente oder der­ gleichen, ausgebildet.
Daher ist es von Vorteil, dass die Speicherelemente mehr­ schichtig ausgebildet werden, insbesondere mit einer zwi­ schen einer hartmagnetischen Schicht und einer weichmagneti­ schen Schicht vorgesehenen Tunnelschicht, wobei insbesonde­ re, von der Tunnelschicht abgewandt, eine Barriereschicht an der hartmagnetischen Schicht und/oder an der weichmagneti­ schen Schicht angrenzend ausgebildet wird.
Besonders einfach gestaltet sich das erfindungsgemäße Her­ stellungsverfahren dann, wenn die Speicherelemente durch ein lithografisches und/oder Ätzverfahren aus einem im Wesentli­ chen zweidimensional, großflächig und/oder ganzflächig aus­ gebildeten Schichtbereich strukturiert werden, insbesondere unter Verwendung einer Maskenstruktur als jeweilige Schutz­ schicht für die Speicherelemente.
Insbesondere für eine erste Kontaktierung ist es vorgesehen, dass die Speicherelemente auf einem Metallisierungsbereich ausgebildet werden, insbesondere auf einer ersten Zugriffs­ leitungseinrichtung und/oder insbesondere mit jeweils der ersten Barriereschicht davon zuunterst.
Bei einer anderen vorteilhaften Ausführungsform des erfin­ dungsgemäßen Verfahrens ist es vorgesehen, dass ein weiterer Passivierungsbereich ausgebildet wird, insbesondere in im Wesentlichen zweidimensionaler, großflächiger und/oder ganz­ flächiger Art und Weise und/oder insbesondere mit im Wesent­ lichen planarem Oberflächenbereich. Ferner ist es dabei vor­ gesehen, dass dadurch die Anordnung der Speicherelemente und/oder der Spacerelemente abgedeckt und/oder eingebettet wird. Dadurch wird erreicht, dass die bereits ausgebildeten Speicherelemente und Spacerelemente zum einen geschützt wer­ den und zum anderen gegebenenfalls elektrisch gegenüber dar­ über anzuordnenden Metallisierungsbereichen oder anderen Schaltungs- oder Speicherelementen elektrisch isoliert wer­ den.
Es wird weiterhin bevorzugt, dass im weiteren Passivierungs­ bereich im Wesentlichen selektiv Ausnehmungen ausgebildet werden, wobei dadurch Oberflächenbereiche der Speicherele­ mente, insbesondere der jeweiligen Schutzschicht davon, freigelegt werden.
Es ist dabei von besonderem Vorteil, wenn die Ausnehmungen jeweils als zumindest zum Teil lateral verlaufende Gräben oder Teile davon ausgebildet werden, insbesondere in zumin­ dest lokal im Wesentlichen senkrechter oder quer zu einer Erstreckungsrichtung des jeweiligen Metallisierungsbereichs, insbesondere der ersten Zugriffsleitungseinrichtung, verlau­ fender Form. So kann insbesondere erreicht werden, dass zu­ einander im Wesentlichen senkrecht verlaufende Zugriffslei­ tungseinrichtungen ausgebildet werden, an deren Kreuzungs­ punkte sich dann gerade die jeweiligen Speicherelemente be­ finden.
Dazu ist es insbesondere vorgesehen, dass, insbesondere zu einer zweiten Kontaktierung der Speicherelemente, die Aus­ nehmungen mit einem im Wesentlichen elektrisch leitfähigen Material gefüllt werden, insbesondere um zweite Zugriffslei­ tungseinrichtungen zu bilden und/oder insbesondere im We­ sentlichen in Kontakt mit den jeweiligen Speicherelementen, insbesondere mit der jeweiligen zweiten Barriereschicht da­ von, gegebenenfalls unter vorangehender Entfernung der je­ weiligen Schutzschicht der jeweiligen Speicherzelle.
Durch diese Maßnahme wird erreicht, dass gerade sich kreu­ zende erste und zweite Zugriffsleitungseinrichtungen mit da­ zwischen an den Kreuzungspunkten vorgesehenen Speicherele­ menten in Form von TMR-Stapeln ausgebildet werden.
Die vorangehend aufgeführten Eigenschaften der vorliegenden Erfindung sowie weitere Aspekte werden durch die nachfolgen­ den Bemerkungen verdeutlicht:
Die vorliegende Erfindung stellt einen einfachen und robus­ ten Weg dar, hochintegrierte magnetische Speicherzellen, ba­ sierend auf dem TMR-Effekt herzustellen. Bisher werden mag­ netische Speicher in geometrischer Hinsicht auf einer sehr viel größeren Skala und auch nur auf der Grundlage des GMR- Effekts ausgebildet.
Bei dem vorliegenden erfindungsgemäßen Verfahren sind beson­ ders wenige Prozessschritte zur Herstellung der Speicherele­ mente der Halbleiterspeichereinrichtung vorgesehen. Eine da­ bei eingesetzte Hartmaske dient gleichzeitig auch zur Aus­ bildung eines selbstjustierenden Kontakts, insbesondere für zweite oder obere Metallisierungen für jeweilige TMR-Stapel der Speicherzellen. Dabei ist der erfindungsgemäß vorge­ stellte Prozessablauf nicht auf die Einhaltung maximaler Ab­ stände zwischen den TMR-Elementen oder Speicherzellen ange­ wiesen, um eine Füllung über einen Passivierungsbereich, zum Beispiel durch eine Nitridabscheidung, zu erreichen.
Der vorgeschlagene erfindungsgemäße Prozessablauf ist dahin­ gehend vorteilhaft, dass er gleichzeitig robust ist gegen Litho-Misalignment, einen hohen Freiheitsgrad im Hinblick auf einen möglichen Schaltungsentwurf, gerade in Bezug auf den Abstand der TMR-Zellen hat sowie die Robustheit einer Hartmaske gegenüber schwierigen Ätzprozessen mit der gleich­ zeitigen natürlichen Ausrichtung der Kontaktätzprozesse für die Tunnelkontakte ermöglicht.
Eine mögliche Prozessfolge kann unter anderem die folgenden Schritte aufweisen:
  • a) Es wird von einem CMOS-Wafer, der alle erforderlichen Transistorschaltungen enthält, ausgegangen.
  • b) Darauf aufbauend werden eine oder mehrere Verdrahtungs­ ebenen ausgebildet, im Folgenden Metallisierungen ge­ nannt, bevorzugt, aber nicht notwendigerweise, in Single- /Dual-Damascene Technik aus Cu, Al, W oder anderen geeig­ neten Materialien.
  • c) Abscheidung einer kompletten TMR-Schichtstruktur, im Fol­ genden Stack genannt, bestehend aus Barriereschicht oder Liner (z. B., aber nicht ausschließlich: Ta, TaN, Ti, TiN), ferromagnetischer Schicht, dünner Tunnelisolator­ schicht (z. B. Al mit anschließender In-situ-Oxidation), zweiter ferromagnetischer Schicht, und einer Barriere- oder Linerschicht.
  • d) Abscheidung einer Schicht (z. B. Oxide, SilK), im Folgen­ den Hartmaske genannt, die nachfolgende Prozesstemperatu­ ren von typisch größer 200°C, häufig < 320°C, über­ steht, und mit einer gewissen Selektivität gegenüber dem eingesetzten Linermaterial und eines später spezifizier­ ten Isolatormaterials geätzt werden kann.
  • e) Lithografische Strukturierung der Hartmaske und daraufhin des Stacks, typisch, aber nicht notwendigerweise, durch anisotropes Ätzen (Reactive Ion Etch, RIE). Dabei kann die Entfernung des Fotoresists vor oder nach der Ätzung des Stacks erfolgen. Die Hartmaske darf dabei aber nicht vollständig entfernt werden.
  • f) Füllen der entstandenen Lücken zwischen den TMR-Elementen mit Hilfe eines geeigneten isolierenden Materials (z. B. SiN), im Folgenden Isolator genannt. Das Material muss eine genügende Diffusionsbarriere gegenüber der einge­ setzten Metallisierungs- und Stackmaterialien darstellen. Die Füllhöhe sollte bis nahe zu oder nicht sehr viel über die Höhe des Stacks und der Hartmaske hinaus reichen.
  • g) Planarisierung des Isolators bis etwa zur Höhe der Hart­ maske. Dies wird bevorzugt durch chemisch-mechanische Planarisierung (CMP) erfolgen. Dabei können konventionel­ le Polierverfahren mit Slurry und Pad als auch slurrylose Verfahren (z. B. 3M-Pad, Obsidian tool) eingesetzt werden. Eine höhere Polierrate für den Isolator gegenüber der Hartmaske ist vorteilhaft, aber nicht unbedingt nötig. Notwendig ist nur eine höhere Abtragrate in herausstehen­ den Strukturen. Dieser Prozessschritt kann gegebenenfalls durch eine zusätzliche Abscheidung (z. B. von Silizium­ oxid) und Vorplanarisierung dieses Hilfsmaterials er­ leichtert werden.
  • h) An dieser Stelle kann, aber muss nicht unbedingt, eine (partielle) Entfernung des Nitrids außerhalb des Zellen­ feldes erfolgen. Es erleichtert die spätere Kontaktierung der unterhalb der TMR-Elemente liegenden Metallisierung mit der oberhalb liegenden. Genügendes Dishing während der Isolatorplanarisierung und/oder hohe Selektivität der Ätzung der im Folgenden abgeschiedenen Ätzstoppschicht gegenüber der Hartmaske kann den Verzicht auf diesen Schritt ermöglichen.
  • i) Abscheidung einer isolierenden Ätzstoppschicht, typi­ scherweise Siliziumnitrid. Abscheidung eines Dielektrika, typischerweise Siliziumoxid.
  • j) Lithografische Strukturierung der Dielektrika für die folgende Metallfüllung mit Ätzstopp auf der Ätzstopp­ schicht.
  • k) Entfernung der Ätzstoppschicht in den Leiterbahngräben möglichst selektiv gegenüber der darunterliegenden Hart­ maske und der Metallisierung außerhalb des Zellenfeldes.
  • l) Ätzung der Hartmaske möglichst selektiv gegenüber der Hartmaske, dem Isolator, der Metallisierung, und dem Li­ ner auf dem Tunnelelementstapel.
  • m) Darauffolgende Metallisierung in Standardtechnik, z. B. Dual-Damascene: Liner-Abscheidung, Cu Abscheidung, Plan­ arisierung.
  • n) Darauffolgend die Aufbringung von keiner bis mehreren Me­ tallisierungsebenen in Standardtechniken, z. B. Cu/Al- Single-/Dual-Damascene, Al-RIE.
Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsbeispiele des erfindungsgemäßen Verfahrens zum Herstellen einer Halb­ leiterspeichereinrichtung näher erläutert.
Fig. 1-12 zeigen in schematischer und geschnittener Seitenansicht Zwischenstufen, die bei einer Ausführungsform des erfindungsgemäßen Her­ stellungsverfahrens für eine Halbleiterspei­ chereinrichtung erreicht werden.
Bei den nachfolgenden Figuren bezeichnen identische Bezugs­ zeichen dieselben Elemente und Strukturen, und diesbezügli­ che Beschreibungen werden nicht für jedes Auftreten in al­ len Figuren wiederholt.
Fig. 1 zeigt in geschnittener Seitenansicht die Grundstruk­ tur, welche der vorliegenden Ausführungsform des erfindungs­ gemäßen Herstellungsverfahrens zugrundeliegt.
Diese Grundstruktur 10 besteht aus einem eigentlichen Halb­ leitersubstrat 11 mit darin und hier nicht explizit darge­ stellter CMOS-Struktur. Auf einem Oberflächenbereich 11a des eigentlichen Halbleitersubstrats 11 ist ein Passivierungsbe­ reich 12 mit planarem Oberflächenbereich 12a aufgebracht, in welchen eine erste Metallisierungsschicht in Form einer ers­ ten Zugriffsleitungseinrichtung 13 mit planarem Oberflächen­ bereich 13a strukturiert ist.
Im Übergang zu dem in Fig. 2 gezeigten Zwischenzustand wur­ den sogenannte TMR-Stapel als Speicherelemente 20 ausgebil­ det. Diese Speicherelemente 20 sind ausschließlich auf dem Oberflächenbereich 13a der ersten Zugriffsleitungseinrich­ tung 13 vorgesehen. Die einzelnen Schichten 21 bis 26 der Speicherelemente 20 erstrecken sich in etwa parallel zum O­ berflächenbereich 13a und 12a des ersten Passivierungsbe­ reichs 12 bzw. der ersten Zugriffsleitungseinrichtung 13. Es handelt sich dabei um eine erste Barriereschicht 21, eine hartmagnetische Schicht 22, eine Tunnelbarrierenschicht 23, eine weichmagnetische Schicht 24, eine zweite Barrieren­ schicht 25 sowie eine Schutzschicht 26 mit planarer Oberflä­ che 26a. Die zuletzt genannte Schutzschicht 26 entstammt zum Beispiel einem vorangestellten Lithografieschritt, bei wel­ chem gerade die Speicherelemente 20 strukturiert wurden. Diese Schutzschicht 26 kann eben gerade als Schutzschicht für die nachfolgenden Prozessschritte dienen.
Im Übergang zum Zwischenzustand der Fig. 3 wird die Anord­ nung von Speicherelementen 20 auf dem Oberflächenbereich 13a der ersten Zugriffsleitungseinrichtung 13 in einen ersten Passivierungsbereich 30 mit planarer Oberfläche 30a einge­ bettet. Dadurch werden zwischen benachbarte Speicherelemente 20 in den Zwischenbereichen 28 die entsprechenden Spacerele­ mente 30f als Diffusionsbarrieren erzeugt.
Die Spacerelemente 30f sind gegebenenfalls nicht als separa­ te geometrische Objekte ausgebildet, sondern insbesondere als Teil der notwendigen latheral zwischen den TMR-Elementen in den Zwischenbereichen 28 vorgesehenen Füllung.
Maßgeblich für die Erfindung ist, dass im Übergang vom Zwi­ schenzustand der Fig. 3 zum Zwischenzustand der Fig. 4 der erste Passivierungsbereich 30 durch einen Polierschritt auf das gemeinsame Niveau der Oberflächenbereiche 26a der Mehr­ zahl von Speicherelementen 20 mit abgesenktem Oberflächenbe­ reich 30a' ausgebildet wird. Dadurch bleiben sämtliche Ober­ flächenbereiche planar, und es ergibt sich ferner die Mög­ lichkeit eines selbstjustierenden Kontaktprozesses.
Im Übergang zu dem in Fig. 5 gezeigten Zwischenzustand wird nun im Bereich der Oberfläche 12a des Passivierungsbereichs 12, bei welchem eine entsprechende Metallisierung 13 ausge­ bildet ist, partiell und/oder selektiv eine entsprechende Maske 40 abgeschieden, durch welche die darunterliegenden Bereiche, insbesondere also die in den ersten Passivierungs­ bereich 30 eingebetteten Spacerelementen 30f versehenen Speicherelemente 20 gegen einen durch Pfeile in Fig. 5 ange­ deuteten Ätzprozess geschützt werden. Durch den Schutz durch die Maske 40 wird außerhalb des Bereiches der Speicherele­ mente 20 und insbesondere außerhalb der Metallisierungsbe­ reiche 13 dann der Passivierungsbereich 30 bis auf die freie Oberfläche 12a des zugrundeliegenden Passivierungsbereichs 12 des Halbleitersubstrats 11 entfernt. Dieser Bereich kann in der Praxis dann als Peripheriebereich aufgefasst und wei­ terstrukturiert werden. Dieser Zustand ist in Fig. 6 ge­ zeigt.
Im Übergang zum Zwischenzustand der Fig. 7 wird dann der entsprechende Maskenbereich 40 abgetragen, so dass die frei­ en Oberflächen 26a und 30a' der Anordnung mit in Spacerele­ menten 30f eingebetteten Speicherzellen 20 zunächst freilie­ gen. Dann wird eine, insbesondere konforme Ätzstoppschicht 50 ausgebildet, die zum Beispiel aus einem Nitrid oder Oxid besteht.
Dann wird, wie das in Fig. 8 gezeigt ist, ein weiterer Pas­ sivierungsbereich 60 selektiv auf der freien Oberfläche 50a der Ätzstoppschicht 50 derart ausgebildet, dass zumindest an den Stellen, wo sich die Speicherelemente 20 befinden, Aus­ nehmungen 61 vorliegen, so dass dort an den Ausnehmungen 61 die freie Oberfläche 50a der Ätzstoppschicht 50 vom weiteren Passivierungsbereich 60 unbedeckt bleibt.
Im Übergang zum Zwischenzustand der Fig. 9 wird nun ein wei­ terer Ätzschritt ausgeführt, durch welchen die als Bodenbe­ reiche der Ausnehmungen 61 dienenden Abschnitte der Ätz­ stoppschicht 50 oberhalb der Speicherelemente 20 und des Me­ tallisierungsbereichs 13 entfernt werden.
Es folgt ein weiterer Ätzschritt, bei welchem die Schutz­ schicht 26 oder die Hartmaske 26 der Speicherelemente 20 entfernt wird, so wie das in Fig. 10 gezeigt ist.
Im Übergang zum Zustand der Fig. 11 werden dann sämtliche Ausnehmungen 61, die zum Beispiel als senkrecht zur ersten Zugriffsleitung 13 verlaufende Gräben ausgebildet sein kön­ nen, mit einem im Wesentlichen elektrisch leitfähigen Mate­ rial 70 mit planarer Oberfläche 70a gefüllt, um zweite Zugriffsleitungseinrichtungen 14 in Kontakt mit den Spei­ cherelementen 20 zu bilden.
Im Übergang zum Zustand der Fig. 12 wird die gesamte Anord­ nung mit einem weiteren Passivierungsbereich 80 abgedeckt und geschützt.
Bezugszeichenliste
1
Halbleiterspeichereinrichtung
10
Grundstruktur
11
Halbleitersubstrat
11
a Oberflächenbereich
12
Passivierungsbereich
12
a Oberflächenbereich
13
erste Zugriffsleitungseinrichtung
13
a Oberflächenbereich
14
zweite Zugriffsleitungseinrichtung
20
Speicherelement
21
erste Barriereschicht
22
hartmagnetische Schicht
23
Tunnelbarrierenschicht
24
weichmagnetische Schicht
25
zweite Barrierenschicht
26
Schutzschicht, Hartmaske
26
a Oberflächenbereich
28
Zwischenbereich
30
erster Passivierungsbereich
30
a Oberflächenbereich
30
a' abgesenkter Oberflächenbereich
40
Maskenbereich, Maske
40
a Oberflächenbereich
50
Ätzstoppschicht
50
a Oberflächenbereich
60
zweiter Passivierungsbereich
60
a Oberflächenbereich
61
Ausnehmung
70
zweiter Metallisierungsbereich
70
a Oberflächenbereich
80
dritter Passivierungsbereich
80
a Oberflächenbereich

Claims (9)

1. Verfahren zum Herstellen einer Halbleiterspeichereinrich­ tung, insbesondere eines MRAM-Speichers oder dergleichen,
bei welchem auf mindestens einem Materialbereich (10, 13), insbesondere auf einem im Wesentlichen planaren Oberflä­ chenbereich (13a) davon, eine Mehrzahl Speicherelemente (20) räumlich lateral voneinander beabstandet ausgebildet wird und
bei welchem die Speicherelemente (20) in einem ersten Pas­ sivierungsbereich (30) derart eingebettet werden, dass zwischen räumlich im Wesentlichen direkt benachbarten Speicherelementen (20) Seiten-, Kanten- und/oder Randbe­ reiche (20b) bedeckende Spacerelemente (30f) ausgebildet werden, insbesondere als im Wesentlichen elektrisch iso­ lierende Diffusionsbarriere oder dergleichen,
dadurch gekennzeichnet,
dass die Spacerelemente (30f) durch Abscheiden eines Materi­ albereichs für den ersten Passivierungsbereich (30) und nachfolgendes Polieren, insbesondere durch ein CMP-Verfah­ ren, mit Stopp auf einem im Wesentlichen gemeinsamen Niveau (26a) der Speicherelemente (20) oder einer Schutzschicht (26) davon ausgebildet werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass als Speicherelemente (20) magnetoresistive Speicherele­ mente, insbesondere TMR-Stapelelemente oder dergleichen, ausgebildet werden.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Speicherelemente (20) mehrschichtig ausgebildet werden, insbesondere mit einer zwischen einer hartmagneti­ schen Schicht (22) und einer weichmagnetischen Schicht (24) vorgesehenen Tunnelschicht (23), wobei insbesondere von der Tunnelschicht (23) abgewandt eine Barriereschicht (21, 25) an der hartmagnetischen Schicht (22) und/oder an der weich­ magnetischen Schicht (24) angrenzend ausgebildet wird.
4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Speicherelemente (20) durch ein lithografisches und/oder Ätzverfahren aus einem im Wesentlichen zweidimensi­ onal, großflächig und/oder ganzflächig ausgebildeten Schichtbereich strukturiert werden, insbesondere unter Ver­ wendung einer Maskenstruktur als Schutzschicht (26) für die Speicherelemente (20).
5. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass, insbesondere zu einer ersten Kontaktierung, die Spei­ cherelemente (20) auf einem Metallisierungsbereich (13) aus­ gebildet werden, insbesondere auf einer ersten Zugriffslei­ tungseinrichtung (13) und/oder insbesondere mit jeweils der ersten Barriereschicht (21) davon zuunterst.
6. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,
dass ein weiterer Passivierungsbereich (60) ausgebildet wird, insbesondere in im Wesentlichen zweidimensionaler, großflächiger und/oder ganzflächiger Art und Weise, insbe­ sondere mit im Wesentlichen planarem Oberflächenbereich (60a), und
dass dadurch die Anordnung der Speicherelemente (20) und/oder der Spacerelemente (30f) abgedeckt und/oder ein­ gebettet wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet,
dass im weiteren Passivierungsbereich (60) im Wesentlichen selektiv Ausnehmungen (61) ausgebildet werden und
dass dadurch Oberflächenbereiche (25a, 26a) der Speicher­ elemente (20), insbesondere die jeweiliges Schutzschicht (26) davon, freigelegt wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Ausnehmung (61) jeweils als zumindest zum Teil la­ teral verlaufender Graben oder Teil davon ausgebildet wird, insbesondere in zumindest lokal im Wesentlichen senkrecht oder quer zu einer Erstreckungsrichtung des jeweiligen Me­ tallisierungsbereichs (13), insbesondere der ersten Zugriffsleitungseinrichtung (13), verlaufender Form.
9. Verfahren nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, dass, insbesondere zu einer zweiten Kontaktierung der Spei­ cherelemente (20), die Ausnehmungen (61) mit einem im We­ sentlichen elektrisch leitfähigen Material gefüllt werden, insbesondere um zweite Zugriffsleitungseinrichtungen (14) zu bilden, und/oder insbesondere im Wesentlichen in Kontakt mit den jeweiligen Speicherelementen (20), insbesondere mit der jeweiligen zweiten Barriereschicht (25) davon, gegebenen­ falls unter vorangehender Entfernung der jeweiligen Schutz­ schicht (26) der jeweiligen Speicherzelle (20).
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