WO2002095827A2

WO2002095827A2 - Verfahren zum herstellen einer halbleiterspeichereinrichtung

Info

Publication number: WO2002095827A2
Application number: PCT/DE2002/001651
Authority: WO
Inventors: Joachim Nuetzel; Siegfried Schwarzl
Original assignee: Infineon Technologies Ag
Priority date: 2001-05-18
Filing date: 2002-05-07
Publication date: 2002-11-28
Also published as: WO2002095827A3; KR20030097881A; CN1509498A; DE10124366A1

Abstract

Es wird ein besonders einfaches Herstellungsverfahren für Halbleiterspeichereinrichtungen (1) vorgestellt, bei welchem Diffusionsbarrieren (30f) zwischen lateral angeordneten Speicherelementen (20) durch Abscheiden eines Materialbereichs für einen ersten Passivierungsbereich (30) und durch nachfolgendes Polieren mit Stopp auf einem im Wesentlichen gemeinsamen Niveau (26a) der Speicherelemente davon ausgebildet werden.

Description

Beschreibung

Verfahren zum Herstellen einer Halbleiterspeichereinrichtung

Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiterspeichereinrichtung gemäß dem Oberbegriff des Anspruchs 1.

Zielsetzung der Fortentwicklung moderner Halbleiterspeicher- technologien ist unter anderem die Ausbildung einer möglichst weitgehenden Integrationsdichte. Gleichzeitig müssen eine hohe Funktionsverlässlichkeit der erzeugten Speicherelemente sowie vergleichsweise einfache Prozessabfolgen beim Herstellungsverfahren im Auge behalten werden.

Gerade bei MRAM-Speichereinrichtungen kommt es auf die Ju- stage der einzelnen Materialschichten zur Erzielung des den Speicherzellen grundliegenden TMR-Effekts an. Komplexe Prozessabfolgen bringen dabei oft den Nachteil mit sich, dass verfahrensmäßig und zeitlich getrennte Prozessschritte hinsichtlich der jeweiligen Zielgebiete auf dem prozessierenden Halbleitersubstrat geometrisch nur mit hohem Aufwand optimal aufeinander abgestimmt werden können.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen einer Halbleiterspeichereinrichtung, insbesondere eines MRAM-Speichers oder dergleichen anzugeben, bei welchem mit besonders wenigen Prozessschritten eine hohe Funktionszuverlässigkeit erzielbar ist.

Die Aufgabe wird bei einem gattungsgemäßen Verfahren zum Herstellen einer Halbleiterspeichereinrichtung erfindungsgemäß mit den kennzeichnenden Merkmalen des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeichereinrichtung sind Gegenstand der abhängigen Unteransprüche. Beim gattungsgemäßen Verfahren zum Herstellen einer Halbleiterspeichereinrichtung, insbesondere eines MRAM-Speichers oder dergleichen, wird auf zumindest einem Materialbereich, insbesondere auf einem im Wesentlichen planaren Oberflächenbereich davon, eine Mehrzahl Speicherelemente in räumlich lateral voneinander beabstandeter Art und Weise ausgebildet. Ferner werden die Speicherelemente in einem ersten Passivie- rungsbereich derart eingebettet, dass zwischen räumlich im Wesentlichen direkt benachbarten Speicherelementen Seiten-, Kanten- und Randbereiche bedeckende Spacerelemente ausgebildet werden, insbesondere als im Wesentlichen elektrisch isolierende Diffusionsbarriere oder dergleichen.

Ausgehend von dem gattungsgemäßen Verfahren, ist das erfindungsgemäße Verfahren zum Herstellen einer Halbleiterspeicheranordnung dadurch gekennzeichnet, dass die Spacerelemente durch Abscheiden eines Materialbereichs für den Passivie- rungsbereich und nachfolgendes Polieren, insbesondere durch ein CMP-Verfahren oder dergleichen, mit Stopp auf einem im Wesentlichen gemeinsamen Niveau der Speicherelemente oder einer Schutzrichtung davon ausgebildet werden.

Bei bekannten Verfahren zum Herstellen von Halbleiterspei- chereinrichtungen werden beim Ausbilden entsprechend notwendiger Spacerelemente z. B. Verfahren des selektiven Rückätzens verwendet, wobei die Ausbildung der Spacerelemente - und/oder gegebenenfalls die Justage des Ätzprozesses - sowohl in lateraler als auch in vertikaler Richtung problema- tisch und/oder aufwändig ist. Im Gegensatz dazu bietet die Vorgehensweise, bei welcher zunächst ein Materialbereich abgeschieden wird und dieser nachfolgend dann durch einen Polierschritt auf ein entsprechendes Niveau zurück abgetragen wird, einen einfachen und robusten Ansatz zum Ausbilden ent- sprechender Spacerelemente als Zwischenbereiche oder Barrierebereiche lateral beabstandet angeordneter Speicherele- mente, wobei insbesondere auch die geometrische Justage der aufeinanderfolgenden Prozessschritte erleichtert wird.

Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden als Speicherelemente magnetoresistive

Speicherelemente, insbesondere TMR-Stapelelemente oder dergleichen, ausgebildet.

Daher ist es von Vorteil, dass die Speicherelemente mehr- schichtig ausgebildet werden, insbesondere mit einer zwischen einer hartmagnetischen Schicht und einer weichmagnetischen Schicht vorgesehenen Tunnelschicht, wobei insbesondere, von der Tunnelschicht abgewandt, eine Barriereschicht an der hartmagnetischen Schicht und/oder an der weichmagneti- sehen Schicht angrenzend ausgebildet wird.

Besonders einfach gestaltet sich das erfindungsgemäße Herstellungsverfahren dann, wenn die Speicherelemente durch ein lithografisches und/oder Ätzverfahren aus einem im Wesentli- chen zweidimensional, großflächig und/oder ganzflächig ausgebildeten Schichtbereich strukturiert werden, insbesondere unter Verwendung einer Maskenstruktur als jeweilige Schutzschicht für die Speicherelemente.

Insbesondere für eine erste Kontaktierung ist es vorgesehen, dass die Speicherelemente auf einem Metallisierungsbereich ausgebildet werden, insbesondere auf einer ersten Zugriffsleitungseinrichtung und/oder insbesondere mit jeweils der ersten Barriereschicht davon zuunterst.

Bei einer anderen vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass ein weiterer Passivierungsbereich ausgebildet wird, insbesondere in im Wesentlichen zweidimensionaler, großflächiger und/oder ganz- flächiger Art und Weise und/oder insbesondere mit im Wesentlichen planarem Oberflächenbereich. Ferner ist es dabei vor- gesehen, dass dadurch die Anordnung der Speicherelemente und/oder der Spacerelemente abgedeckt und/oder eingebettet wird. Dadurch wird erreicht, dass die bereits ausgebildeten Speicherelemente und Spacerelemente zum einen geschützt wer- den und zum anderen gegebenenfalls elektrisch gegenüber darüber anzuordnenden Metallisierungsbereichen oder anderen Schaltungs- oder Speicherelementen elektrisch isoliert werden.

Es wird weiterhin bevorzugt, dass im weiteren Passivierungs- bereich im Wesentlichen selektiv Ausnehmungen ausgebildet werden, wobei dadurch Oberflächenbereiche der Speicherelemente, insbesondere der jeweiligen Schutzschicht davon, freigelegt werden.

Es ist dabei von besonderem Vorteil, wenn die Ausnehmungen jeweils als zumindest zum Teil lateral verlaufende Gräben oder Teile davon ausgebildet werden, insbesondere in zumindest lokal im Wesentlichen senkrechter oder quer zu einer Erstreckungsrichtung des jeweiligen Metallisierungsbereichs, insbesondere der ersten Zugriffsleitungseinrichtung, verlaufender Form. So kann insbesondere erreicht werden, dass zueinander im Wesentlichen senkrecht verlaufende Zugriffsleitungseinrichtungen ausgebildet werden, an deren Kreuzungs- punkte sich dann gerade die jeweiligen Speicherelemente befinden.

Dazu ist es insbesondere vorgesehen, dass, insbesondere zu einer zweiten Kontaktierung der Speicherelemente, die Aus- nehmungen mit einem im Wesentlichen elektrisch leitfähigen Material gefüllt werden, insbesondere um zweite Zugriffsleitungseinrichtungen zu bilden und/oder insbesondere im Wesentlichen in Kontakt mit den jeweiligen Speicherelementen, insbesondere mit der jeweiligen zweiten Barriereschicht da- von, gegebenenfalls unter vorangehender Entfernung der jeweiligen Schutzschicht der jeweiligen Speicherzelle. Durch diese Maßnahme wird erreicht, dass gerade sich kreuzende erste und zweite Zugriffsleitungseinrichtungen mit dazwischen an den Kreuzungspunkten vorgesehenen Speicherele- menten in Form von TMR-Stapeln ausgebildet werden.

Die vorangehend aufgeführten Eigenschaften der vorliegenden Erfindung sowie weitere Aspekte werden durch die nachfolgenden Bemerkungen verdeutlicht:

Die vorliegende Erfindung stellt einen einfachen und robusten Weg dar, hochintegrierte magnetische Speicherzellen, basierend auf dem TMR-Effekt herzustellen. Bisher werden magnetische Speicher in geometrischer Hinsicht auf einer sehr viel größeren Skala und auch nur auf der Grundlage des GMR- Effekts ausgebildet.

Bei dem vorliegenden erfindungsgemäßen Verfahren sind besonders wenige Prozessschritte zur Herstellung der Speicherele- mente der Halbleiterspeichereinrichtung vorgesehen. Eine dabei eingesetzte Hartmaske dient gleichzeitig auch zur Ausbildung eines selbstjustierenden Kontakts, insbesondere für zweite oder obere Metallisierungen für jeweilige TMR-Stapel der Speicherzellen. Dabei ist der erfindungsgemäß vorge- stellte Prozessablauf nicht auf die Einhaltung maximaler Abstände zwischen den TMR-Elementen oder Speicherzellen angewiesen, um eine Füllung über einen Passivierungsbereich, zum Beispiel durch eine Nitridabscheidung, zu erreichen.

Der vorgeschlagene erfindungsgemäße Prozessablauf ist dahingehend vorteilhaft, dass er gleichzeitig robust ist gegen Litho-Misalignment, einen hohen Freiheitsgrad im Hinblick auf einen möglichen Schaltungsentwurf, gerade in Bezug auf den Abstand der TMR-Zellen hat sowie die Robustheit einer Hartmaske gegenüber schwierigen Ätzprozessen mit der gleich- zeitigen natürlichen Ausrichtung der Kontaktätzprozesse für die Tunnelkontakte ermöglicht.

Eine mögliche Prozessfolge kann unter anderem die folgenden Schritte aufweisen:

a) Es wird von einem CMOS-Wafer, der alle erforderlichen Transistorschaltungen enthält, ausgegangen. b) Darauf aufbauend werden eine oder mehrere Verdrahtungse- benen ausgebildet, im Folgenden Metallisierungen genannt, bevorzugt, aber nicht notwendigerweise, in Single-/Dual- Damascene Technik aus Cu, AI, W oder anderen geeigneten Materialien. c) Abscheidung einer kompletten TMR-Schichtstruktur, im Fol- genden Stack genannt, bestehend aus Barriereschicht oder

Liner (z.B., aber nicht ausschließlich: Ta, TaN, Ti, TiN) , ferromagnetischer Schicht, dünner Tunnelisolatorschicht (z.B. AI mit anschließender In-situ-Oxidation) , zweiter ferromagnetischer Schicht, und einer Barriere- oder Linerschicht . d) Abscheidung einer Schicht (z.B. Oxide, SilK) , im Folgenden Hartmaske genannt, die nachfolgende Prozesstemperaturen von typisch größer 200 °C, häufig > 320 °C, übersteht, und mit einer gewissen Selektivität gegenüber dem eingesetzten Linermaterial und eines später spezifizierten Isolatormaterials geätzt werden kann. e) Lithografische Strukturierung der Hartmaske und daraufhin des Stacks, typisch, aber nicht notwendigerweise, durch anisotropes Ätzen (Reactive Ion Etch, RIE) . Dabei kann die Entfernung des Fotoresists vor oder nach der Ätzung des Stacks erfolgen. Die Hartmaske darf dabei aber nicht vollständig entfernt werden. f) Füllen der entstandenen Lücken zwischen den TMR-Elementen mit Hilfe eines geeigneten isolierenden Materials (z.B. SiN) , im Folgenden Isolator genannt. Das Material muss eine genügende Diffusionsbarriere gegenüber der einge- setzten Metallisierungs- und Stackmaterialien darstellen. Die Füllhöhe sollte bis nahe zu oder nicht sehr viel über die Höhe des Stacks und der Hartmaske hinaus reichen, g) Planarisierung des Isolators bis etwa zur Höhe der Hart- maske. Dies wird bevorzugt durch chemisch-mechanische

Planarisierung (CMP) erfolgen. Dabei können konventionelle Polierverfahren mit Slurry und Pad als auch slurrylose Verfahren (z.B. 3M-Pad, Obsidian tool) eingesetzt werden. Eine höhere Polierrate für den Isolator gegenüber der Hartmaske ist vorteilhaft, aber nicht unbedingt nötig.

Notwendig ist nur eine höhere Abtragrate in herausstehenden Strukturen. Dieser Prozessschritt kann gegebenenfalls durch eine zusätzliche Abscheidung (z.B. von Siliziumoxid) und Vorplanarisierung dieses Hilfsmaterials er- leichtert werden. h) An dieser Stelle kann, aber muss nicht unbedingt, eine

(partielle) Entfernung des Nitrids außerhalb des Zellenfeldes erfolgen. Es erleichtert die spätere Kontaktierung der unterhalb der TMR-Elemente liegenden Metallisierung mit der oberhalb liegenden. Genügendes Dishing während der Isolatorplanarisierung und/oder hohe Selektivität der Ätzung der im Folgenden abgeschiedenen Ätzstoppschicht gegenüber der Hartmaske kann den Verzicht auf diesen Schritt ermöglichen. i) Abscheidung einer isolierenden Ätzstoppschicht, typischerweise Siliziumnitrid. Abscheidung eines Dielektrika, typischerweise Siliziumoxid, j ) Lithografische Strukturierung der Dielektrika für die folgende Metallfüllung mit Ätzstopp auf der Ätzstopp- schicht. k) Entfernung der Ätzstoppschicht in den Leiterbahngräben möglichst selektiv gegenüber der darunterliegenden Hartmaske und der Metallisierung außerhalb des Zellenfeldes. 1) Ätzung der Hartmaske möglichst selektiv gegenüber der Hartmaske, dem Isolator, der Metallisierung, und dem Li- ner auf dem Tunnelelementstapel. m) Darauffolgende Metallisierung in Standardtechnik, z.B.

Dual-Damascene: Liner-Abscheidung, Cu Abscheidung, Planarisierung. n) Darauffolgend die Aufbringung von keiner bis mehreren Me- tallisierungsebenen in Standardtechniken, z.B. Cu/Al- Single-/Dual-Damascene, Al-RIE.

Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsbeispiele des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeichereinrichtung näher erläutert.

Fig. 1 - 12 zeigen in schematischer und geschnittener

Seitenansicht Zwischenstufen, die bei einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens für eine Halbleiterspeichereinrichtung erreicht werden.

Bei den nachfolgenden Figuren bezeichnen identische Bezugs- zeichen dieselben Elemente und Strukturen, und diesbezügliche Beschreibungen werden nicht für jedes Auftreten in allen Figuren wiederholt.

Fig. 1 zeigt in geschnittener Seitenansicht die Grundstruk- tur, welche der vorliegenden Ausführungsform des erfindungsgemäßen Herstellungsverfahrens zugrundeliegt.

Diese Grundstruktur 10 besteht aus einem eigentlichen Halbleitersubstrat 11 mit darin und hier nicht explizit darge- stellter CMOS-Struktur. Auf einem Oberflächenbereich 11a des eigentlichen Halbleitersubstrats 11 ist ein Passivierungsbe- reich 12 mit planarem Oberflächenbereich 12a aufgebracht, in welchen eine erste Metallisierungsschicht in Form einer ersten Zugriffsleitungseinrichtung 13 mit planarem Oberflä- chenbereich 13a strukturiert ist. Im Übergang zu dem in Fig. 2 gezeigten Zwischenzustand wur^¬ den sogenannte TMR-Stapel als Speicherelemente 20 ausgebildet. Diese Speicherelemente 20 sind ausschließlich auf dem Oberflächenbereich 13a der ersten Zugriffsleitungseinrich- tung 13 vorgesehen. Die einzelnen Schichten 21 bis 26 der Speicherelemente 20 erstrecken sich in etwa parallel zum Oberflächenbereich 13a und 12a des ersten Passivierungsbe- reichs 12 bzw. der ersten Zugriffsleitungseinrichtung 13. Es handelt sich dabei um eine erste Barriereschicht 21, eine hartmagnetische Schicht 22, eine Tunnelbarrierenschicht 23, eine weichmagnetische Schicht 24, eine zweite Barrierenschicht 25 sowie eine Schutzschicht 26 mit planarer Oberfläche 26a. Die zuletzt genannte Schutzschicht 26 entstammt zum Beispiel einem vorangestellten Lithografieschritt, bei wel- ehern gerade die Speicherelemente 20 strukturiert wurden. Diese Schutzschicht 26 kann eben gerade als Schutzschicht für die nachfolgenden Prozessschritte dienen.

Im Übergang zum Zwischenzustand der Fig. 3 wird die Anord- nung von Speicherelementen 20 auf dem Oberflächenbereich 13a der ersten Zugriffsleitungseinrichtung 13 in einen ersten Passivierungsbereich 30 mit planarer Oberfläche 30a eingebettet. Dadurch werden zwischen benachbarte Speicherelemente 20 in den Zwischenbereichen 28 die entsprechenden Spacerele- mente 30f als Diffusionsbarrieren erzeugt.

Die Spacerelemente 30f sind gegebenenfalls nicht als separate geometrische Objekte ausgebildet, sondern insbesondere als Teil der notwendigen latheral zwischen den TMR-Elementen in den Zwischenbereichen 28 vorgesehenen Füllung.

Maßgeblich für die Erfindung ist, dass im Übergang vom Zwischenzustand der Fig. 3 zum Zwischenzustand der Fig. 4 der erste Passivierungsbereich 30 durch einen Polierschritt auf das gemeinsame Niveau der Oberflächenbereiche 26a der Mehrzahl von Speicherelementen 20 mit abgesenktem Oberflächenbe- co ω IV⁾ IV) (-¹ n o cπ o cπ o Cπ

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die freie Oberfläche 50a der Ätzstoppschicht 50 vom weiteren Passivierungsbereich 60 unbedeckt bleibt.

Im Übergang zum Zwischenzustand der Fig. 9 wird nun ein wei- terer Ätzschritt ausgeführt, durch welchen die als Bodenbereiche der Ausnehmungen 61 dienenden Abschnitte der Ätzstoppschicht 50 oberhalb der Speicherelemente 20 und des Metallisierungsbereichs 13 entfernt werden.

Es folgt ein weiterer Ätzschritt, bei welchem die Schutzschicht 26 oder die Hartmaske 26 der Speicherelemente 20 entfernt wird, so wie das in Fig. 10 gezeigt ist.

Im Übergang zum Zustand der Fig. 11 werden dann sämtliche Ausnehmungen 61, die zum Beispiel als senkrecht zur ersten Zugriffsleitung 13 verlaufende Gräben ausgebildet sein können, mit einem im Wesentlichen elektrisch leitfähigen Material 10 mit planarer Oberfläche 70a gefüllt, um zweite Zugriffsleitungseinrichtungen 14 in Kontakt mit den Spei- cherelementen 20 zu bilden.

Im Übergang zum Zustand der Fig. 12 wird die gesamte Anordnung mit einem weiteren Passivierungsbereich 80 abgedeckt und geschützt.

Bezugszeichenliste

1 Halbleiterspeichereinrichtung

10 Grundstruktur 11 Halbleitersubstrat

11a Oberflächenbereich

12 Passivierungsbereich 12a Oberflächenbereich

13 erste Zugriffsleitungseinrichtung 13a Oberflächenbereich

14 zweite Zugriffsleitungseinrichtung

20 Speicherelement

21 erste Barriereschicht

22 hartmagnetische Schicht 23 Tunnelbarrierenschicht

24 weichmagnetische Schicht

25 zweite Barrierenschicht

26 Schutzschicht, Hartmaske 26a Oberflächenbereich 28 Zwischenbereich

30 erster Passivierungsbereich

30a Oberflächenbereich

30a' abgesenkter Oberflächenbereich

40 Maskenbereich, Maske 40a Oberflächenbereich

50 Ätzstoppschicht

50a Oberflächenbereich

60 zweiter Passivierungsbereich

60a Oberflächenbereich 61 Ausnehmung

70 zweiter Metallisierungsbereich

70a Oberflächenbereich

80 dritter Passivierungsbereich

80a Oberflächenbereich

Claims

Patentansprüche

1. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung, insbesondere eines MRAM-Speichers oder dergleichen, - bei welchem auf mindestens einem Materialbereich (10, 13) , insbesondere auf einem im Wesentlichen planaren Oberflächenbereich (13a) davon, eine Mehrzahl Speicherelemente (20) räumlich lateral voneinander beabstandet ausgebildet wird und - bei welchem die Speicherelemente (20) in einem ersten Passivierungsbereich (30) derart eingebettet werden, dass zwischen räumlich im Wesentlichen direkt benachbarten Speicherelementen (20) Seiten-, Kanten- und/oder Randbereiche (20b) bedeckende Spacerelemente (30f) ausgebildet werden, insbesondere als im Wesentlichen elektrisch isolierende Diffusionsbarriere oder dergleichen, d a d u r c h g e k e n n z e i c h n e t , dass die Spacerelemente (30f) durch Abscheiden eines Materialbereichs für den ersten Passivierungsbereich (30) und nachfolgendes Polieren, insbesondere durch ein CMP-Verfah- ren, mit Stopp auf einem im Wesentlichen gemeinsamen Niveau (26a) der Speicherelemente (20) oder einer Schutzschicht (26) davon ausgebildet werden.

2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass als Speicherelemente (20) magnetoresistive Speicherelemente, insbesondere TMR-Stapelelemente oder dergleichen, ausgebildet werden.

3. Verfahren nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , dass die Speicherelemente (20) mehrschichtig ausgebildet werden, insbesondere mit einer zwischen einer hartmagneti- sehen Schicht (22) und einer weichmagnetischen Schicht (24) vorgesehenen Tunnelschicht (23) , wobei insbesondere von der Tunnelschicht (23) abgewandt eine Barriereschicht (21, 25) an der hartmagnetischen Schicht (22) und/oder an der weichmagnetischen Schicht (24) angrenzend ausgebildet wird.

4. Verfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass die Speicherelemente (20) durch ein lithografisches und/oder Ätzverfahren aus einem im Wesentlichen zweidimensional, großflächig und/oder ganzflächig ausgebildeten Schichtbereich strukturiert werden, insbesondere unter Verwendung einer Maskenstruktur als Schutzschicht (26) für die Speicherelemente (20) .

5. Verfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass, insbesondere zu einer ersten Kontaktierung, die Speicherelemente (20) auf einem Metallisierungsbereich (13) ausgebildet werden, insbesondere auf einer ersten Zugriffsleitungseinrichtung (13) und/oder insbesondere mit jeweils der ersten Barriereschicht (21) davon zuunterst.

6. Verfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t ,

- dass ein weiterer Passivierungsbereich (60) ausgebildet wird, insbesondere in im Wesentlichen zweidimensionaler, großflächiger und/oder ganzflächiger Art und Weise, insbesondere mit im Wesentlichen planarem Oberflächenbereich (60a) , und

- dass dadurch die Anordnung der Speicherelemente (20) und/oder der Spacerelemente (30f) abgedeckt und/oder eingebettet wird.

7. Verfahren nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t , - dass im weiteren Passivierungsbereich (60) im Wesentlichen selektiv Ausnehmungen (61) ausgebildet werden und - dass dadurch Oberflächenbereiche (25a, 26a) der Speicherelemente (20), insbesondere die jeweiliges Schutzschicht (26) davon, freigelegt wird.

8. Verfahren nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t , dass die Ausnehmung (61) jeweils als zumindest zum Teil lateral verlaufender Graben oder Teil davon ausgebildet wird, insbesondere in zumindest lokal im Wesentlichen senkrecht oder quer zu einer Erstreckungsrichtung des jeweiligen Metallisierungsbereichs (13) , insbesondere der ersten Zugriffsleitungseinrichtung (13), verlaufender Form.

9. Verfahren nach einem der Ansprüche 7 oder 8, d a d u r c h g e k e n n z e i c h n e t , dass, insbesondere zu einer zweiten Kontaktierung der Speicherelemente (20), die Ausnehmungen (61) mit einem im Wesentlichen elektrisch leitfähigen Material gefüllt werden, insbesondere um zweite Zugriffsleitungseinrichtungen (14) zu bilden, und/oder insbesondere im Wesentlichen in Kontakt mit den jeweiligen Speicherelementen (20), insbesondere mit der jeweiligen zweiten Barriereschicht (25) davon, gegebenenfalls unter vorangehender Entfernung der jeweiligen Schutzschicht (26) der jeweiligen Speicherzelle (20) .