WO2008058829A1 - Verfahren zur herstellung eines halbleiterbauelements mit zwei gräben - Google Patents

Verfahren zur herstellung eines halbleiterbauelements mit zwei gräben Download PDF

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WO2008058829A1
WO2008058829A1 PCT/EP2007/061275 EP2007061275W WO2008058829A1 WO 2008058829 A1 WO2008058829 A1 WO 2008058829A1 EP 2007061275 W EP2007061275 W EP 2007061275W WO 2008058829 A1 WO2008058829 A1 WO 2008058829A1
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trench
depth
substrate
layer
etching
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PCT/EP2007/061275
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Hubert Enichlmair
Martin Schrems
Franz Schrank
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Austriamicrosystems Ag
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    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Definitions

  • buried doped layers may be used to connect vertically aligned devices from "bottom.” It may also be desirable to provide a buried layer for isolation or shielding purposes, in all cases such a buried layer requires contact with the semiconductor surface, which is usually carried out over a reaching to the buried layer low-resistance doping.
  • insulating trenches are required in semiconductor devices in order to isolate component structures from one another. For example, there is a need to insulate a buried layer associated with a first device structure from a second semiconductor structure not directly in electrical connection therewith, which may also be a buried layer, for example. Such an insulating trench then requires a depth that exceeds that of the buried layer to provide secure, high breakdown voltage insulation.
  • sinker dopants which generate at a specific depth of the semiconductor substrate and produce the low-resistance zone for contacting the buried layer with the surface by means of outdiffusion.
  • a method which enables the combined production of a dielectric filled first trench and a conductive material filled second trench in a common semiconductor substrate.
  • the two trenches in the semiconductor substrate are etched, wherein the second trench is produced with a larger width than the first trench.
  • a dielectric over the entire surface and edge-covering is deposited in such a thickness that the first trench is completely filled with the dielectric, while the second trench with the greater width while still partially still remains open.
  • the dielectric is etched anisotropically until the substrate is exposed in the second trench at the bottom, while the side walls remain covered by the oxide layer.
  • Such an etching step is also known as spacer etching.
  • the depth d4 of the first trench is chosen so large that the trench extends at least below the lower edge of the buried structure or the buried layer.
  • the contacting second trench is advantageously generated so deep that it reaches the buried structure, but in no way completely pierces. It is also possible to produce the second trench at a depth d5 which is less than the upper edge of the buried structure and to establish contact with the buried structure only by outdiffusion of a dopant which is introduced into the trench via the conductive material.
  • the different depth of the two trenches can be achieved with a two-part etching process, in which the first trench is first anisotropically etched in a first partial etching step up to a first depth d3. Subsequently, in a second partial etching step, the first trench is further anisotropically etched to its final depth d4 and at the same time, in the same step, the second trench is cut to a depth d5. The depth of the first trench results from the total depth of the trench structures generated in the two partial etching steps. The depth of the second trench is achieved only at the second partial etching step. The second partial etching step is thus preferably carried out so that the desired depth d5 of the second trench is achieved.
  • the depth d3 of the first trench reached in the first partial etching corresponds to the difference in depth between the first and second trench, and is chosen such that the desired isolation or the desired trench
  • Breakthrough voltage between the device structures to be insulated by this trench is achieved.
  • the division of the trench etching process into two partial steps can be achieved in a simple manner via a hard mask which has first and second openings for the first and second trenches.
  • the substrate surface, ie the semiconductor surface is exposed.
  • the thickness of the hard mask is reduced to a layer thickness d2, the remaining areas of the hard mask have the original layer thickness d1 with d2 ⁇ d1.
  • the trenches are subsequently produced in an anisotropic etching process with this hard mask having different depth openings, the depth difference of the two trenches being dependent on the residual thickness d2 of the hard mask in the second openings and the selectivity of the etching process or its etching rate ratio in the etching of hard mask and semiconductor material ,
  • the etching process is set such that the etch rate of the hard mask is substantially less than the etch rate of the semiconductor material.
  • the depth d3 corresponds to the product of the residual thickness d2 and the corresponding ⁇ tzratenage.
  • the selectivity of the etching process can also be set, which, however, is generally complicated and not preferable.
  • first and second trenches can also be produced in a second method variant, in which a first and above a second resist layer are respectively produced before the trench etching and subsequently structured. In this case, only the openings in the first resist layer intended for the first ditch. In the second resist layer, openings are made for the first and second trenches.
  • a first etching step the substrate is then etched anisotropically and selectively against first and second resist layers, wherein the substrate exposed only in the openings of the first resist layer is etched in the region of the first trench up to a first freely selectable depth d7.
  • the first resist layer is selectively etched against the second resist layer in order to additionally expose the semiconductor substrate in the region of the second openings in the first resist layer.
  • the substrate is anisotropically and selectively etched against the first resist layer, with the first trench etched to its second and thus final depth d4 and the second trench etched to a depth d5.
  • All partial etching steps can be carried out without interruption in the same etching reactor, wherein the selectivity of the individual etching steps can be adjusted by selecting appropriate etching conditions in the etching reactor, such as gas composition, pressure and / or temperature.
  • photoresist layers can be used as the first and second resist layers.
  • a chemically dominated plasma etching method as the anisotropic etching method, which contains reactive ions relative to the material of the layer to be etched.
  • the anisotropy of this process can be increased by the plasma conditions in the meantime can be varied such that the deposition rate outweighs the etching rate and in this way a passivation layer is deposited on all surfaces.
  • the sidewall in particular is passivated and no longer attacked.
  • a halogen-containing plasma in particular a fluorine-containing plasma is suitable.
  • the change between the etching condition and the deposition condition can be performed alternately several times. This method can also be used for producing the openings in the first and / or second resist layer.
  • the semiconductor substrate it is advantageous to cover the semiconductor substrate with a dielectric double layer consisting of an oxide layer and a nitride layer. This can serve as etch stop in a later process step.
  • the double layer it is necessary to precede the process with a further etching step, with which openings are produced in this double layer.
  • the width of the openings in the double layer is chosen larger than the corresponding first and second openings for first and second trenches in the first resist layer. This ensures that any undercutting of the first resist layer that is possibly occurring leads to undercutting of the double layer.
  • the mask lead that is to say the difference of the structure widths in the first resist layer relative to the structure widths of the openings in the double layer, is selected according to the expected extent of undercuts.
  • a dielectric is deposited after etching the two trenches to their final depth, which can be deposited with good edge coverage even at the bottom of trenches with a high aspect ratio, in particular a high-temperature oxide.
  • Suitable conductive material for filling the contact trench (second trench) is doped polysilicon, tungsten silicide or any other conductive trench-filling material. Also required is a process that is edge-covering and can also be deposited at the bottom of a deep second trench so that the trench fully grows without the formation of voids.
  • CMP Chemical Mechanical Polishing
  • the etch back occurs until conductive material not deposited in the trench is completely removed from the surface.
  • FIG. 1 shows a component after filling the trenches
  • FIGS. 2 to 12 show different process stages of a first embodiment variant
  • Figures 13 to 21 show different process steps of a second embodiment.
  • FIG. 1 shows a schematic cross-section of an exemplary component structure, as can be produced by the proposed method.
  • This comprises a semiconductor substrate SU, in which a first trench G1 and a second trench G2 are generated spaced apart from one another.
  • the depth d4 of the first trench is greater than the depth d5 of the second trench.
  • the second trench G2 is insulated on its sidewalls against the substrate and has a filling with a conductive material which contacts at its lower end a buried structure VS, for example a buried layer.
  • the surface of the substrate SU may be covered with an oxide layer OS.
  • a semiconductor substrate SU is assumed in which a buried structure VS is provided at a distance from the surface.
  • the buried structure VS can be produced, for example, in the surface of a wafer and covered with an epitaxial layer.
  • a dielectric layer combination SK of thin dielectric layers, such as an oxide layer and a nitride layer are arranged, which can serve as protective layers and ⁇ tzstopp harshen.
  • a hard mask layer HS is generated over the entire surface, for example an oxide layer.
  • a mask opening HMO1 of the hard mask for the first trench is now generated by a correspondingly structured first resist mask RM1 is produced, which, as shown in FIG. 2, has a resist opening RO1 in the region of the first trench.
  • the structure of the first resist mask is transferred onto the hard mask layer HS by means of an anisotropic etching process.
  • the dielectric layer combination SK can serve as an etch stop. Subsequently, the dielectric layer combination SK can still be removed at the bottom of the trench.
  • FIG. 3 shows the arrangement with the first hard mask opening HMO1, which has a width W1.
  • the hard mask openings HMO2 for the second trench are produced by applying a second resist mask RM2 and structuring it accordingly.
  • Resist opening RO2 in the region of the second trench is transferred to the hard mask layer HS by means of an anisotropic etching process.
  • the etching is thereby controlled, for example over the period of time, in such a way that the second hard mask opening HMO2 is guided only to a depth d2 ⁇ d1, so that a residual layer thickness hard mask remains at the bottom of the second hard mask opening.
  • FIG. 5 shows the arrangement after the production of the hard mask opening and FIG. 6 after the removal of the second resist mask RM2.
  • the second hard mask opening has a width w2 that is greater than the width wl of the first hard mask opening.
  • a first partial etching is carried out in the semiconductor substrate by means of an anisotropic etching process, for example a physically dominated plasma etching process.
  • a first partial trench GIa is created with a depth d3. Due to the not one hundred percent selectivity of the etching process used, the hard mask layer is removed in the area of the second hard mask opening HMO 2 until either the layer combination SK serving as the etching stop layer or the surface of the substrate SU is exposed.
  • FIG. 7 shows the arrangement on this process stage.
  • a second partial etching process is performed in the semiconductor substrate SU, wherein the first trench G1 is etched to its final depth d5 and the second trench G2 is etched to a depth of d4.
  • FIG. 8 shows the arrangement on this process stage.
  • a channel stop doping is optionally carried out in the trench walls and in particular in the trench bottom. This serves to prevent the threshold voltage for the construction of an inversion layer along the trench inner walls and thereby to increase the threshold voltage for the construction of parasitic conductive areas. Preferably, the doping of the substrate is increased.
  • an edge-covering trench-filling dielectric layer DS is deposited over the whole area, for example a high-temperature oxide. This one is in one
  • Layer thickness which corresponds to at least half the width (wl) / 2 of the first trench and therefore leads to the growth of the first trench with the dielectric layer.
  • the dielectric layer In the region of the second trench, the dielectric layer only leads to a covering of trench walls and trench bottom, on which it is deposited in a layer thickness d6.
  • FIG. 9 shows the arrangement on this process stage.
  • the dielectric layer DS is etched back until at the bottom of the second trench G2 the dielectric layer DS is completely removed.
  • the electricallyotropic etching process similar to a spacer etch
  • FIG. 10 shows the arrangement after removal of the silicon nitride layer, which is the uppermost layer of the dielectric layer combination.
  • the second trench is filled with a conductive material by depositing a conductive material edge-covering in a layer thickness that corresponds to at least half the trench width (w2) / 2 of the first trench.
  • FIG. 11 shows the arrangement schematically on this process stage.
  • the conductive layer is anisotropically etched back so that the conductive material LM remains in the region of the first trench as a trench filling, but in the remaining surface area the lower sub-layer of the dielectric layer combination, usually an oxide layer, remains.
  • FIG. 12 shows the arrangement at this process stage, which corresponds to the structure shown in FIG.
  • the production of the trench structure according to a second exemplary embodiment will be described in more detail below.
  • the starting point is again a substrate SU with a buried structure VS whose surface is of a dielectric type Layer combination SK is covered.
  • a third resist mask RM3 By means of a third resist mask RM3, corresponding openings are etched in the layer combination SK in the area of the first and second trenches.
  • FIG. 13 shows the arrangement on this procedural stage.
  • the third resist mask RM3 is removed and a fourth resist mask RM4 is applied and patterned.
  • an opening is generated in the region of the second trench whose width is smaller than the width of the opening produced in the dielectric layer combination.
  • the fourth resist mask RM4 remains unstructured.
  • the structured fourth resist mask is cured in its structure, which can be done depending on the resist material used, for example by treatment with UV radiation and by an annealing step.
  • a fifth resist mask RM5 is then produced by applying a resist layer and structuring it accordingly. In this case, openings are made in the region of the first and second trenches in the fifth resist mask RM5.
  • the width w5 of the first resist opening RO51 (opening for the first trench in the fifth resist mask) is greater than the width w4 of the corresponding opening in the underlying fourth resist mask RM4.
  • the fifth resist mask RM5 can be structured similarly to the third resist mask in FIG.
  • the opening RO51 formed therein may be aligned with the edges of the openings in the dielectric layer combination SK.
  • FIG. 15 shows the arrangement at this process stage.
  • an anisotropic etching process which selectively etches the semiconductor material of the substrate against the material of fourth and fifth resist mask RM4, RM5, a first partial trench is etched to a depth of D1 in the silicon substrate.
  • a chemically dominated plasma etching method is used, which is adjusted by varying the plasma conditions in at least one time segment so that a material deposition and in particular the deposition of a passivation takes place at the trench walls, which the selectivity and the anisotropy of
  • FIG. 16 shows the arrangement after the generation of the first sub-trench of a depth d7.
  • the structure of the fifth resist mask RM5 is transferred to the fourth resist mask, wherein the material of the fourth resist mask is removed in the corresponding openings.
  • the semiconductor substrate is selectively etched against the fourth resist mask RM4, whereby the same etching conditions can be set as in the first partial etching step.
  • the first trench G 1 is deepened to its final depth d 8
  • the second trench E 1 is etched to a depth d 9.
  • FIG. 18 shows the arrangement at this process stage.
  • an edge-covering dielectric layer DS is deposited over the entire surface in a layer thickness which is suitable for completely filling the first trench and those in the second trench G2 for side walls and bottom covered, but leaves a space in the middle.
  • FIG. 19 shows the arrangement on this process stage.
  • FIG. 17 shows the arrangement on this process stage.
  • a conductive material LM is deposited over the entire surface in edge-covering and therefore trench-filling manner until the second trench is completely filled.
  • Figure 21 shows the arrangement at this stage of the process.
  • FIG. 22 shows the arrangement at this process stage, which in turn corresponds to the possible target structure shown in FIG.
  • the advantage of this second variant is that the etching process can be performed much faster than in the first variant.
  • Fourth and fifth resist mask structures are chosen to compensate for both erosion of the fourth and fifth resist mask, and thereafter still provide sufficient over the edges of the dielectric layer combination. have standing structure reserve in order to compensate for a beginning of the etching process undercutting the fourth resist mask and thereby avoid undercutting the dielectric layer combination SK, as can be seen for example with reference to FIG.
  • the underetching in the region of the second trench is likewise compensated there by a corresponding structural advance of the fifth resist mask, so that the underetching does not lead to below the dielectric layer combination. Due to the materials used and the increased etching rate, the second process variant is also cheaper to perform.
  • the first trench completely filled with dielectric can be selected to be so deep that it lies below the deepest electrically conductive structure (in this case: buried structure VS) of the semiconductor component and thus reliably isolates it from adjacent component regions with electrically conductive component structures.
  • the depth of the second trench can also be adjusted in a controlled manner with the second partial etching step, so that just in the first trench the upper edge of the buried structure VS is exposed.
  • the electrically conductive material LM deposited in the first trench creates a low-resistance connection with the trench. trench structure so that it can be electrically contacted via the conductive material in the second trench.
  • first and second trenches can also be generated simultaneously and in parallel, which corresponds to a corresponding number of structural elements to be insulated or buried structures to be contacted.
  • a buried structure VS is preferably used in high-voltage components and may be located there at a depth d9 or d5 of approximately 10 ⁇ m.
  • the depth d8 or d4 of the first trench is sufficient to electrically insulate the buried structure against adjacent buried structures and has, for example, a further 50 percent greater depth than d4 or d5.
  • the width of the second trench w2 corresponds at least twice to the layer thickness of the dielectric layer DS plus a margin of free space of the trench of approximately 1 ⁇ m.
  • the clear trench width after the deposition of the dielectric layer remains at least one trench width of approximately 1 .mu.m which, after being filled with conductive material, is suitable for producing a sufficiently low-resistance connection to the buried structure.
  • the width of the first trench is chosen correspondingly smaller than twice the layer thickness of the dielectric layer, that is, for example, less than 2 microns with a layer thickness of the dielectric layer of about 1 micron. Under a ditch are both round or square
  • the first trench may have an extension vertical to the illustrated surface of the drawing, which exceeds its width several times. In this way, larger-area structures can be successfully isolated with such a trench against adjacent structures.
  • the second trench can have a round, square or otherwise shaped cross-section, wherein preferably the length and width of the trench opening do not differ too greatly. It is also possible to contact a buried structure by means of a plurality of juxtaposed second trenches.
  • the invention is particularly suitable for high-voltage transistors, which require increased electrical insulation, which can be guaranteed with the invention in a simple and cost-effective manner.

Abstract

Es wird ein Verfahren vorgeschlagen, bei dem parallel zueinander ein erster mit einem dielektrischen Material gefüllter isolierender Graben und ein zweiter, mit einem elektrisch leitfähigem Material gefüllter leitender Graben erzeugt werden kann. Dazu werden erster und zweiter Graben mit unterschiedlicher Grabenbreite geätzt, so dass der erste Graben nach ganzflächig kantenbedeckendem Abscheiden einer dielektrischen Schicht vollständig mit dem dielektrischen Material gefüllt wird, während der breitere zweite Graben nur an den Innenwänden von der dielektrischen Schicht bedeckt ist. Durch anisotropes Rückätzen der dielektrischen Schicht wird am Boden des zweiten Grabens das Halbleitersubstrat freigelegt. Anschließend wird der zweite Graben mit einem elektrisch leitfähigem Material befüllt und stellt dann eine niederohmige Verbindung von der Substratoberfläche hin zu der unterhalb des zweiten Grabens angeordneten vergrabenen Struktur da.

Description

Beschreibung
Verfahren zur Herstellung eines Halbleiterbauelements mit zwei Gräben
In Halbleiterbauelementen können vergrabene dotierte Schichten dazu eingesetzt werden, vertikal ausgerichtete Bauelemente von „unten" her anzuschließen. Möglich ist es auch, eine vergrabene Schicht (Buried Layer) zu Isolations- oder Schirmungszwecken vorzusehen. In allen Fällen bedarf eine solche vergrabene Schicht eines Kontakts mit der Halbleiteroberfläche, der üblicherweise über eine bis zur vergrabenen Schicht reichende niederohmige Dotierung vorgenommen wird.
Parallel dazu werden in Halbleiterbauelementen isolierende Gräben benötigt, um Bauelementstrukturen gegeneinander zu isolieren. So besteht beispielsweise ein Bedürfnis, eine vergrabene Schicht, die einer ersten Bauelementstruktur zugeordnet ist, von einer zweiten damit nicht direkt in elektrischer Verbindung stehenden Halbleiterstruktur zu isolieren, welche beispielsweise ebenfalls eine vergrabene Schicht sein kann. Ein solcher isolierender Graben bedarf dann einer Tiefe, die diejenige der vergrabenen Schicht übertrifft, um eine sichere Isolierung mit hoher Durchbruchsspannung zu schaffen.
Aus der veröffentlichten US-Patentanmeldung US 2004/0018704A1 ist ein Verfahren bekannt, mit dem eine niederohmige Verbin- düng von einer Bauelementoberfläche hin zu einer vergrabenen Schicht und gleichzeitig eine elektrische Isolierung zwischen zwei Abschnitten einer vergrabenen Schicht hergestellt werden kann. Dazu wird zunächst ein Graben bis zur vergrabenen Schicht geätzt und anschließend in die Grabenwände ein Dotierstoff eingebracht, welcher dort niederohmige Kontaktstrukturen schafft. Im folgenden Schritt wird der Graben bis auf eine gewünschte für die Isolierung erforderliche Tiefe weitergeätzt und die Innenwände schließlich mit einem Dielektrikum beschichtet.
Weiterhin ist es bekannt, vergrabene Schichten über so genannte Sinker-Dotierungen elektrisch zu kontaktieren, die in einer bestimmten Tiefe des Halbleitersubstrats erzeugt und durch Ausdiffusion die niederohmige Zone zur Kontaktierung der vergrabenen Schicht mit der Oberfläche herstellen.
Die Kontaktierung einer vergrabenen Schicht über einen Sinkerkontakt hat den Nachteil, dass beim Eintreiben der
Dotierung bis zur gewünschten Tiefe parallel eine laterale Diffusion stattfindet und die laterale Ausdehnung des Sinkerkontakts so unnötig erhöht wird und unnötig viel Fläche beansprucht wird, die nicht mehr für andere Bauelement- Strukturen genutzt werden kann.
Aufgabe der vorliegenden Erfindung ist es daher, ein Verfahren zur Herstellung einer solchen Kontaktstruktur anzugeben, welches mit anderen zur Herstellung des Bauelements einge- setzten Prozessschritten kompatibel ist und daher die parallele Herstellung anderer Halbleiterstrukturen des Halbleiterbauelements ermöglicht.
Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen von Anspruch 1 gelöst. Vorteilhafte
Ausgestaltungen der Erfindung sind weiteren Ansprüchen zu entnehmen . Es wird ein Verfahren angegeben, das die kombinierte Herstellung eines mit einem Dielektrikum gefüllten ersten Grabens und eines mit einem leitfähigen Material gefüllten zweiten Grabens in einem gemeinsamen Halbleitersubstrat ermöglicht. Dazu werden zunächst die beiden Gräben im Halbleitersubstrat geätzt, wobei der zweite Graben mit einer größeren Breite hergestellt wird als der erste Graben. Anschließend wird ein Dielektrikum ganzflächig und kantenbedeckend in einer solchen Dicke abgeschieden, dass der erste Graben vollständig mit dem Dielektrikum befüllt ist, der zweite Graben mit der größeren Breite dabei aber noch teilweise noch geöffnet bleibt. Anschließend wird das Dielektrikum anisotrop geätzt, bis im zweiten Graben am Boden das Substrat freigelegt ist, während die Seitenwände von der Oxidschicht bedeckt bleiben. Ein solcher Ätzschritt ist auch als Spacer-Ätzung bekannt.
Mit der parallelen Herstellung von isolierendem und kontaktierendem Graben wird die Herstellung beider Gräben vereinfacht. Die Unterscheidung zwischen kontaktierendem und isolierendem Graben erfolgt aufgrund der Prozessbedingungen allein durch die entsprechende Wahl der Grabenbreite, die durch eine Lithographie oder auch durch selbstjustierende Strukturen vorgegeben sein kann.
Vorteilhaft ist es, den ersten (isolierenden) Graben mit einer Tiefe d4 und den zweiten (kontaktierenden) Graben mit einer Tiefe d5 zu erzeugen, wobei d4 größer d5 und damit der isolierende Graben in eine höhere Tiefe reicht als der kontaktierende. Auf diese Weise ist es möglich, die vergrabene Struktur, die mit dem zweiten Graben kontaktiert wird, mittels des ersten Grabens gegen benachbarte Strukturelemente im Halbleiterbauelement zu isolieren. Vorteilhaft wird die Tiefe d4 des ersten Grabens so groß gewählt, dass der Graben zumindest unter die Unterkante der vergrabenen Struktur beziehungsweise der vergrabenen Schicht reicht. Der kontaktierende zweite Graben wird vorteilhaft so tief erzeugt, dass er die vergrabene Struktur zwar erreicht, keinesfalls aber vollständig durchstößt. Möglich ist es auch, den zweiten Graben in einer Tiefe d5 herzustellen, die geringer ist als die Oberkante der vergrabenen Struktur und den Kontakt zur vergrabenen Struktur erst durch Ausdiffusion eines Dotierstoffs herzustellen, der über das leitfähige Material in den Graben eingebracht wird.
Die unterschiedliche Tiefe der beiden Gräben kann mit einem zweigeteilten Ätzprozess erreicht werden, bei dem zunächst in einem ersten Teilätzschritt der erste Graben bis zu einer ersten Tiefe d3 anisotrop geätzt wird. Anschließend wird in einem zweiten Teilätzschritt der erste Graben weiter bis auf seine endgültige Tiefe d4 und gleichzeitig im gleichen Schritt der zweite Graben bis auf eine Tiefe d5 anisotrop geätzt. Die Tiefe des ersten Grabens ergibt sich dabei aus der Gesamttiefe der in den beiden Teilätzschritten erzeugten Grabenstrukturen. Die Tiefe des zweiten Grabens wird allein beim zweiten Teilätzschritt erreicht. Der zweite Teilätzschritt wird also vorzugsweise so durchgeführt, dass die gewünschte Tiefe d5 des zweiten Grabens erreicht wird.
Die in der ersten Teilätzung erreichte Tiefe d3 des ersten Grabens entspricht dabei dem Tiefenunterschied zwischen ersten und zweiten Graben, und wird so gewählt, dass die gewünschte Isolation beziehungsweise die gewünschte
Durchbruchspannung zwischen den durch diesen Graben zu isolierenden Bauelementstrukturen erreicht wird. Die Aufteilung des Grabenätzverfahrens in zwei Teilschritte gelingt in einfacher Weise über eine Hartmaske, die erste und zweite Öffnungen für ersten und zweiten Graben aufweist. In der ersten Öffnung ist die Substratoberfläche, also die Halbleiteroberfläche freigelegt. In der zweiten Öffnung wird die Dicke der Hartmaske auf eine Schichtdicke d2 reduziert, die übrigen Bereiche der Hartmaske weisen die ursprüngliche Schichtdicke dl auf mit d2 < dl .
Mit dieser unterschiedlich tiefe Öffnungen aufweisenden Hartmaske werden anschließend in einem anisotropen Ätzprozess die Gräben erzeugt, wobei der Tiefenunterschied der beiden Gräben von der Restdicke d2 der Hartmaske in den zweiten Öffnungen und der Selektivität des Ätzverfahrens beziehungsweise dessen Ätzratenverhältnis bei der Ätzung von Hartmaske und Halbleitermaterial abhängig ist. Das Ätzverfahren ist so eingestellt, dass die Ätzrate der Hartmaske wesentlich geringer ist als die Ätzrate des Halbleitermaterials. Über eine geeignete Bemessung der Restschichtdicke d2 der Hartmaske kann daher bei gegebener Selektivität des Ätzprozesses der Tiefenunterschied zwischen erstem und zweitem Graben eingestellt werden. Die Tiefe d3 entspricht dabei dem Produkt aus der Restdicke d2 und dem entsprechenden Ätzratenverhältnis. Bei gegebener Restschichtdicke d2 der Hartmaske kann natürlich auch die Selektivität des Ätzverfahrens eingestellt werden, was in der Regel jedoch aufwändig und nicht zu bevorzugen ist .
Unterschiedlich tiefe erste und zweite Gräben können auch in einer zweiten Verfahrensvariante erzeugt werden, bei der vor der Grabenätzung eine erste und darüber eine zweite Resist- schicht jeweils erzeugt und anschließend strukturiert werden. Dabei werden in der ersten Resistschicht nur die Öffnungen für den ersten Graben vorgesehen. In der zweiten Resist- schicht werden Öffnungen für ersten und zweiten Graben erzeugt .
In einem ersten Ätzschritt wird nun das Substrat anisotrop und selektiv gegen erste und zweite Resistschicht geätzt, wobei das nur in den Öffnungen der ersten Resistschicht freiliegende Substrat im Bereich des ersten Grabens bis zu einer ersten freiwählbaren Tiefe d7 geätzt wird. Im folgenden Schritt wird die erste Resistschicht selektiv gegen die zweite Resistschicht geätzt, um in der ersten Resistschicht zusätzlich im Bereich der zweiten Öffnungen das Halbleitersubstrat freizulegen.
Im nächsten Schritt wird das Substrat anisotrop und selektiv gegen die erste Resistschicht geätzt, wobei der erste Graben bis zu seiner zweiten und damit endgültigen Tiefe d4 und der zweite Graben bis zu einer Tiefe d5 geätzt wird. Vor diesem Schritt ist es möglich, die zweite Resistschicht zu entfer- nen. Alle Teilätzschritte können ohne Unterbrechung im selben Ätzreaktor durchgeführt werden, wobei die Selektivität der einzelnen Ätzschritte durch Wahl entsprechender Ätzbedingungen im Ätzreaktor wie beispielsweise Gaszusammensetzung, Druck und/oder Temperatur eingestellt werden kann.
Für diese Verfahren können als erste und zweite Resistschicht Fotoresistschichten eingesetzt werden. Dabei ist es vorteilhaft, als anisotropes Ätzverfahren ein chemisch dominiertes Plasmaätzverfahren einzusetzen, welches gegenüber dem Material der zu ätzenden Schicht reaktive Ionen enthält.
Die Anisotropie dieses Verfahrens kann dadurch gesteigert werden, dass zwischenzeitlich die Plasmabedingungen so variiert werden, dass die Abscheiderate gegenüber der Ätzrate überwiegt und auf diese Weise auf allen Oberflächen eine Passivierungsschicht abgeschieden wird. In Verbindung mit dem anisotropen Ätzverfahren wird so vor allem die Seitenwand passiviert und nicht mehr angegriffen. Für das Ätzverfahren eignet sich ein halogenhaltiges Plasma, insbesondere ein fluorhaltiges Plasma. Der Wechsel zwischen Ätzbedingung und Abscheidebedingung kann alternierend mehrfach durchgeführt werden. Dieses Verfahren kann auch zur Herstellung der Öffnungen in erster und/oder zweiter Resistschicht eingesetzt werden .
Für dieses Verfahren ist es vorteilhaft, das Halbleitersubstrat mit einer dielektrischen Doppelschicht, bestehend aus einer Oxidschicht und einer Nitridschicht abzudecken. Diese kann in einem späteren Verfahrensschritt als Ätzstopp dienen. Mit der Doppelschicht ist es erforderlich, dem Verfahren einen weiteren Ätzschritt vorzuschalten, mit dem Öffnungen in dieser Doppelschicht erzeugt werden. Dabei wird die Weite der Öffnungen in der Doppelschicht größer gewählt gewählt als die entsprechenden ersten und zweiten Öffnungen für ersten und zweiten Graben in der ersten Resistschicht. Damit wird sichergestellt, dass ein gegebenenfalls auftretendes Unterätzen der ersten Resistschicht zu einem Unterätzen der Doppelschicht führt. Dementsprechend ist der Maskenvorhalt, also der Unterschied der Strukturbreiten in der ersten Resistschicht relativ zu den Strukturbreiten der Öffnungen in der Doppelschicht entsprechend dem zu erwartenden Ausmaß an Unterätzen gewählt.
Ein Unterätzen der Doppelschicht ist nachteilig für das Bauelement . In beiden prinzipiell zu unterscheidenden Verfahrensvarianten wird nach dem Ätzen der beiden Gräben auf ihre endgültige Tiefe ein Dielektrikum abgeschieden, welches sich mit guter Kantenbedeckung auch am Grunde von Gräben mit hohem Aspekt- Verhältnis abscheiden lässt, insbesondere ein Hochtemperaturoxid, .
Als leitfähiges Material zur Füllung des Kontaktgrabens (zweiter Graben) ist dotiertes Polysilizium, Wolframsilizid oder ein beliebig anderes leitfähiges grabenbefüllend abscheidbares Material geeignet. Auch dazu ist ein Prozess erforderlich, der kantenbedeckend ist und sich auch am Boden eines tiefen zweiten Grabens so abscheiden lässt, dass der Graben ohne die Ausbildung von Hohlräumen vollständig zuwächst.
Zur Entfernung des abgeschiedenen leitfähigen Materials, welches nicht als Grabenfüllung dient, kann ein Rückätzen oder ein Planarisieren, beispielsweise CMP (Chemical Mechanical Polishing) eingesetzt werden.
Die Rückätzung erfolgt, bis nicht im Graben abgeschiedenes leitfähiges Material vollständig von der Oberfläche entfernt ist .
Im Folgenden wird die Erfindung anhand von Ausführungsbeispielen und der dazugehörigen Figuren näher erläutert. Diese sind rein schematisch und nicht maßstabsgetreu ausgeführt, so dass ihnen weder absolute noch relative Maßangaben zu entnehmen sind.
Figur 1 zeigt ein Bauelement nach Befüllen der Gräben, Figuren 2 bis 12 zeigen verschiedene Verfahrensstufen einer ersten Ausführungsvariante,
Figuren 13 bis 21 zeigen verschiedene Verfahrensstufen einer zweiten Ausführungsvariante.
Figur 1 zeigt im schematischen Querschnitt eine beispielhafte Bauelementstruktur, wie sie mit dem vorgeschlagenen Verfahren erzeugt werden kann. Diese umfasst ein Halbleitersubstrat SU, in dem ein erster Graben Gl und ein zweiter Graben G2 beabstandet voneinander erzeugt sind. Die Tiefe d4 des ersten Grabens ist größer als die Tiefe d5 des zweiten Grabens. Während der erste Graben mit einem Dielektrikum gefüllt ist, ist der zweite Graben G2 an seinen Seitenwänden gegen das Substrat isoliert und weist eine Füllung mit einem leitfähigen Material auf, die an seinem unteren Ende eine vergrabene Struktur VS kontaktiert, beispielsweise eine vergrabene Schicht. Die Oberfläche des Substrats SU kann mit einer Oxidschicht OS abgedeckt sein.
In einer ersten Ausführungsvariante wird von einem Halbleitersubstrat SU ausgegangen, in dem im Abstand zur Oberfläche eine vergrabene Struktur VS vorgesehen ist. Die vergrabene Struktur VS kann beispielsweise in der Oberfläche eines Wafers erzeugt und mit einer epitaktischen Schicht abgedeckt sein. Auf dem Halbleitersubstrat ist eine dielektrische Schichtkombination SK aus dünnen dielektrischen Schichten, beispielsweise einer Oxidschicht und einer Nitridschicht angeordnet, die als Schutzschichten und Ätzstoppschichten dienen können. Darüber ist ganzflächig eine Hartmaskenschicht HS erzeugt, beispielsweise eine Oxidschicht. Im ersten Schritt wird nun eine Maskenöffnung HMOl der Hartmaske für den ersten Graben erzeugt, indem eine entsprechend strukturierte erste Resistmaske RMl erzeugt wird, die wie in Figur 2 dargestellt im Bereich des ersten Grabens eine Resistöffnung ROl aufweist.
Im nächsten Schritt wird die Struktur der ersten Resistmaske mittels eines anisotropen Ätzverfahrens auf die Hartmaskenschicht HS übertragen. Die dielektrische Schichtkombination SK kann dabei als Ätzstopp dienen. Anschließend kann die dielektrische Schichtkombination SK am Boden des Grabens noch entfernt werden. Figur 3 zeigt die Anordnung mit der ersten Hartmaskenöffnung HMOl, die eine Breite Wl aufweist.
Im nächsten Schritt werden die Hartmaskenöffnungen HMO2 für den zweiten Graben erzeugt, indem eine zweite Resistmaske RM2 aufgebracht und entsprechend strukturiert wird. Die zweite
Resistöffnung RO2 im Bereich des zweiten Grabens wird mittels eines anisotropen Ätzverfahrens auf die Hartmaskenschicht HS übertragen. Die Ätzung wird dabei zum Beispiel über die Zeitdauer kontrolliert so durchgeführt, dass die zweite Hartmaskenöffnung HMO2 nur bis zu einer Tiefe d2 < dl geführt wird, so dass am Boden der zweiten Hartmaskenöffnung eine Restschichtdickehartmaske verbleibt. Figur 5 zeigt die Anordnung nach der Herstellung der Hartmaskenöffnung und Figur 6 nach dem Entfernen der zweiten Resistmaske RM2. Dort ist auch die fertige Hartmaske HM mit ersten und zweiten Hartmaskenöffnungen HMOl, HMO2 dargestellt. Die zweite Hartmaskenöffnung weist eine Breite w2 auf, die größer ist als die Breite wl der ersten Hartmaskenöffnung.
Im nächsten Schritt wird mittels eines anisotropen Ätzverfahrens, beispielsweise eines physikalisch dominierten Plasmaätzverfahrens eine erste Teilätzung in das Halbleitersubstrat durchgeführt. Im Bereich der ersten Maskenöffnung HMOl wird dabei ein erster Teilgraben GIa mit einer Tiefe d3 erzeugt. Aufgrund der nicht hundertprozentigen Selektivität des verwendeten Ätzverfahrens wird im Bereich der zweiten Hartmaskenöffnung HMO2 die Hartmaskenschicht abgetragen, bis entweder die als Ätzstoppschicht dienende Schichtkombination SK oder die Oberfläche des Substrats SU freigelegt ist. Figur 7 zeigt die Anordnung auf dieser Verfahrensstufe.
Im nächsten Schritt wird ein zweiter Teilätzprozess in das Halbleitersubstrat SU durchgeführt, wobei der erste Graben Gl auf seine endgültige Tiefe d5 und der zweite Graben G2 auf eine Tiefe von d4 geätzt wird. Figur 8 zeigt die Anordnung auf dieser Verfahrensstufe.
Im nächsten Schritt wird wahlweise eine Kanalstopdotierung in den Grabenwänden und insbesondere im Grabenboden durchgeführt. Diese dient dazu die Schwellspannung für den Aufbau einer Inversionsschicht entlang der Grabeninnenwände zu verhindern und dadurch die Schwellspannung für den Aufbau parasitärer leitfähiger Gebiete zu erhöhen. Vorzugsweise wird dabei die Dotierung des Substrats erhöht.
Im nächsten Schritt wird ganzflächig eine kantenbedeckende grabenfüllende dielektrische Schicht DS abgeschieden, beispielsweise ein Hochtemperaturoxid. Dieses wird in einer
Schichtdicke erzeugt, die mindestens der halben Breite (wl)/2 des ersten Grabens entspricht und daher zum Zuwachsen des ersten Grabens mit der dielektrischen Schicht führt. Im Bereich des zweiten Grabens führt die dielektrische Schicht nur zu einer Bedeckung von Grabenwänden und Grabenboden, auf dem sie in einer Schichtdicke d6 abgeschieden wird. Figur 9 zeigt die Anordnung auf dieser Verfahrensstufe. Im nächsten Schritt wird in einem anisotropen Ätzverfahren ähnlich einer Spacer-Ätzung die dielektrische Schicht DS zurückgeätzt, bis am Boden des zweiten Grabens G2 die dielektrische Schicht DS vollständig entfernt ist. Auf der Oberfläche des Halbleitersubstrats dient die elektrische
Schichtkombination dabei als Ätzstoppschicht. Die Seitenwände des zweiten Grabens G2 bleiben dabei von der dielektrischen Schicht DS bedeckt, ebenso bleibt der erste Graben mit dem dielektrischen Material befüllt. Figur 10 zeigt die Anordnung nach dem Entfernen der Siliziumnitridschicht, die die oberste Schicht der dielektrischen Schichtkombination darstellt.
Im nächsten Schritt wird der zweite Graben mit einem leitfähigen Material gefüllt, indem ein leitfähiges Material kantenbedeckend in einer Schichtdicke abgeschieden wird, die zumindest der halben Grabenbreite (w2)/2 des ersten Grabens entspricht. Figur 11 zeigt die Anordnung schematisch auf dieser Verfahrensstufe.
Im nächsten Schritt wird die leitfähige Schicht anisotrop zurückgeätzt, so dass das leitfähige Material LM ausschließlich im Bereich des ersten Grabens als Grabenfüllung verbleibt, im übrigen Oberflächenbereich jedoch die untere Teilschicht der dielektrischen Schichtkombination, üblicherweise eine Oxid- Schicht, verbleibt.
Figur 12 zeigt die Anordnung auf dieser Verfahrensstufe, die der in Figur 1 gezeigten Struktur entspricht.
Im Folgenden wird die Herstellung der Grabenstruktur gemäß eines zweiten Ausführungsbeispiels näher beschrieben. Ausgegangen wird wieder von einem Substrat SU mit einer vergrabenen Struktur VS, dessen Oberfläche von einer dielektrischen Schichtkombination SK bedeckt ist. Mittels einer dritten Resistmaske RM3 werden in der Schichtkombination SK im Bereich von erstem und zweitem Graben entsprechende Öffnungen geätzt. Figur 13 zeigt die Anordnung auf dieser Verfahrens- stufe.
Im nächsten Schritt wird die dritte Resistmaske RM3 entfernt und eine vierte Resistmaske RM4 aufgebracht und strukturiert. Dazu wird im Bereich des zweiten Grabens eine Öffnung erzeugt, deren Breite geringer ist als die Breite der in der dielektrischen Schichtkombination erzeugten Öffnung. Im Bereich des späteren zweiten Grabens bleibt die vierte Resistmaske RM4 unstrukturiert.
Im nächsten Schritt wird die strukturierte vierte Resistmaske in ihrer Struktur gehärtet, was in Abhängigkeit von dem verwendeten Resistmaterial beispielsweise durch Behandlung mit UV-Strahlung und durch einen Temperschritt erfolgen kann. Im nächsten Schritt wird dann eine fünfte Resistmaske RM5 erzeugt, indem eine Resistschicht aufgebracht und entsprechend strukturiert wird. Dabei werden in der fünften Resistmaske RM5 Öffnungen im Bereich von erstem und zweitem Graben erzeugt. Die Breite w5 der ersten Resistöffnung RO51 (Öffnung für den ersten Graben in der fünften Resistmaske) ist dabei größer als die Breite w4 der entsprechenden Öffnung in der darunter liegenden vierten Resistmaske RM4. Die fünfte Resistmaske RM5 kann ähnlich wie die dritte Resistmaske in Figur 13 strukturiert werden. Entsprechend kann die darin erzeugten Öffnung RO51 mit den Kanten der Öffnungen in der dielektrischen Schichtkombination SK fluchten. Figur 15 zeigt die Anordnung auf dieser Verfahrensstufe. Im nächsten Schritt wird mit einem anisotropen Ätzverfahren, welches das Halbleitermaterial des Substrats selektiv gegen das Material von vierter und fünfter Resistmaske RM4, RM5 ätzt, ein erster Teilgraben bis zu einer Tiefe von Dl im Siliziumsubstrat geätzt. Dazu wird ein chemisch dominiertes Plasmaätzverfahren eingesetzt, welches durch Variation der Plasmabedingungen in zumindest einem Zeitabschnitt so eingestellt ist, dass eine Materialabscheidung und insbesondere die Abscheidung einer Passivierung an den Grabenwänden erfolgt, was die Selektivität und die Anisotropie des
Verfahrens erhöht. Figur 16 zeigt die Anordnung nach dem Erzeugen des ersten Teilgrabens einer Tiefe d7.
Im nächsten Schritt wird die Struktur der fünften Resistmaske RM5 auf die vierte Resistmaske übertragen, wobei in den entsprechenden Öffnungen das Material der vierten Resistmaske entfernt wird. Dabei entsteht die in Figur 17 dargestellte Struktur, die nun auch im Bereich des zweiten Grabens eine zweite Resistöffnung RO42 aufweist, in der die Oberfläche des Substrats freiliegt.
Im nächsten Schritt wird wiederum das Halbleitersubstrat selektiv gegen die vierte Resistmaske RM4 geätzt, wobei die gleichen Ätzbedingungen wie im ersten Teilätzschritt eingestellt werden können. Dabei wird der erste Graben Gl bis auf seine endgültige Tiefe d8 vertieft, während der zweite Resistgraben auf eine Tiefe d9 geätzt wird. Figur 18 zeigt die Anordnung auf dieser Verfahrensstufe.
Im nächsten Schritt wird ganzflächig eine kantenbedeckende dielektrische Schicht DS in einer Schichtdicke abgeschieden, die zum vollständigen Befüllen des ersten Grabens geeignet ist und die im zweiten Graben G2 Seitenwände und Boden bedeckt, in der Mitte allerdings ein Freiraum belässt. Figur 19 zeigt die Anordnung auf dieser Verfahrensstufe.
Im nächsten Schritt kann wie anhand der Figuren 10 bis 12 für das erste Ausführungsbeispiel dargestellt weiter verfahren werden. Es schließt sich ein anisotroper Spacer-Ätzprozess an, bei dem die Schichtdicke der dielektrischen Schicht DS soweit abgetragen wird, bis am Boden des zweiten Grabens G2 die Oberfläche des Halbleitersubstrats freigelegt ist. Im Bereich der übrigen Oberfläche kann dabei die dielektrische
Schichtkombination SK als Ätzstopp dienen. Figur 17 zeigt die Anordnung auf dieser Verfahrensstufe.
Im nächsten Schritt wird ganzflächig in kantenbedeckender und daher grabenbefüllender Weise ein leitfähiges Material LM abgeschieden, bis der zweite Graben vollständig befüllt ist. Figur 21 zeigt die Anordnung auf dieser Verfahrensstufe.
Im nächsten Schritt wird die Schicht des leitfähigen Materials zurückgeätzt oder die Anordnung planarisiert, bis sämtliches leitfähiges Material außerhalb des zweiten Grabens entfernt ist. Figur 22 zeigt die Anordnung auf dieser Verfahrensstufe, die wiederum der in Figur 1 dargestellten möglichen Zielstruktur entspricht.
Der Vorteil dieser zweiten Variante besteht darin, dass das Ätzverfahren wesentlich schneller als bei der ersten Variante geführt werden kann.
Struktur von vierter und fünfter Resistmaske sind so gewählt, dass sie sowohl eine Erosion von vierter und fünfter Resistmaske ausgleichen, als auch danach noch eine ausreichende über die Kanten der dielektrischen Schichtkombination vor- stehende Strukturreserve aufweisen, um ein zu Beginn des Ätzverfahrens einsetzendes Unterätzen der vierten Resistmaske auszugleichen und dabei aber ein Unterätzen unter die dielektrische Schichtkombination SK zu vermeiden, wie dies z.B. anhand von Figur 16 erkennbar ist.
Zu Beginn des zweiten Teilätzschrittes, wie beispielsweise in Figur 18 dargestellt, findet aufgrund der Passivierung innerhalb des ersten Grabens kein weiteres Unterätzen mehr statt. Das Unterätzen im Bereich des zweiten Grabens wird dort ebenfalls durch einen entsprechenden Strukturvorhalt der fünften Resistmaske ausgeglichen, so dass das Unterätzen auch hier nicht bis unter die dielektrische Schichtkombination führt. Aufgrund der verwendeten Materialien und der erhöhten Ätzgeschwindigkeit ist die zweite Verfahrensvariante auch kostengünstiger durchzuführen.
Im Ergebnis führen jedoch beide Varianten zur parallelen Herstellung vom ersten und zweiten Graben mit unterschied- liehen Tiefen, wobei der Tiefenunterschied in gewünschter Weise einstellbar ist. Damit kann der mit Dielektrikum vollständig gefüllte erste Graben so tief gewählt werden, dass er unterhalb der tiefsten elektrisch leitfähigen Struktur (hier: vergrabene Struktur VS) des Halbleiterbau- elements zu liegen kommt und somit diese sicher gegen benachbarte Bauelementbereiche mit elektrisch leitenden Bauelementstrukturen isoliert. Auch die Tiefe des zweiten Grabens kann kontrolliert mit dem zweiten Teilätzschritt eingestellt werden, so dass im ersten Graben gerade eben die Oberkante der vergrabenen Struktur VS freigelegt ist. Das im ersten Graben abgeschiedene elektrisch leitfähige Material LM schafft mit dem Graben eine niederohmige Verbindung zur ver- grabenen Struktur, so dass diese über das leitfähige Material im zweiten Graben elektrisch kontaktiert werden kann.
Die Erfindung ist nicht auf die erläuterten und in den Figur- en dargestellten Ausführungen beschränkt. Vielmehr können die beiden Gräben mit anderen Maskenkombinationen und anderen Ätzverfahren erzeugt werden. Es kann auch gleichzeitig und parallel eine Vielzahl erster und zweiter Gräben erzeugt werden, die einer entsprechenden Anzahl zu isolierender Strukturelemente beziehungsweise zu kontaktierender vergrabener Strukturen entspricht.
Eine vergrabene Struktur VS wird vorzugsweise bei Hochvoltbauelementen eingesetzt und kann sich dort in einer Tiefe d9 beziehungsweise d5 von circa 10 μm befinden. Die Tiefe d8 beziehungsweise d4 des ersten Grabens ist ausreichend, die vergrabene Struktur elektrisch gegen benachbarte vergrabene Strukturen zu isolieren und weist dazu eine beispielsweise noch mal um 50 Prozent höhere Tiefe als d4 bzw. d5 auf. Die Breite des zweiten Grabens w2 entspricht zumindest zweimal der Schichtdicke der dielektrischen Schicht DS plus eine das Freibleiben des Grabens garantierende Reserve von circa 1 μm. Dadurch verbleibt als lichte Grabenweite nach dem Abscheiden der dielektrischen Schicht zumindest eine Grabenbreite von circa 1 μm, die nach Befüllen mit leitfähigem Material zur Herstellung einer ausreichend niederohmigen Verbindung zur vergrabenen Struktur geeignet ist. Die Breite des ersten Grabens ist entsprechend kleiner gewählt als zweimal die Schichtdicke der dielektrischen Schicht, also beispielsweise kleiner 2 μm bei einer Schichtdicke der dielektrischen Schicht von circa 1 μm. Unter einem Graben werden dabei sowohl runde oder viereckige
Vertiefungen als auch lang gestreckte grabenförmige Strukturen verstanden. Insbesondere der erste Graben kann eine Ausdehnung vertikal zur dargestellten Zeichenoberfläche aufweisen, die seine Breite mehrfach übersteigt. Auf diese Weise können auch großflächigere Strukturen erfolgreich mit einem solchen Graben gegen benachbarte Strukturen isoliert werden .
Der zweite Graben kann dagegen runden, quadratischen oder auch anders geformten Querschnitt aufweisen, wobei vorzugsweise Länge und Breite der Grabenöffnung nicht zu stark differieren. Möglich ist es auch, eine vergrabene Struktur mittels mehrerer nebeneinander angeordneter zweiter Gräben zu kontaktieren.
Die Erfindung ist insbesondere für Hochvolttransistoren geeignet, die eine erhöhte elektrische Isolation erfordern, die mit der Erfindung in einfacher und kostengünstiger Weise garantiert werden kann.

Claims

Patentansprüche
1. Verfahren zur Herstellung eines Halbleiter-Bauelements mit einem ersten und einem zweiten Graben in einem einen Halbleiter umfassenden Substrat, bei dem der erste Graben mit einem Dielektrikum gefüllt ist, und bei dem der zweite Graben mit einem leitfähigen Material gefüllt ist und einen elektrischen Kontakt zu einer vergrabenen Struktur bildet,
- 1.1. bei dem zunächst die beiden Gräben im
Halbleitersubstrat erzeugt werden, wobei der erste Graben mit einer Breite Wl und der zweite Graben mit einer Breite w2 mit w2 > wl hergestellt wird, - 1.2. bei dem anschließend ein Dielektrikum ganzflächig und kantenbedeckend in einer solchen Dicke abgeschieden wird, dass der erste Graben vollständig mit dem Dielektrikum befüllt ist, der zweite Graben aber noch teilweise geöffnet bleibt, - 1.3. bei dem anschließend das Dielektrikum anisotrop geätzt wird, bis am Boden des zweiten Grabens das Substrat frei gelegt ist,
- 1.4. bei dem anschließend ein elektrisch leitfähiges Material ganzflächig und kantenbedeckend abgeschieden wird, bis der zweite Graben gefüllt ist.
2. Verfahren nach Anspruch 1, bei dem in Schritt 1.1 der erste Graben mit einer Tiefe d4 und der zweite Graben mit einer Tiefe d5 mit d4 > d5 hergestellt wird, um die durch den ersten Graben kontaktierte vergrabene Struktur gegen benachbarte Strukturelemente des Bauelements zu isolieren.
3. Verfahren nach Anspruch 2, bei dem die unterschiedliche Tiefe der beiden Gräben durch einen Prozess erreicht wird, bei dem zunächst der erste Graben bis zu einer ersten Tiefe d3 anisotrop geätzt wird, bei dem anschließend in einem gemeinsamen Schritt der erste Graben weiter bis auf seine endgültige Tiefe d4 und gleichzeitig der zweite Graben bis auf eine Tiefe d5 anisotrop geätzt werden.
4. Verfahren nach Anspruch 3, bei dem eine Hartmaske der Dicke dl auf dem Substrat aufgebracht wird, die nach einer Strukturierung im Bereich des ersten Grabens eine Öffnung mit darin freiliegender Substratoberfläche und im Bereich des zweiten Grabens eine verringerte Schichtdicke d2 mit dl > d2 aufweist, bei dem anschließend die Gräben mit einem anisotropen Ätzprozess erzeugt werden, der für das Substrat eine gegenüber der Hartmaske wesentlich höhere Ätzgeschwindigkeit aufweist bei dem die unterschiedlichen Tiefen der Gräben durch geeignete Bemessung der Schichtdicke d2 relativ zur Selektivität des Ätzprozesses eingestellt werden.
5. Verfahren nach einem der Ansprüche 1 - 3,
- 5.1. bei dem vor der Grabenätzung eine erste und darüber eine zweite Resistschicht jeweils erzeugt und anschließend strukturiert werden, wobei in der ersten Resistschicht eine Öffnung für den ersten Graben und in der zweiten Resistschicht Öffnungen für ersten und zweiten Graben erzeugt werden, - 5.2. bei dem das Substrat anisotrop und selektiv gegen die erste und zweite Resistschicht geätzt wird, wobei der erste Graben bis zu einer ersten Tiefe d7 erzeugt wird, - 5.3. bei dem die die erste Resistschicht anisotrop gegen die zweite Resistschicht geätzt wird, bis in einer für den zweiten Graben vorgesehenen Öffnung der ersten Resistschicht das Substrat freigelegt ist,
- 5.4. bei dem das Substrat anisotrop und selektiv gegen die erste Resistschicht geätzt wird, wobei der erste
Graben bis zu einer zweiten und endgültigen Tiefe d4 und der zweiten Graben bis zu einer Tiefe d5 geätzt wird.
6. Verfahren nach Anspruch 5, bei dem zum Ätzen des Substrats in den Schritten 5.2 und 5.4 ein chemisch dominiertes Plasmaätzverfahren eingesetzt wird.
7. Verfahren nach Anspruch 6, bei dem während des Ionenätzens Druck und/oder Gaszusammensetzung des Plasmas alternierend so geändert werden, dass anisotropes Ätzen und Abscheiden einer Passivierungsschicht einander abwechseln.
8. Verfahren nach einem der Ansprüche 5 - 7, bei dem die Schritte 5.3 bis 5.4 in dem selben Reaktor durchgeführt werden.
9. Verfahren nach einem der Ansprüche 5 - 8, bei dem das Substrat mit einer dielektrischen Oxid/Nitrid- Doppelschicht abgedeckt ist, in die vor dem Schritt 5.1 mit einer weiteren Resistmaske im Bereich von erstem und zweitem Graben Öffnungen geätzt werden, deren Weite größer ist als die der entsprechenden Öffnungen in der ersten Resistschicht.
10. Verfahren nach Anspruch 9, bei dem die Öffnungen in der zweiten Resistschicht breiter erzeugt werden als die Öffnungen in der ersten Resistschicht.
11. Verfahren nach einem der Ansprüche 1 - 10, bei dem in Schritt 1.4 als leitfähiges Material ein Silizid oder dotiertes Silizium abgeschieden wird und bei dem anschließend die ganzflächig abgeschiedene leitfähige Schicht zurückgeätzt oder planarisiert wird, bis das leitfähige Material von allen Oberflächen entfernt ist und nur im zweiten Graben als Füllung verbleibt.
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