DE3715232A1 - Verfahren zur substratkontaktierung bei der herstellung von durch isolationsgraeben getrennten bipolartransistorschaltungen - Google Patents

Verfahren zur substratkontaktierung bei der herstellung von durch isolationsgraeben getrennten bipolartransistorschaltungen

Info

Publication number
DE3715232A1
DE3715232A1 DE19873715232 DE3715232A DE3715232A1 DE 3715232 A1 DE3715232 A1 DE 3715232A1 DE 19873715232 DE19873715232 DE 19873715232 DE 3715232 A DE3715232 A DE 3715232A DE 3715232 A1 DE3715232 A1 DE 3715232A1
Authority
DE
Germany
Prior art keywords
substrate
layer
trenches
trench
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19873715232
Other languages
English (en)
Inventor
Hans Willi Dipl Phys Dr Meul
Hans-Christian Dipl Ph Schaber
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19873715232 priority Critical patent/DE3715232A1/de
Publication of DE3715232A1 publication Critical patent/DE3715232A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743Making of internal connections, substrate contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/763Polycrystalline semiconductor regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Substratkontaktierung bei der Herstellung von durch Isolationsgräben getrennten Bi­ polartransistoren enthaltenden integrierten Schaltungen, bei dem die Kontaktierung über in die Transistorstruktur eingebrach­ te, bis ins Substrat sich erstreckende Gräben erfolgt.
In der modernen Bipolar-Technologie wird zur Isolation der akti­ ven Transistorbereiche die Grabenisolationstechnik verwendet. Dadurch bietet sich im Gegensatz zu herkömmlichen Isolations­ techniken die Möglichkeit, die vergrabene Kollektorschicht (so­ genannte buried-layer) unter Einsparung einer Photolacktechnik unstrukturiert, das heißt ganzflächig herzustellen. Eine ganz­ flächige buried-layer hat außerdem den Vorteil, daß das Problem des sogenannten "lateralen Autodoping" grundsätzlich entfällt. Zur Isolation der aktiven Bereiche muß die Grabentiefe aber so gewählt werden, daß die vergrabene Kollektorschicht von den Grä­ ben sicher durchtrennt wird. Andererseits können Substratkon­ takte von der Kristallscheibenvorderseite, die die Bauelement­ strukturen enthält, bei unstruktuierter buried-layer nur auf dem Weg durch die Gräben hergestellt werden. Daher ist ein ein­ heitliches Auffüllen aller Gräben mit elektrischen isolierendem Material, das vorzugsweise aus Siliziumoxid besteht, ausge­ schlossen. Die Gräben müssen vielmehr überall dort, wo aus schaltungstechnischen Gründen ein Substratkontakt erforderlich ist, mit niederohmigem Polysilizium desselben Leitfähigkeits­ typs wie der des Substrats aufgefüllt werden, wobei nur die Grabenwand, nicht aber der Grabenboden mit einer dünnen Iso­ lierschicht ausgekleidet ist. Die relativ hohe Seitenwandkapa­ zität solcher hoch-dotiertes Polysilizium enthaltender Gräben läßt ein einheitliches Auffüllen aller Gräben mit dotiertem Polysilizium nach Grabenwandpassivierung aber ebenfalls un­ zweckmäßig erscheinen.
Durch die Erfindung soll das Problem gelöst werden, sowohl reine Isolationsgräben als auch Substratanschlußgräben neben­ einander im selben Herstellungsprozeß mit möglichst wenig Zu­ satzaufwand herzustellen, wobei gleichzeitig die Kollektor- Substrat-Kapazität vernachlässigbar klein bleibt.
Zur Lösung des Substratkontaktproblems sind aus dem Stand der Technik verschiedene Verfahren bekannt, die jedoch alle darin übereinstimmen, daß zur Definition der Substratkontakte eine eigene Photolacktechnik benötigt wird. Dazu wird beispielsweise auf die Berichte von Bhatia et. al. und Beyer et. al in dem IBM Technical Disclosure Bulletin Vol. 27, No. 3, August 1984, Seiten 1532/1533 und No. 2, Juli 1984, Seiten 1245 bis 1457 hingewiesen. In dem Bericht von El-Kareh im IBM Technical Dis­ closure Bulletin Vol. 27, No. 5, 1984, Seiten 3036 bis 3037 wird zur Substratkontaktierung sogar eine Strukturierung der vergrabenen Kollektorschicht vorgeschlagen.
Ein weiteres zusätzliches Problem zur Substratkontaktierung ist das Problem der Seitenwandkapazität im Graben, welches entweder in dem Bericht von Bhatia in Kauf genommen wird, oder aber, wie in dem Bericht von Beyer beschrieben, mit Hilfe einer technolo­ gisch nicht einfachen Polysilizium-Ätzung im Graben gelöst wer­ den soll.
Die Erfindung löst alle diese Probleme auf einfache Weise und ist durch ein Verfahren der eingangs genannten Art dadurch ge­ kennzeichnet, daß
  • a) die für die Kontaktierung vorgesehenen Substratgräben gleich­ zeitig mit den Isolationsgräben erzeugt werden, wobei bei gleicher Tiefe im Substrat die Weite w₂ der Substratgräben größer als die doppelte Weite w 1 der Isolationsgräben ein­ gestellt wird,
  • b) die Abscheidung der Isolationsschicht beim Auffüllen der Gräben so geführt wird, daß die Schichtdicke d 1 der halben Isolationsgrabenweite w 1 entspricht, so daß im Substratgraben ein Spalt der Weite w 2-w 1 freibleibt,
  • c) die horizontal abgeschiedenen Isolationsschichten durch einen anisotropen Ätzprozeß entfernt werden und
  • d) anschließend der Spalt w 2-w 1 im Substratgraben mit dem zur Kontaktierung vorgesehenen Material aufgefüllt wird.
Weitere Ausgestaltungen der Erfindung, insbesondere ein Verfah­ ren zum Herstellen eines Substratkontaktes eines vertikal aufge­ bauten Bipolartransistors vom npn-Typ, wobei die n-Bereiche den Kollektor des Transistors bilden und vergrabene n⁺-dotierte Zonen bedecken, die durch tiefreichende Kollektoranschlüsse angeschlos­ sen werden, ergeben sich aus den Unteransprüchen.
Im folgenden wird anhand der Fig. 1 bis 4 und eines Ausfüh­ rungsbeispiels der Prozeßablauf für die Herstellung eines ver­ tikalen npn-Bipolartransistors noch näher beschrieben. Dabei sind in den Figuren in Schnittbildern die erfindungswesentlichen Ver­ fahrensschritte dargestellt; für gleiche Teile sind gleiche Be­ zugszeichen vorgesehen. Die Erfindung ist jedoch keinesfalls auf Transistoren dieses einen Typs beschränkt.
Fig. 1 Die hier abgebildete Anordnung wird zum Beispiel durch folgende Verfahrensschritte hergestellt:
  • a) Bildung des vergrabenen Kollektorbereiches 2 (n⁺ buried layer) in einem p-dotierten Siliziumsubstrat 1 durch Ionenimplanta­ tion von Antimon mit einer Dosis und Energie von 3 × 1015 cm-2 und 80 keV,
  • b) Abscheidung einer n-dotierten Epitaxieschicht 3,
  • c) Erzeugen einer ersten thermisch gewachsenen Siliziumoxid­ schicht 4 in einer Schichtdicke von 50 nm, sowie Abscheidung einer ca. 100 nm dicken LPCVD Nitiridschicht 5 (= low pressure chemical vapor deposition),
  • d) Aufbringen einer Ätzmaske 6 aus durch thermische Zersetzung von Tetraethylorthosilikat gebildetem Siliziumoxid (500 nm), wobei bei der Strukturierung dieser Schicht 6 die Bedingung der unterschiedlichen Weiten der Isolations- und Substrat­ gräben eingestellt wird. Die Weite des Isolationsgrabens w 1 beträgt beispielsweise 1 µm, die des Substratgrabens w 2 ∼ 2 µm,
  • e) Einätzen der Isolations- (w 1) und Substratgräben (w 2) bis zu einer Tiefe, daß die n-dotierte Epitaxieschicht 3 und die vergrabene n⁺-dotierte Kollektorschicht 2 sicher durchtrennt sind. Wie die Fig. 1 zeigt, reichen die Grabenböden in das Substrat 1 hinein.
Fig. 2: Zur Unterbindung von Kanalausbildungen unter den Grä­ ben (w₁, w₂) wird ein p⁺-Bereich 11 (sogenannter channel stop­ per) implantiert, vorzugsweise durch ein dünnes Streuoxid (nicht dargestellt), um eine Grabenwanddotierung zu blocken. Das Streu­ oxid wird mit der Ätzmaske 6 entfernt, wobei die Nitridschicht 5 als Ätzstop dient. Dann werden die Grabenwände w 1 und w 2 mit Hilfe eines dünnen zweiten thermisch gewachsenen Siliziumoxids 7 (50 nm) passiviert, bevor eine dritte Siliziumoxidschicht 8 der Dicke d 1 = w 1 /2 die Isolationsgräben w 1 vollständig auf­ füllt. Nach diesem Auffüllen (8) entsteht in den Substratgräben w 2 ein Spalt der Breite w 2-w 1, der zunächst unausgefüllt bleibt.
Fig. 3: Beim nachfolgenden Rückätzen der Siliziumoxidschicht 8 in einem anisotropen Ätzprozeß wird der Boden der Substratgrä­ ben im Bereich des Spaltes w 2-w 1 automatisch geöffnet. Da nicht nur die Siliziumoxidschicht 8, sondern auch die darunter­ liegende Siliziumoxidschicht 7 vom Grabenboden im Spaltbereich w 2-w 1 entfernt werden muß, wird die Rückätzung entsprechend überzogen. Anschließend wird die Nitridschicht 5 entfernt.
Fig. 4: Unter Zuhilfenahme einer Photolacktechnik wird nun der Kollektoranschluß durch die Oxidschicht 4 implantiert und an­ schließend eingetrieben (in der Figur nicht dargestellt).
Jetzt erfolgt die Auffüllung der Substratgräben (w 2-w 1) mit bor-dotiertem Polysilizium 8 der Dicke d 2 = (w₂-w₁)/2. Nach dem Rücksätzen der Polysiliziumschicht 9 wird eine Metallsili­ zid- oder Polysiliziumschicht 10, die mit Bor dotiert ist und als Substratkontakanschluß 12 dient, aufgebracht.
Diese Schicht 10 kann, wie aus Fig. 4 ersichtlich ist, gleich­ zeitig zur Erzeugung der inaktiven Basis (Basiskontaktanschluß 13) dienen, falls vor der Abscheidung der Schicht 10 mittels Photoätzen das Passivierungsoxid 4 an den entsprechenden Stel­ len entfernt wird. Nach der Strukturierung der Schicht 10 (sie­ he Fig. 4) kann der Prozeß nach bekannten Verfahren zur Er­ zeugung eines selbstjustierten Emitter/Basis-Komplexes fortge­ setzt werden. Ein solcher Prozeß wird beispielsweise in der europäischen Patentanmeldung 01 42 632 beschrieben.

Claims (6)

1. Verfahren zur Substratkontaktierung bei der Herstellung von durch Isolationsgräben getrennten Bipolartransitoren enthalten­ den integrierten Schaltungen, bei dem die Kontaktierung über in die Transistorstruktur eingebrachte, bis ins Substrat sich er­ streckende Gräben erfolgt, dadurch gekenn­ zeichnet, daß
  • a) die für die Kontaktierung vorgesehenen Substratgräben (w 2) gleichzeitig mit den Isolationsgräben (w 1) erzeugt werden, wobei bei gleicher Tiefe im Substrat (1) die Weite w 2 der Substratgräben größer als die doppelte Weite w 1 der Isola­ tionsgräben eingestellt wird,
  • b) die Abscheidung der Isolationsschicht (8) beim Auffüllen der Gräben (w 1, w 2) so geführt wird, daß die Schichtdicke d 1 der halben Isolationsgrabenweite w 1 entspricht, so daß im Sub­ stratgraben (w 2) ein Spalt der Weite w 2-w 1 frei bleibt,
  • c) die horizontal abgeschiedenen Isolationsschichten (7, 8) durch einen anisotropen Ätzprozeß entfernt werden und
  • d) anschließend der Spalt w 2-w 1 im Substratgraben (w 2) mit dem zur Kontaktierung vorgesehenen Material (9) aufgefüllt wird.
2. Verfahren zum Herstellen eines Substratkontaktes (12) eines vertikal aufgebauten Bipolartransistors vom npn-Typ, wobei die n-Bereiche (3) den Kollektor des Transistors bilden und vergra­ bene n⁺-dotierte Zonen (2) bedecken, die durch tiefreichende Kollektoranschlüsse angeschlossen werden, nach Anspruch 1, gekennzeichnet durch den Ablauf der fol­ genden Verfahrensschritte:
  • a) Herstellen der vergrabenen n⁺-dotierten Kollektorschicht (2) im p-dotierten Substrat (1),
  • b) Abscheiden einer n-dotierten Epitaxieschicht (3),
  • c) Erzeugen einer ersten thermischen Siliziumoxidschicht (4) sowie einer Nitridschicht (5),
  • d) Aufbringen einer als Ätzmaske bei der Grabenätzung dienenden Schicht (6), wobei die Bedingung Grabenweite w 2 des Substrat­ grabens größer als die doppelte Grabenweite w 1 des Isolations­ grabens erfüllt wird, und Einbringen der Isolations- und Sub­ stratgräben (w 1, w 2) bis zu einer Tiefe, daß die n-dotierte Epitaxieschicht (3) und die vergrabene n⁺-dotierte Kollektor­ schicht (2) durchtrennt sind und die Grabenböden im p-dotier­ ten Substrat (1) liegen,
  • e) Entfernung der Ätzmaske (6),
  • f) Passivierung der Grabenwände (w 1, w 2) mit einer zweiten thermischen Siliziumoxidschicht (7),
  • g) Abscheidung einer dritten Siliziumoxidschicht (8) der Dicke d 1 = w 1 /2,
  • h) Rückätzen der dritten Siliziumoxidschicht (8) und der zwei­ ten Siliziumoxidschicht (7) im Spalt (w 2-w 1) mittels eines anisotropen Ätzprozesses bis der Boden des Substratgrabens freigelegt ist,
  • i) Entfernen der Nitridschicht 6,
  • j) Herstellung des Kollektoranschlusses durch Ionenimplantation unter Verwendung einer Photolackmaske und Eindiffusion der implantierten Ionen,
  • k) Auffüllen des Substratgrabens (w 2-w 1) mit einer p-dotier­ ten Polysiliziumschicht (9) mit der Dicke d 2 = (w 2-w 1)/2,
  • l) Freiätzen der Substratoberfläche von der p-dotierten Polysi­ liziumschicht (9) und Anbringen des Substratkontaktanschlus­ ses (12) aus p-dotiertem Polysilizium oder Silizid.
3. Verfahren nach Anspruch 2, dadurch gekenn­ zeichnet, daß gleichzeitig mit der Anbringung des Sub­ stratkontaktanschlusses (12) nach Entfernung der ersten ther­ mischen Siliziumoxidschicht (4) an den betreffenden Stellen, die zur Erzeugung der inaktiven Basiszone des Transistors vor­ gesehene dotierte Polysilizium- oder Silizidschicht (13) auf­ gebracht wird.
4. Verfahren nach Anspruch 2 oder 3, dadurch ge­ kennzeichnet, daß zur Unterbindung von Kanalaus­ bildungen (channel stopper) unter den eingeätzten Gräben (w 1, w 2) im Grabenboden nach Verfahrensschritt d) eine p⁺-dotierte Zone (11) implantiert wird.
5. Verfahren nach Anspruch 4, dadurch gekenn­ zeichnet, daß vor der Ionenimplantation eine als Streuoxid wirkende Schicht aufgebracht wird, die mit der Ätz­ maske (6) nach Verfahrensschritt e) wieder entfernt wird.
6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß als Ätzmaske (6) nach Ver­ fahrensschritt d) eine durch thermische Zersetzung von Tetra­ ethylorthosilikat erzeugte Siliziumoxidschicht (TEOS) verwendet wird.
DE19873715232 1987-05-07 1987-05-07 Verfahren zur substratkontaktierung bei der herstellung von durch isolationsgraeben getrennten bipolartransistorschaltungen Withdrawn DE3715232A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19873715232 DE3715232A1 (de) 1987-05-07 1987-05-07 Verfahren zur substratkontaktierung bei der herstellung von durch isolationsgraeben getrennten bipolartransistorschaltungen

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19873715232 DE3715232A1 (de) 1987-05-07 1987-05-07 Verfahren zur substratkontaktierung bei der herstellung von durch isolationsgraeben getrennten bipolartransistorschaltungen

Publications (1)

Publication Number Publication Date
DE3715232A1 true DE3715232A1 (de) 1988-11-17

Family

ID=6327027

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19873715232 Withdrawn DE3715232A1 (de) 1987-05-07 1987-05-07 Verfahren zur substratkontaktierung bei der herstellung von durch isolationsgraeben getrennten bipolartransistorschaltungen

Country Status (1)

Country Link
DE (1) DE3715232A1 (de)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0507596A2 (de) * 1991-04-05 1992-10-07 STMicroelectronics, Inc. Verfahren zur Herstellung untiefer Isolationszonen und integrierte Schaltung mit nach diesem Verfahren hergestellten Strukturen
DE10320414A1 (de) * 2003-05-07 2004-12-23 Infineon Technologies Ag Halbleiteranordnung mit Schutzanordnung zur Verhinderung einer Diffusion von Minoritätsladungsträgern
WO2005093824A1 (en) * 2004-03-23 2005-10-06 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device and semiconductor device obtained by means of said method
WO2006094495A1 (de) * 2005-03-10 2006-09-14 X-Fab Semiconductor Foundries Ag Herstellung eines traegerscheiben-kontakts in grabenisolierten integrierten soi schaltungen mit hochspannungs-bauelementen
WO2007072406A1 (en) * 2005-12-22 2007-06-28 Nxp B.V. Method of manufacturing a semiconductor device
WO2008058829A1 (de) * 2006-11-17 2008-05-22 Austriamicrosystems Ag Verfahren zur herstellung eines halbleiterbauelements mit zwei gräben
DE102010006996A1 (de) * 2010-02-05 2011-08-11 Austriamicrosystems Ag Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4454647A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
DE3512841A1 (de) * 1984-05-29 1985-12-05 Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa Heterouebergang-bipolartransistor mit planarstruktur und verfahren zu seiner herstellung
EP0166983A2 (de) * 1984-06-29 1986-01-08 International Business Machines Corporation Verfahren zur selektiven Exposition der Seitenwände eines Grabens und dessen Verwendung für die Herstellung von einem Substratkontakt aus Metallsiliziden mit dielektrischem Material gefüllten Gräben isolierter Anordnungen
DE3527502A1 (de) * 1984-07-28 1986-02-13 Nippon Telegraph And Telephone Corp., Tokio/Tokyo Festwertspeicher und verfahren zur herstellung desselben
DE3636547A1 (de) * 1985-10-29 1987-04-30 Mitsubishi Electric Corp Halbleitereinrichtung und verfahren zu deren herstellung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4454647A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
DE3512841A1 (de) * 1984-05-29 1985-12-05 Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa Heterouebergang-bipolartransistor mit planarstruktur und verfahren zu seiner herstellung
EP0166983A2 (de) * 1984-06-29 1986-01-08 International Business Machines Corporation Verfahren zur selektiven Exposition der Seitenwände eines Grabens und dessen Verwendung für die Herstellung von einem Substratkontakt aus Metallsiliziden mit dielektrischem Material gefüllten Gräben isolierter Anordnungen
DE3527502A1 (de) * 1984-07-28 1986-02-13 Nippon Telegraph And Telephone Corp., Tokio/Tokyo Festwertspeicher und verfahren zur herstellung desselben
DE3636547A1 (de) * 1985-10-29 1987-04-30 Mitsubishi Electric Corp Halbleitereinrichtung und verfahren zu deren herstellung

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
US-Z: IBM Technical Disclosure Bulletin, Vol.28, No. 6, Nov. 85, S.2335-2336 *
US-Z: IBM Technical Disclosure Bulletin, Vol.28, No.7, Dez. 85, S.2998-3000 *

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0507596A3 (en) * 1991-04-05 1995-09-06 Sgs Thomson Microelectronics A method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby
EP0507596A2 (de) * 1991-04-05 1992-10-07 STMicroelectronics, Inc. Verfahren zur Herstellung untiefer Isolationszonen und integrierte Schaltung mit nach diesem Verfahren hergestellten Strukturen
DE10320414A1 (de) * 2003-05-07 2004-12-23 Infineon Technologies Ag Halbleiteranordnung mit Schutzanordnung zur Verhinderung einer Diffusion von Minoritätsladungsträgern
WO2005093824A1 (en) * 2004-03-23 2005-10-06 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device and semiconductor device obtained by means of said method
US7381656B2 (en) 2004-03-23 2008-06-03 Nxp B.V. Method of manufacturing a semiconductor device and semiconductor device obtained by means of said method
DE102005010944B4 (de) * 2005-03-10 2009-09-10 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung eines Trägerscheibenkontaktes in integrierten Schaltungen mit Hochspannungsbauelementen auf der Basis der SOI-Technologie und integrierte Schaltungen mit entsprechenden Grabenstrukturen
WO2006094495A1 (de) * 2005-03-10 2006-09-14 X-Fab Semiconductor Foundries Ag Herstellung eines traegerscheiben-kontakts in grabenisolierten integrierten soi schaltungen mit hochspannungs-bauelementen
US8053897B2 (en) 2005-03-10 2011-11-08 X-Fab Semiconductor Foundries Ag Production of a carrier wafer contact in trench insulated integrated SOI circuits having high-voltage components
US7923345B2 (en) 2005-12-22 2011-04-12 Nxp B.V. Methods relating to trench-based support structures for semiconductor devices
CN101341590B (zh) * 2005-12-22 2011-05-11 Nxp股份有限公司 制造半导体器件的方法
WO2007072406A1 (en) * 2005-12-22 2007-06-28 Nxp B.V. Method of manufacturing a semiconductor device
WO2008058829A1 (de) * 2006-11-17 2008-05-22 Austriamicrosystems Ag Verfahren zur herstellung eines halbleiterbauelements mit zwei gräben
US8383488B2 (en) 2006-11-17 2013-02-26 Austriamicrosystems Ag Method for producing a semiconductor component with two trenches
DE102010006996A1 (de) * 2010-02-05 2011-08-11 Austriamicrosystems Ag Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
DE102010006996B4 (de) * 2010-02-05 2017-08-24 Austriamicrosystems Ag Verfahren zur Herstellung eines Halbleiterbauelements

Similar Documents

Publication Publication Date Title
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE3485880T2 (de) Verfahren zur herstellung von halbleiteranordnungen.
DE10219107B4 (de) SOI-Transistorelement mit einem verbesserten Rückseitenkontakt und ein Verfahren zur Herstellung desselben und Verfahren zur Herstellung eines Ohmschen Kontaktes auf einem Substrat
DE112005003123B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements mit mehreren gestapelten Schichten mit Hybridorientierung
DE102005010944B4 (de) Verfahren zur Herstellung eines Trägerscheibenkontaktes in integrierten Schaltungen mit Hochspannungsbauelementen auf der Basis der SOI-Technologie und integrierte Schaltungen mit entsprechenden Grabenstrukturen
DE69100789T2 (de) Verfahren zur Herstellung einer Mesatransistor-Grabenkondensator-Speicherzellenstruktur.
DE19746448B4 (de) DRAM-Zelle mit einem vertikalen Kanal, welche auf einer isolierenden Schicht gebildet ist, sowie ein Herstellungsverfahren für diese DRAM-Zelle
DE19808168A1 (de) Halbleitereinrichtung und Verfahren zur Herstellung derselben
DE4239142A1 (de)
DE2626739A1 (de) Verfahren zur herstellung von monolithisch integrierten halbleiterschaltungen mit durch ionenbombardement hervorgerufenen dielektrischen isolationszonen
DE102020008064B4 (de) Tiefe grabenisolationsstruktur und verfahren zu deren herstellung
DE10209989A1 (de) Ein fortschrittliches Kondensator-Array-Zellen-Layout für DRAM-Grabenkondensatorstrukturen mit kleinen Durchmessern mittels SOI-Technologie
DE19520958C2 (de) Halbleitervorrichtung mit Wannenbereichen und Verfahren zur Herstellung der Halbleitervorrichtung
DE19509198C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Mehrschichtverbindungsstruktur
DE102008062488B4 (de) Halbleiterbauelement und Verfahren zur Herstellung des Bauelementes
DE19837395A1 (de) Verfahren zur Herstellung einer Halbleiter-Isolationsschicht und eines diese Halbleiter-Isolationsschicht enthaltenden Halbleiterbauelements
DE10360537A1 (de) Tiefe Isolationsgräben
DE102004007242A1 (de) Grabenkondensator mit vergrabener Kontaktbrücke
DE68928951T2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit Bipolartransistoren
DE69025888T2 (de) Halbleiterbauelement mit einem dielektrischen Isolierungsbereich mit der Struktur einer U-förmigen Nut
DE3715232A1 (de) Verfahren zur substratkontaktierung bei der herstellung von durch isolationsgraeben getrennten bipolartransistorschaltungen
DE3625742C2 (de) Integrierte CMOS-Schaltung
DE3927176C2 (de)
EP1415340B1 (de) Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors
DE10261404B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8139 Disposal/non-payment of the annual fee