DE3527502A1

DE3527502A1 - Festwertspeicher und verfahren zur herstellung desselben

Info

Publication number: DE3527502A1
Application number: DE19853527502
Authority: DE
Inventors: Tatsuo Yokohama Kanagawa Baba; Kazushige Atsugi Kanagawa Minegishi; Kenji Isehara Kanagawa Miura; Takashi Zama Kanagawa Morie; Shigeru Chigasaki Kanagawa Nakajima; Toshifumi Somatani
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1984-07-28
Filing date: 1985-07-29
Publication date: 1986-02-13
Also published as: KR860001491A; KR890004470B1; DE3527502C2; JPS6135554A; US4630237A

Description

Die vorliegende Erfindung bezieht sich auf einen Pestwertspeicher (ROM) und ein Verfahren zur Herstellung desselben und insbesondere auf einen Zellenaufbau eines Pestwertspeichers mit hoher Packungsdichte, der einen vertikalen MOSFET (MOS-Feldeffekttransistor) verwendet, und ein Verfahren zur Herstellung desselben.

In einem herkömmlichen Masken-ROM, der einen MOSFET verwendet, werden ein Strom An/Aus-Zustand und die Anwesenheit/Abwesenheit eines MOSFET dazu verwendet, Daten in Form von logisch "1" oder "0" zu speichern. Beispielsweise werden in der Praxis Kontaktloch- und Schwellenspannungschreib-ROMs mit unterschiedlichen Kanaldotierungsgraden oder unterschiedlichen Gateoxidschichtstärken verwendet. Andererseits wird in einem herkömmlichen Kontaktlochschreib-ROM der Datenschreibvorgang am Ende des vollständigen Vorgangs zugunsten einer kurzen Verweilzeit der ROM-Entwicklung ausgeführt, wodurch kostengünstige Masken-ROMs erhalten werden. Ein üblicher Schwellenspannungschreib-ROM erfordert 0,5 Kontaktlöcher/Bit, während ein herkömmlicher Kontaktschreib-ROM ein Kontaktloch/Bit erfordert. Der Schwellenspannungs sehr eib-ROM erfordert eine geringe Anzahl an Kontaktlöchern im Vergleich zu der eines Kontaktlochschreib-ROMs. Aus diesem Grunde ist die Speicherzellengröße eines Schwellenspannungsschreib-ROMs kleiner als die des Kontaktlochschreib-ROMs. Beispielsweise ist der Schwellenspannungsschreib-ROM mittels eines VMOSTr beispielhaft ausgeführt, wie es in IEEE Vol. SC-Il No. 5, Oct. 1976, S. 614 beschrieben ist.

Obwohl die vorangehend erwähnten beiden· ROM-Typen jeweils Vorteile haben, muß eine Zone zur Element-Isolierung zwischen jeder der benachbarten Speicherzellen ausgebildet werden, um sie elektrisch voneinander zu isolieren. Beim Kontaktschreiben ist beispielsweise ein Bereich einer Einheitsspeicherzelle, die eine Zone zur Isolierung des Elementes enthält, ungefähr 10 yum groß, wenn eine Schablonengröße 1,0 um und eine Überdeckungsgenauigkeit 0,2 yum beträgt. Wenn eine Schablonengröße ungefähr 0,5 ^im ist und eine Abweichungsgenauigkeit ungefähr 0,1 Aim

beträgt, so beträgt der Bereich einer Einheitsspeicherzelle

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ungefähr 6 um . Aus diesem Grunde ist das Kontaktschreiben

nicht geeignet für eine Großintegration (LSI) oder für eine hohe Packungsdichte.

Es ist deshalb eine grundsätzliche Aufgabe der vorliegenden Erfindung, einen Festwertspeicher mit einem neuen und verbesserten Aufbau vorzusehen, der für eine hohe Packungsdichte in einem Masken-ROM geeignet, und der ein MOSFET zum Kontaktschreiben oder zum Schwellenspannungsschreiben verwendet, und ein Verfahren zur Herstellung derselben.

Gemäß einer Erscheinungsform der vorliegenden Erfindung ist ein Festwertspeicher vorgesehen, der Speicherzellen umfaßt, von denen jede einen vertikalen mit Metalloxid-Halbleiterfeldeffekttransistor und eine Bitleitung aufweist, wobei der vertikale Metalloxidhalbleiterfeldeffekttransistor eine Gateelektrode hat, die als eine Wortleitung dient, und eine Source/Drain und eine vertikale Kanalzone zwischen den Diffusionslagen, die von ersten und zweiten Diffusionslagen gebildet sind, wobei die Gateelektrode auf einer Seitenwand einer Rinne ausgebildet ist, die im wesentlichen vertikal in einer Hauptoberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps ausgebildet ist, die ersten und zweiten Diffusionslagen in einem oberen Teil des Halbleitersubstrats bzw. in einem Boden der Rinne ausgebildet sind, die Bitleitungen in einem vorbestimmten Schema ausgebildet sind, eine der ersten und zweiten Diffusionslagen mit der Bitleitung über ein Kontaktloch verbunden sind und die andere der ersten und zweiten Diffusionslagen als gemeinsame Stromleitung verwendet werden.

Gemäß einer anderen Darstellungsform der vorliegenden Erfindung ist ein Verfahren zur Ausbildung eines Festwertspeichers vorgesehen, das folgende Schritte umfaßt: Ausbildung einer ersten Diffusionslage eines zweiten Leitfähigkeitstyps in einer Haupt-

oberfläche eines Halbleitersubstrats -eignes: erstOen Leitfähigkeitstyp innerhalb einer vorbestimmten Zone; Ausbildung einer Rinne, die eine Seitenwandoberflache aufweist, die im wesentlichen O rechtwinklig zur Hauptoberfläche des Halbleitersubstrats inner-

I^ halb der vorbestimmten Zone ist; Ausbildung einer gateisolie- ^ renden Schicht (Film) auf einer Wand der Rinne; Ausbildung einer O leitfähigen Lage in einer vorbestimmten Zone einer gateisolierenden Schicht (Film) derart, daß die Rinne nicht vollständig gefüllt wird, und anisotropes Ätzen der leitfähigen Lage und der gateisolierenden Schicht vom Boden der Rinne, wodurch eine Wortleitung gebildet wird, die als eine Gateelektrode auf der Seitenwandober fläche der Rinne dient; Ausbildung einer zweiten Diffusionsschicht (-film) eines zweiten Leitfähigkeitstyps auf dem Boden der Rinne; Ausbildung einer ersten Isolationsschicht (-film) auf der Oberfläche der Wortleitung und Ausbildung eines Materials zum Füllen der Rinne; Ausbildung einer zweiten Isolationsschicht (-film), um eine vollständige Oberfläche zu bedekken; Ausbildung eines Kontaktloches; und Ausbildung (Schabionisierung) der leitfähigen Lage anhand eines Schemas, um die Bitleitung auszubilden.

Weitere Einzelheiten, Zweckmäßigkeiten und Vorteile der Erfindung gehen aus der folgenden Beschreibung der in der schematischen Zeichung dargestellten Ausführungsbeispiele hervor. In der Zeichnung zeigt

Fig. 1 A eine Draufsicht eines Festwertspeichers gemäß einer Ausführungsform der vorliegenden Erfindung,

Fig. IB

und IC jeweils geschnittene Ansichten des ROMs entlang der Linien A-A¹ und B-B¹ von Figur IA,

Fig. 2A eine Draufsicht eines Festwertspeichers gemäß einer anderen Ausführungsform der vorliegenden Erfindung,

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und 2C jeweils geschnittene Ansichten des ROMs entlang der Linien A-A' und B-B' von Fig. 2A,

Fig. 3 eine Ansicht im Schnitt eines ROMs gemäß einer weiteren Ausführungsform der vorliegenden Erfindung,

Fig. 4A

bis 41 jeweils geschnittene Ansichten zur Erklärung der Herstellungsschritte des in den Figuren IA bis IC dargestellten ROMs und

Fig. 5A

bis 5M jeweils geschnittene Ansichten zur Erklärung der Herstellungsschritte des in den Figuren 2A bis 2C dargestellten ROMs.

Die Erfindung wird nun eingehend im Hinblick auf bevorzugte Ausführungformen in Verbindung mit den dazugehörigen Zeichnungen beschrieben.

Die Figuren IA bis IC stellen jeweils einen Festwertspeicher (ROM) gemäß einer Ausführungsform der vorliegenden Erfindung dar. Unter Bezugnahme auf die Figuren IA bis IC bezeichnet die Bezugsziffer 1 eine Polysiliciumschicht (-film), die sowohl als eine Wortleitung als auch als eine Gateelektrode eines vertikalen MOSFETs dient; 2 bezeichnet eine Bitleitung, die an eine n—Typ Diffusionslage angeschlossen ist; 13 bezeichnet eine η-Typ Bitleitung, die an die Diffusionslage angeschlossen ist; 3 bezeichnet ein Kontaktloch zur Verbindung der Bitleitung 2 und der Diffusionslage 13, 4 bezeichnet eine η-Typ gemeinsame Stromleitungsdiffusionsschicht; 5 bezeichnet eine Kanal- dotierte Lage, die eine p-Typ Verunreinigung zur Steuerung einer Schwellenspannung umfaßt; 11 bezeichnet ein p-Typ Halbleitersubstrat; 9a bezeichnet eine matrix- oder gitter- bzw. rostförmige Rinne, die eine Seitenwandoberflache aufweist, die im wesentlichen recht-

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winklig zu einer Hauptoberfläche des Halbleitersubstrats 11 ist, und die Form bzw. ein Muster aufweist, das sich in Richtung parallel zu der Bitleitung verengt und in einer Richtung parallel zu den Wortleitungen erweitert; 10a bezeichnet eine Kanalzone in einer Siliciumzone, die durch die Rinne 9a umgeben ist; 12 bezeichnet eine Siliciumoxidschicht (-film); 15 bezeichnet eine Silizium-Nitridschicht; 17 bezeichnet eine gateisolierende Schicht (Film) zur Ausbildung der Polysiliciumschicht 1; 21 bezeichnet eine Siliciumoxidschicht (-film) und 23 eine Polysiliziumschicht (-film).

Daten mit logisch "1" oder "0" werden nach Maßgabe des Vorhandenseins oder NichtVorhandenseins des Kontaktloches 3 geschrieben. In dem ROM, das den vorangehend beschriebenen Aufbau aufweist, ist jede Speicherzelle durch die gitterförmige Rinne umgeben, so daß jeweils zwei benachbarte Speicherzellen durch die Rinne isoliert sind. Anders als in der konventionellen Technik braucht eine elementenisolxerende Zone nicht ausgebildet zu werden, wodurch eine hohe Packungsdichte erreicht wird. Beispielsweise beträgt eine Speicherzellenabmessung mit dem vorangehend be-

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schriebenen Aufbau ungefähr 2 um , wenn eine 0,5 μτα Norm (Regel) verwendet wird, wodurch eine ausreichend hohe Packungsdichte erreicht wird. Ein vertikaler MOSFET ist als intracellarer Transsistor in einer Zone ausgebildet, die durch die Rinne 9a umgeben ist, wobei die vier Seitenwände der Rinne 9a als ein Kanal dienen. Eine Kanalbreite des sich ergebenden Speicherschaltkreises kann vergrößert werden, wobei der Schaltkreis eine große Belastbarkeit (load drive capability) aufweist, um die Bitleitung mit hoher Geschwindigkeit zu steuern, bzw. zu treiben und um ein Bitleitungssignal zu erfassen (festzustellen). Zusätzlich ist eine längsverlaufende Breite der Rinne unterschiedlich von ihrer querverlaufenden Breite, so daß die intracellare elementenisolierende Zone in einer selbst einstellenden bzw. selbst ausrichtenden Weise ausgebildet werden kann. Infolgedessen kann eine höhere Packungsdichte erreicht werden.

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Die Figuren 2A bis 2C stellen jeweils eine andere Ausfäirungsform der vorliegenden Erfindung dar. Unter Bezugnahme auf die Figuren 2A bis 2C bezeichnet die Bezugsziffer 6 eine Polysiliciumschicht (-film) als eine Bitleitungselektrode; 9b bezeichnet eine Inselrinne (die zu den anderen Rinnen gesondert bzw. diskret angeordnet ist), die Seitenwandoberflächen aufweist, die im wesentlichen rechtwinklig zu einer Hauptoberfläche eines Halbleitersubstrats 11 sind, und die ein Muster aufweist, das sich längs einer Richtung parallel zu einer Bitleitung verengt und längs einer Richtung parallel zu einer Wortleitung erweitert; 10b bezeichnet eine Kanalzone um die Rinne 9b herum; und 31 bezeichnet eine Phosphorsilicatglasschicht (PSG) als eine isolierende Zwischenlage. Anders als in der Ausführungsform der Fig. IA bis IC ist die gemeinsame Stromleitungsdiffusionslage durch eine Bitleitungsverbindungsdiffusionslage ersetzt. Die Diffusionslagen 4, von denen jede als eine gemeinsame Strombahn dient, sind auf den konvex geformten Kanalzonen 10b in einer Matrixform ausgebildet, um einen Widerstand der Diffusionslagen 4 wirksam zu vermindern. Der Speicherzellenbereich dieser Ausführungsform beträgt in derselben

2 Weise wie in der ersten Ausführungsform ungefähr 2 um . Daten mit logisch "1" oder "0" werden nach Maßgabe der Anwesenheit oder Abwesenheit eines Kontaktloches 3 geschrieben. In dem ROM wird die Diffusionsschicht, die auf der Substratoberfläche ausgebildet ist, als die gemeinsame Stromleitung verwendet. Die Diffusionslage als eine Quelle (source), die mit der Bitleitung verbunden ist, wird auf dem Boden der Rinne ausgebildet. Eine besondere elementenisolierende Zone braucht nicht zwischen zwei benachbarten Zellen ausgebildet zu werden, wodurch eine hohe Packungsdichte erreicht wird.

Fig. 3 zeigt eine andere Ausführungsform der vorliegenden Erfindung. Anders als die ROMs der Fig. 1 und 2, die die Datenschreiboperation nach Maßgabe des Vorhandenseins oder Nichtvorhandenseins eines Kontaktloches ausführen, wird gemäß der in Fig. 3 dargestellten Ausführungsform das Datenschreiben nach Maßgabe einer Verunreinigungskonzentration ausgeführt, die in einer

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dotierten p-Typ- Kanallage zur Steuerung der Schwellenspannung enthalten ist. Wenn die Verunreinigungskonzentration, die in der dotierten Kanallage 5 enthalten ist, innerhalb eines Bereiches zwischen 10~° cm " und 10 cm liegt wird, eine untere Schwellenspannung und eine hohe Schwellenspannung, die höher als die Verscrgungsspannung ist, festgesetzt. Wenn in einer-Wortleitung 1 ausgewählt worden ist, werden vertikale MOSPETs in einigen Speicherzellen eingeschaltet und in den verbleibenden Speicherzellen nicht angeschaltet, wodurch der Schreibzustand bzw. die Schreibweise (write mode) festgesetzt wird. Die Größe der Speicherzelle dieser Ausführungsform beträgt in gleicher Weise wie in den Ausführungsformen der Fig. IA bis IC und 2A bis 2C ungefähr

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2 pm . Die Bitschemaanordnungen des fertiggestellten Masken-ROMs sind identisch. Die gespeicherten Daten können streng vertraulich sein.

In den vorangehend beschriebenen Ausführungsformen sind vertikale η-Kanal MOSFETs beispielhaft dargestellt worden. Jedoch kann auch ein vertikaler p-Kanal MOSFET verwendet werden. In diesem Fall weisen die Zonen des vertikalen p-Kanal MOSFET einen Leitfähigkeitstyp auf, der entgegengesetzt zum vertikalen η-Kanal MOSFET ist.

Verfahren zur Herstellung der Festwertspeicher gemäß den Figuren IA bis IC und 2A bis 2C werden nachfolgend beschrieben. In der folgenden Beschreibung wird das Einschreiben der Daten nach Maßgabe des Vorhandenseins/Nichtvorhandenseins eines Kontaktlcchs für die Bitleitung ausgeführt.

Die Figuren 4A bis 4L stellen jeweils Ansichten im Querschnitt zur Erklärung der Herstellungsschritte der in den Figuren IA bis IC dargestellten ROMs dar.

Wie in Fig. 4A dargestellt, wird eine 1 500 Ä dicke Siliziumoxydschicht 12 durch thermische Oxydation auf einer Hauptoberfläche eines Siliziumssubstrats 11 als ein p-Typ Halbleitersubstrat ausgebildet. Arsenionen sind im Substrat 11 in einer Tiefe von

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0,2 yum implantiert, um eine flache" η-Ty p Diffusion's lage 13 auszubilden, die mit der Bit-Leitung über ein Kontaktloch verbunden ist.

Wie in Fig. 4B dargestellt, sind eine 1 um Dicke Siliziumoxydschicht 14 und eine 2 500 A dicke Siliziumnitridschicht 15 durch chemisches Aufdampfen (nachfolgend als CVD beschrieben) ausgebildet, um eine mehrlagige Schicht zu bilden. Eine Abdeckmittelschicht wird ausgebildet und gemäß einem Schema geformt, um ein matrixförmiges Rinnenwiderstandmuster bzw. -schema 16 zu erhalten, das eine Breite von 0,5 jum für eine Rinne parallel zu einer Bitleitungsrichtung aufweist und eine Breite von 1,0 um für eine Rinne parallel zu einer Wortleitung.

Wie in Fig. 4C dargestellt, werden die Siliziumoxydschicht 14, die Siliziumnitridschicht 15 und die Siliziumoxydschicht 12, die ein mehrlagiges Gebilde bilden, nacheinander geätzt, wobei das Rinnenabdeckmittelschema bzw. -muster als eine Maske verwendet wird. Nachdem das Rinnenabdeckmittelschema entfernt worden ist, wird das Siliziumsubstrat 11 durch reaktive Ionenätzung geätzt, wobei das viellagige Schema als eine Maske verwendet wird. Infolgedessen werden eine matrixförmige Rinne 9a mit einer Tiefe von 1 bis 2 jam und eine erhabene Kanalzone 10a ausgebildet.

Wie in Fig. 4D dargestellt, wird, nachdem die Siliziumoxydschicht 14 durch eine Hydrofluorsäurelösung entfernt worden ist, eine Siliziumoberflächenlage in der Rinne 9a von 1 000 A durch ein Fluornitrxdsaurelosungsgemisch geätzt, wodurch eine verunreinigte Schicht in der inneren Oberfläche der Rinne 9a entfernt wird. Nachfolgend wird eine thermische Oxydation ausgeführt, um eine 300 A dicke Siliziumoxydschicht 17 als gateisolierende Schicht zu bilden. Borionen werden von der Oberfläche des sich ergebenden Gebildes implantiert, um eine dotierte Kanallage 5 in einer vorbestimmten Tiefe zu bilden. Die dotierte Kanallage 5 braucht nicht ausgebildet zu werden.

Wie in Fig. 4E dargestellt, wird unter Ausnutzung eines Unterschiedes zwischen der Polysiliziumzunahme auf der Oberfläche des

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Siliziumsubstrats und der Polysiliziumzunahme auf den Seiten- und Bodenoberflächen der Rinne 9a nach Maßgabe von unter niedrigem Druck (LP) ausgeführtem CVD, wobei phosphendotiertes Monosilangas verwendet wird, eine Polysiliziumschicht 1 auf der gesamten Oberfläche ausgebildet. In diesem Falle beträgt die Dicke des Polysiliaiumfilms 1 auf der Oberfläche des Silisiumsubstrats 11 7 000 A, und eine Dicke des Polysiliziumfilms 1 auf der inneren Wandoberfläche der Rinne 9a beträgt ungefähr 3 000 A. Die Polysiliziumschicht 1 wird an der Seite der Rinne 9a nicht vollständig gefüllt, die eine größere Breite hat. Jedoch wird die Polysiliziumschicht 1 vollständig an der Seite der Rinne 9a gefüllt, die eine geringere Breite, wie in Fig. 4L dargestellt, hat.

Wie in Fig. 4F dargestellt, wird nachfolgend durch Verwendung der Ätzungsanisotropie der reaktiven Ionenätzung lediglich der Teil der Polysiliziumschicht auf dem Rinnenboden an der breiten Seite entfernt. Arsenionen werden implantiert, um eine 0,2 μια tiefe η-Typ Diffusionslage 4 auszubilden, die als gemeinsame Stromleitung dient.

Wie in Fig. 4G dargestellt, wird die Gateoxydschicht 17 durch eine Hydrofluorsäurelösung vom Boden der Rinne geätzt, und eine 500 A dicke Siliziumoxydschicht 21 als Isolierschicht wird durch nasse Oxydation auf der Oberfläche der Polysiliziumschicht 1 bei einer Temperatur von 600 ⁰C bis 650 ⁰C ausgebildet. In diesem

Falle wird eine Siliziumoxydschicht 22, die als 100 A dicke Isolationsschicht dient, auf einem Teil des Siliziumsubstrats 11 ausgebildet, der den Boden der Rinne 9a bestimmt bzw. festlegt.

Wie in Fig. 4H dargestellt, wird die Siliziumoxydschicht 22 durch eine Hydrofluorsäurelösung vom Boden der Rinne 9a geätzt. Nachfolgend wird eine phosphordotierte Polysiliziumschicht 23, die eine hohe Phosphorkonzentration und eine Dicke von ungefähr 2

bis 3 000 A aufweist, in der Rinne 9a gefüllt. Das Füllmaterial kann ein anderes Material wie z.B. ein Isolator sein.

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Wie in Fig. 41 dargestellt, wird die Polysiliziumschicht 23 auf der Oberfläche des Siliziumsubstrats durch reaktive Ionenätzung weggeätzt, um die Siliziumoxydschicht 21 freizulegen. Eine thermische Oxydation wird ausgeführt, um eine Siliziumoxydschicht 24 als Isolationsschicht auf der Polysiliziumschicht 23 auszubilden.

Wie in Fig. 4J dargestellt, wird eine Abdeckmittelschicht gebildet und in Form eines Musters ausgeführt, um ein Bitleitungskontakt lochabdeckmittel schema bzw. -muster 25 entsprechend den Schreibdaten zu bilden. Die Siliziumoxydschicht 21, die Polysiliziumschicht 1, die Siliziumnitridschicht 15 und die Siliziumoxydschicht 12 werden nacheinander durch reaktive Ionenätzung entfernt, wobei das Abdeckmittelschema bzw. -muster 25 als eine Maske dient. Das Kontaktloch wird in einer vorbestimmten Zone, die durch die matrixförmige Rinne 9a umgeben ist, ausgebildet.

Wie in Fig. 4K dargestellt, wird, nachdem das Abdeckmittelschema bzw. -muster 25 entfernt worden ist, eine Oxidschicht 26 durch thermische Oxydation auf der inneren Wandoberfläche des Bitleitungskontaktloches ausgebildet. Nachfolgend wird die Oxidschicht durch reaktive Ionenätzung lediglich von der inneren Oberfläche des Kontaktloches entfernt. Eine Aluminiumschicht wird abgelegt und in Form eines Schemas ausgebildet, um die Bitleitungen 2 zu erhalten. Es sei angemerkt, daß die Bitleitung mit der Diffusionslage über ein Kontaktloch oder durch einen Schottky-Übergang bzw. -Verbindung verbunden sein kann.

Die in den Figuren 4A bis 4K dargestellten Ansichten im Schnitt sind längs der Ebene parallel zu den Bitleitungen ausgeführt, um die breite Seite der Rinne darzustellen. Die in Fig. 4L dargestellte Ansicht im Schnitt ist jedoch längs der Ebene parallel zur Wortleitung ausgeführt, um eine schmale Seite der Rinne darzustellen. In der vorangehenden Beschreibung ist die längsverlaufende Breite der Rinne unterschiedlich zu ihrer guerverlaufenden Breite, sie kann jedoch die gleiche wie diese haben. Wenn die längsverlaufende Breite unterschiedlich zur querverlaufenden

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Breite ist, wird die Rinne in selbst einstellender (ausgerichteter) Weise gefüllt, und eine höhere Packungsdichte kann erreicht werden.

Ein Verfahren zur Herstellung des in den Figuren 2A bis 2C dargestellten ROMs wird nachfolgend eingehend beschrieben. Anders als der ROM der Figuren IA bis IC, in der die erhaben geformte Zone, die durch die Rinne umgeben ist, als eine elementbildende Zone benutzt wird, wird in den Figuren 5A bis 5M die abgestufte Rinnenzone und ihr umgebender Bereich als eine elementbildende Zone verwendet.

Wie in Fig. 5A dargestellt wird eine 1 500 A dicke Siliziumoxydschicht 12 durch thermische Oxydation auf einer Hauptoberfläche eines p-Typ Siliziumsubstrats 11 ausgebildet. Arsenionen werden auf eine Tiefe von 0,2 um implantiert, um eine flache n-Typ Diffusionslage zu bilden, die als eine gemeinsame Stromleitung im Siliziumsubstrat 11 dient.

Wie in Fig. 5B dargestellt, werden eine 1 ^m dicke Siliziumoxydschicht 14 und eine 2 500 Ä dicke Siliziumnitridschicht 15 mittels CVD ausgebildet, um eine mehrlagige Schicht zu bilden. Eine Abdeckmittelschicht wird ausgebildet, um die gesamte Oberfläche zu bedecken (umhüllen). Anders als in dem in Fig. 4 dargestellten Verfahren, werden die Inselrinnen (die diskret angeordnet sind) ausgebildet, und die Kanalzonen werden in einer Matrixform ausgebildet. In diesem Falle weist ein AbdeckmitteIschemas bzw. -muster 16 ein Rinnenmuster mit unterschiedlichen Breiten auf, so daß die Kanalzone um die Rinne für jede der Zellen ausgebildet ist und daß eine Breite der Kanalzone (Fig. 5) längs einer Richtung parallel zu einer Bitleitung ungefähr 0,5 /am schmal ist und eine Breite derselben längs einer Richtung parallel zu einer Wortleitung 1,0 pm breit ist.

Wie in Fig. 5C dargestellt, werden die Siliziumoxydschicht 14, die Siliziumnitridschicht 15 und die Siliziumoxydschicht 12, die ein mehrlagiges Gebilde bilden, nacheinander unter Verwendung des

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RinnenabdeckmittelSchemas bzw. -musters 16 geätzt. Nachdem das Abdeckmittelschema bzw. -muster 16 entfernt worden ist, wird das Siliziumsubstrat 11 durch reaktive Ionenätzung unter Verwendung des mehrlagigen Schemas als Maske geätzt, wodurch gesonderte Inselrinnen 9b ausgebildet werden, von denen jede eine Tiefe von 1 bis 2 jum aufweist.

Wie in Fig. 5D dargestellt, wird, nachdem die Siliziumoxydschicht 14 durch eine Hydrofluorsäurelösung entfernt worden ist, ein Siliziumteil der Inselrinne 9b bis zu einer Tiefe von 1 000 A entfernt, wodurch eine Verunreinigungslage auf der Oberfläche der Rinne 9b entfernt wird. Eine 300 A dicke Siliziumoxydschicht 17, die als gateisolierende Schicht dient, wird durch thermische Oxydation ausgebildet, und Borionen werden auf eine vorbestimmte Tiefe zur Ausbildung einer dotierten Kanalschicht 5 implantiert. Die dotierte Kanalschicht 5 braucht jedoch nicht ausgebildet zu werden.

Wie in Fig. 5E dargestellt, wird unter Ausnutzung eines Unterschiedes zwischen dem Polysiliziumzuwachs auf der Oberfläche des Siliziumsubstrats 11 und dem Polysiliziumzuwachs auf der Seite und den Bodenflächen der Rinne 9b nach Maßgabe von unter niedrigem Druck (LP) ausgeführeter CVD, wobei ein phosphendotiertes Monosilangas verwendet wird, eine Polysiliziumschicht 1 auf der gesamten Oberfläche ausgebildet. In diesem Falle beträgt die Dicke der Polysiliziumschicht 1 auf der Oberfläche des Silizium-

Substrats 11 7 000 A, und eine Dicke der Polysiliziumschicht 1 auf der inneren Wandoberfläche der Rinne 9b beträgt ungefähr 3 000 A.

Wie in Fig. 5F dargestellt, wird die Polysiliziumschicht durch Verwendung der Ätzungsanisotropie der reaktiven Ionenätzung lediglich vom Boden der Rinne 9b entfernt.

Wie in Fig. 5G dargestellt, wird, nachdem die Siliziumoxydschicht 14 durch eine Hydrofluorsäurelösung vom Boden der Rinne 9b entfernt worden ist, eine nasse Oxydation bei einer Temperatur von

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600 °C bis 650 °C durchgeführt, um-eixie l~-500'A dicke SiIiziumoxydschicht 21 auszubilden, die als eine Isolationsschicht auf der Oberfläche.der Polysiliziumschicht 1 dient. In diesem

Falle wird eine 100 A dicke Siliziumoxydschicht 22 als eine Isolationsschicht auf der Oberfläche des Siliziumteils ausgebildet, der den Boden der Rinne 9b bestimmt bzw. festlegt.

Wie in Fig. 5H dargestellt, wird die Siliziumoxydschicht 22 durch die Hydrofluorsäurelösung vom Boden der Rinne 9b geätzt. Nachfolgend wird eine phosphordotierte Polysiliziumschicht 6, die eine hohe Phosphorkonzentration und eine Dicke von ungefähr 2 500 bis 3000 A aufweist, mittels CVD in die Rinne 9b gefüllt. Phosphor wird mittels Glühbehandlung eindiffundiert, um eine η-Typ Diffusionslage unter der Rinne 9b zu bilden.

Wie in Fig. 51 dargestellt, wird ein Wortleitungsabdeckmittelschema bzw. -muster 28 (beispielsweise ein kontinuierliches Schema bzw. Muster in einer Richtung rechtwinklig zur Oberfläche von Fig. 41) mittels eines lithographischen Verfahrens ausgebildet. Die Polysiliziumschicht 6, die Siliziumoxidschicht 21 und die Polysiliziumschicht 1 werden nacheinander durch reaktive Ionenätzung unter Verwendung des AbdeckmittelSchemas 28 als Maske geätzt.

Wie in Fig. 5J dargestellt, wird ein Abdeckmittelschema bzw. -muster 29 für ein vorbestimmtes Polysiliziumschichtschema durch ein lithographisches Verfahren ausgebildet, nachdem das Wortleitungsabdeckmittel schema bzw. -muster 28 entfernt worden ist. Die Polysiliziumschicht 6 wird unter Verwendung des Abdeckmittelschemas 29 geätzt. Infolgedessen wird die Polysiliziumschicht 6 unabhängig in Einheiten der Rinnen 9b ausgebildet.

Wie in Fig. 5K dargestellt, wird 1 000 A dicke Siliziumoxidschicht 30, die als Isolationsschicht dient, auf der freigelegten Seitenoberfläche der Polysiliziumschicht 1 und der Oberfläche der Polysiliziumschicht 6 ausgebildet. Eine Phosphorsilikatglasschicht 31 wird durch CVD aufgebracht und flüssig gemacht (verflüssigt) .

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Wie in Fig. 5L dargestellt, wird eine Abdeckmittelschicht durch £3 ein lithographisches Verfahren ausgebildet und geätzt, um ein *-° Bitleitungskontaktlochschema entsprechend der Schreibdaten auszu-CNj bilden. Das Phosphorsilikatglas 31 wird durch reaktive Ionenät- ~? zung unter Verwendung dieses AbdeckmittelSchemas schabionisiert. Das Kontaktloch, das einen vorbestimmten Teil der Polysiliziumschicht freilegt, wird ausgebildet. Nachdem das Abdeckmittelschema entfernt worden ist, wird eine Aluminiumschicht aufgebracht und schabionisiert, um Bitleitungen 2 auszubilden.

Die in Fig. 5A bis 5L dargestellten Querschnitt-Ansichten sind längs der Ebene parallel zu den Bitleitungen ausgeführt, um eine breite Seite der erhaben (konvex) geformten Kanalzone, die durch die Rinne gebildet wird, die gesondert von den anderen Rinnen ausgebildet ist, darzustellen. Die in Fig. 5M dargestellte Querschnitt-Ansicht ist hingegen längs der Ebene parallel zur Wortleitung ausgeführt, um die schmale Seite der erhaben geformten Kanalzone, die durch die Rinne gebildet wird, darzustellen. Die Breite in Längsrichtung der Rinne in den Figuren 5A bis 5L ist unterschiedlich zu ihrer Breite in Querrichtung, aber kann auch diegleiche sein.

Der Datenschreibvorgang der in den Fig. 4A bis 4L und 5A bis 5M gezeigten Verfahren wird unter Verwendung des Bitleitungskontaktloches ausgeführt. Es kann jedoch eine Maske entsprechend der Eingangsdaten bereitet werden, wenn die dotierte Kanalschicht in dem Schritt der Darstellungen von Fig. 4D oder 5D ausgebildet wird, wobei die Kanaldotierung durch die Maske ausgeführt werden kann, wodurch leicht die Schwellenspannungen der jeweiligen Speicherzellen verändert werden können. Der gleiche Herstellungsvorgang kann für den Schreibvorgang durch Kanaldotierung benutzt werden. Die Schwellenspannungschreibtypstruktur kann zusammen mit der Kontaktlochschreibtypstruktur verwendet werden. Im in Fig. 5H dargestellten Schritt umfaßt die Diffusionslage 13 eine Diffusionslage, die durch Glühbehandlung ausgebildet wird. Die Diffusionslage 13 kann jedoch auch durch Ionenimplantation ausgebildet werden, wie dies in Fig. 4F dargestellt ist.

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Unter Bezugnahme auf die Darstellungen der Figuren 4A bis 4K bzw. rsi 5A bis 5L werden die Diffusionslagen (Figuren 4B und 5G) auf den ~? Substratoberflächen jeweils bei den ersten (frühen) Schritten E— ausgeführt. Diese Diffusionslagen können jedoch auch durch Ionen-

L₀ implantation in den Schritten der Darstellungen der Figuren 4J ^ bzw. 51 ausgebildet werden.

Gemäß der vorliegenden Erfindung wird eine Wortleitung, die als Gateelektrode dient, auf der inneren Wandoberfläche der Rinne ausgebildet, die im wesentlichen rechtwinklig zur Hauptoberfläche des Halbleitersubstrats ist, und Diffusionsschichten, die als Source/Drainzonen dienen, werden auf den oberen und unteren Kanalzonen ausgebildet, wodurch ein vertikaler MOSFET gebildet wird, der als intracellarer Transistor dient. Ein vorbestimmtes Bit1eitungsschema bzw. -muster wird auf der Oberfläche des Substrats ausgebildet. Eine der Diffusionslagen wird bzw. ist elektrisch mit der Bitleitung über das entsprechende Kontaktloch verbunden. Die andere Diffusionslage dient als gemeinsame Stromleitung. Aus diesem Grunde braucht die elementenisolierende Zone nicht ausgebildet zu werden, kann die Speicherzellengröße vermindert werden, und es kann eine hohe Packungsdichte derselben erreicht werden.

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η.-

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Claims

26. Juli 1985

Nippon Telegraph and Telephone Corporation, 1-6, Uchisaiwaicho 1-chome, Chiyoda-ku, Tokyo, Japan

Festwertspeicher und Verfahren zur Herstellung desselben

Patentansprüche :

1, Festwertspeicher (ROM) mit Speicherzellen, dadurch gekennzeichnet, daß jede Speicherzelle einen vertikalen Retalloxid-Halbleiter-Feldeffekttransistor und eine Bitleitung umfaßt, wobei

der vertikale Metalloxid-Halbleiter-Feldeffekttransistor eine Gateelektrode aufweist, die als Wortleitung dient, und eine Quelle/ Abfluß (Source/Drain) sowie eine vertikale Kanalzone zwischen Diffusionslagen, die von $ ersten und zweiten Diffusionslagen gebildet sind,

die Gateelektrode ist auf einer Seitenwand einer Rinne ausgebildet ist, die im wesentlichen vertikal in einer Haupoberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps ausgebildet ist,

die ersten und zweiten Diffusionlagen in einem oberen Teil des Halbleitersubstrats bzw. in einem Boden der Rinne ausgebildet sind,.

die Bitleitungen in einem vorbestimmten Schema ausgebildet sind,

eine der ersten und zweiten Diffusionslagen mit der Bitleitung durch ein Kontaktloch verbunden sind, und

die andere der ersten und zweiten Diffusionsiagen als gemeinsame Stromleitung verwendet wird.
2. Speicher nach Anspruch 1, dadurch gekennzeichnet , daß das Kontaktloch entsprechend den Schreibdatsn ausgebildet ist.
3. Speicher nach Anspruch 1 oder 2, dadurch α e kennzeichnet, daß die vertikale Kanalzone eine vertikal dotierte Zone umfaßt.
4. Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß dia Rinne eine gitterförmige Rinne umfaßt, die Speicherzeiis sich in einer Zone befindet, die von der gitterförmigen Rinne umgeben ist, und die zweite Diffusionslage als gemeinsame Stromleitung verwendet wird.
5. Speicher nach Anspruch 4, dadurch gekennzeichnet , daß die Rinne ein Muster bzw. eine Form aufweist, die sich in einer Richtung parallel zur Bitleitung verengt und in einer Richtung parallel zur Wortleitung erweitert, wobei ein sich verengender Teil des Musters von der Gateelektrode und ein sich erweiterndes Teil des Musters der Rinne von der Gateelektrode und anderem Material gefüllt ist.
6. Speicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Rinne eine inselartige Rinne umfaßt und eine Speicherzellenzone in der inselartigen Rinne angeordnet ist.
7. Speicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Abstand zwischen benachbarten Rinnen eine Form bzw. ein Muster aufweist, das sich längs einer Richtung

parallel zur Bitleitung verengt und längs einer Richtung parallel zur Wortleitung erweitert, und die erste Diffusionslage als Stromleitung verwendet wird.
8. Speicher nach einem der Ansprüche 1 bis 7, d a durch gekennzeichnet, daß die vertikale Kanalzone eine Kanal- dotierte Zone umfaßt, deren Verunreinigungskonzentration einer Schreibinformation (write data) entspricht.
9. Speicher nach Anspruch 8, dadurch gekennzeichnet , daß die dotierte Kanalzone eine Verunreinigungskonzentration entsprechend den Schreibinformationen (write data) aufweist.
10. Verfahren zur Herstellung eines Festwertspeichers (ROM), gekennzeichnet durch folgende Schritte: *

Ausbildung einer ersten Diffusionslage eines zweiten s. Leitfähigkeitstyps in einer Hauptoberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps innerhalb einer vorbestimmten Zone;

Ausbildung einer Rinne, die eine Seitenwandoberflache aufweist, die im wesentlichen senkrecht, zur Hauptoberfläche des Halbleitersubstrats innenhalb der vorbestimmten Zone ist;

Ausbildung einer gateisolierenden Schicht (Films) auf einer Wand der Rinne;

Ausbildung einer leitfähigen Lage in einer vorbestimmten Zone einer gateisolierenden Schicht so, daß die Rinne nicht vollständig gefüllt wird, und anisotropes Ätzen der leitfähigen Lage und der gateisolierenden

Schicht vom Boden der Rinne, wodurch eine Wortleitung gebildet wird, die als Gateelektrode auf der Seitenwandoberfläche der Rinne dient;

Ausbildung einer zweiten Diffusionslage des zweiten Leitfähigkeitstyps am Boden der Rinne;

Ausbildung einer ersten Isolationsschicht (-films) auf der Oberfläche der Wortleitung und Ausbildung eines Materials, um die Rinne zu gefüllen;

Ausbildung einer zweiten Isolationsschicht (-films), um eine vollständige Oberfläche zu bedecken;

Ausbildung eines Kontaktlochs; und

Ausformen (Schabionisieren) der leitfähigen Lage gemäß einem Schema zur Ausbildung einer Bitleitung.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt der Ausbildung der ersten Diffusionslage vor der Ausbildung der Wortleitung anstatt vor der Ausbildung der Rinne ausgeführt wird.
12. Verfahren nach Anspruch 10 oder 11, dadurch ge-kennzeichnet, daß der Schritt der Ausbildung der Rinne den Schritt zur Ausbildung einer gitterförmigen Rinne umfaßt.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der Schritt der Ausbildung der Rinne den Schritt der Ausbildung einer gitterförmigen Rinne umfaßt, deren Breite längs einer Richtung parallel zur Bitleitung schmaler als die längs einer Richtung parallel zur Wortleitung ist, und daß der

Schritt der Ausbildung der leitfähigen Schicht den Schritt des vollständigen Füllens der lsitfähigen Schicht in der Rinne und der Ausbildung der leitfähigen Schicht auf den Wandoberflächen der Rinne längs der Richtung parallel zur Wortleitung umfaßt.
14. Verfahren nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß der Schritt der Ausbildung des Kontaktloches die Schritte der Ätzung der zweiten Isolationsschicht oberhalb der ersten Isolationslage und der leitfähigen Lage zur Ausbildung der Wortleitung, um die Diffusionslage freizulegen, und der Ausbildung einer dritten Isolationsschicht auf einer Seitenwandoberfläche des Kontaktloches umfaßt.
15. Verfahren nach einem der Ansprüche 10 bis 14, dadurch gekennzei cn net, daß der Schritt der Ausbildung des Kontaktloches den Schritt der Ausbildung eines Kontaktloches nach Maßgabe von Schreibinformationen umfaßt.
16. Verfahren nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, daß

der Schritt der Ausbildung der Rinne der Schritt der Ausbildung einer inseiförmigen Rinne ist,

der Schritt der Ausbildung des Materials, um die Rinne zu füllen, die Schritte zum Füllen einer verunreinigungsdotierten leitfähigen Lage in der Rinne in Kontakt mit einem Teil des Halbleitersubstrats, der den Boden der Rinne bildet, und das Füllen der Rinne umfaßt,

der Schritt der Ausbildung der zweiten Diffusions-

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lage den Schritt der Diffusion der Verunreinigung der verunreinigungsdotierten leitfähigen Lage in den Boden der Rinne mittels einer Glühbehandlung umfaßt, und

der Schritt der Ausbildung des Kontaktloches oberhalb der Rinne den Schritt der Ätzung der zweiten Isolationsschicht auf der Rinne und das Freilegen der verunreinigungsdotierten leitfähigen Lage umfaßt.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet , daß der Schritt der Ausbildung des Kontaktloches den Schritt der Ausbildung eines Kontaktloches nach Maßgabe von Schreibdaten (write data) umfaßt.
18. Verfahren nach einem der Ansprüche 10 bis 17, dadurch gekennzeichnet, daß der Schritt der Ausbildung der zweiten Diffusionslage den Schritt der Ausbildung einer Diffusionslage eines zweiten Leitfähigkeitstyps mittels Ionenimplantation umfaßt.
19. Verfahren nach einem der Ansprüche 10 bis 18, dadurch gekennzeichnet, daß das Verfahren den Schritt der Ausbildung einer dotierten Kanalzone im Halbleitersubstrat um die Rinne herum umfaßt, wobei die dotierte Kanalzone einen ersten Leitfähigkeitstyp aufweist.

BAD ORIGINAL