KR890004470B1 - 독출전용 기억장치와 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1(a)도는 본 발명에 따른 기억장치중 일시예의 평면도.
제1(b)도는 제1(c)도는 제1(a)도의 IB-IB선 및 IC-IC선 단면도.
제2(a)도는 본 발명에 따른 기억장치중 다른 실시예의 평면도.
제2(b), 제2(c)도는 제2(a)도의 ⅡB-ⅡB선 및 ⅡC-ⅡC선단면도.
제 3 도는 본 발명에 따른 기억장치중 또 다른 실시예의 단면도.
제4(a)도∼제4I도는 제1(a)도∼제1(c)도에 도시된 기억장치의 제조단계를 설명하기 위한 단면도.
제5(a)도∼제5(m)도는 제2(a)도∼제2(c)도에 도시된 기억장치의 제조단계를설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 다결정 실리콘막 2 : 비트선
3 : 콘택트 홀 4, 13 : n형 확산층
5 : 챈널 도우프 층 10 : 챈널영역
11 : p형 반도체기판 12, 21 : 실리콘 산화막
23 : 다결정 실리콘막
본 발명의 독출전용 기억장치(read-only-memory ; 이하 ROM이라 약칭함)와 그 제조방법에 관한 것으로, 특히 종형 MOSFET(vertical MOSFET)를 이용한 고밀도의 ROM과 그 제조방법에 관한 것이다.
MOSFET를 이용한 종래의 마스트 ROM에 있어서는, MOSFET의 유무와 전류의 ON/OFF상태가 논리"1" 이나 "0"의 데이터를 저장하는데에 사용되었다. 예컨대, 챈널 도우프량이나 게이트 산화막의 두께가 다른 콘택트홀과 드레숄드전압 기억방식의 ROM들이 실용화 되어있다.
한편, 종래의 콘택트 홀 기입방식의 ROM(contact hole write type ROM)에 있어서는 ROM 개발이 짧은 전향시간으로 되도록 전공정중 최종단계에서 데이터의 기입이 실시되고 있는바, 이로써 저렴한 가격의 마스크 ROM을 만들 수 있었다. 또한 상기 콘택트 홀 기입방식의 ROM이 1비트당 한개의 콘택트 홀을 필요로 하는 반면에 상기한 드레숄드전압 기입방식의 ROM은 1비트당 0.5개의 콘택트 홀을 필요로 하고 있으므로, 드레숄드전압 기입방식 ROM의 메모리 셀의 크기는 콘택트 홀 기입방식의 ROM보다 작다. 이러한 드레숄드전압 기입방식의 ROM은 일예로 IEEE에서 1976년 10월 발간된 vol SC-11, NO.5,614페이지 기재되어 있는 VMOSTr로 구현된 바 있다.
상기한 두가지 방식의 ROM은 제각기 잇점을 가지고 있지만, 소자분리영역은 메모리 셀들을 서로 전기적으로 분리시키기 위해서 인접해 있는 각 메모리 셀의 사이에 형성시켜야 한다. 예컨대, 콘택트 홀 기입방식의 ROM에 있어서 소자분리영역을 포함하고 있는 단위 메모리 셀의 영역은 패턴 사이즈가 1.0㎛이고 오버레이 정도(overlay accuracy)가 0.2㎛인 경우에 약 10㎛2가 된다. 또한, 패턴사이즈가 약 0.5㎛이고 배열정밀도가 약 0.1㎛일 경우에 단위 메모리 셀의 영역은 약 6㎛2가 된다. 따라서 콘택트 홀에 대한 기입은 대규모 집적화나 고밀도화에 대해 적당하지가 않은 것이다.
본 발명은 상기한 점을 감안하여 만들어진 것으로, 콘택트 홀 기입이나 드레숄드전압 기입을 위한 MOSFET를 이용하는 마스크 ROM에 있어서 고밀도화에 적합하게끔 향상된 구조의 새로운 ROM을 제공하고자 함에 그 목적이 있는 것이다.
이러한 본 발명에 따르면, 종형 MOSFET트랜지스터와 비트선을 구비하고 있는 메모리셀로 구성되어진 ROM이 제공되는바, 이 종형MOSFET는 워드선으로 기능하는 게이트 전극과 소오스/드레인으로 동작하는 제1, 제 2 확산층으로 구성된 확산층간에 있는 수직 챈널영역을 구비하고 있다. 상기 게이트 전극은 도랑(trench)의 측면상에 형성되는데, 이 도랑은 제 1 도전형인 반도체기판의 주표면에 대하여 수직적으로 형성된다. 또한, 제1, 제 2 확산층은 반도체기판의 상부와 도랑의 하부에 각각 형성된다. 그리고 비트선은 소정의 패턴으로 형성되며, 상기 제1, 제 2 확산층중의 하나의 콘택트 홀을 매개하여 상기 비트선에 접속되고 다른하나는 공통 전류선으로 사용된다.
상기와 함께 본 발명은 ROM의 제조방법도 제공하고 있는바, 이 제조방법은 다음과 같은 단계로 구성된다.
즉, 소정의 영역에서 제 1 도전형인 반도체기판의 주표면에 제 2 도전형인 제 1 확산층을 형성시키는 단계와, 소정의 영역내에서 상기 반도체기판의 주표면에 수직인 측면을 갖는 도랑을 형성시키는 단계 ; 상기 도랑을 완전히는 채우지 않게끔 게이트 절연막중 소정의 영역에 도전층을 형성시키는 단계 ; 도랑의 저면부로부터게이트 절연막과 도전층을 비등방적으로(anisotropically)엣칭시켜서, 상기 도랑의 측면부상에서 게이트 전극으로 동작하는 워드선을 형성시키는 단계 ; 상기 도랑의 저면부에 제 2 도전형인 제 2 확산층을 형성시키는 단계 ; 상기 워드선의 표면상에 제 1 절연막을 형성시키는 단계와 도랑을 매립시키는 물질을 형성시키는 단계 : 전표면을 덮도록 제 2 절연막을 형성시키는 단계 : 콘택트 홀을 형성시키는 단계 및, 비트선을 형성시키게끔 도전층을 패터닝(patterning)하는 단계등으로 제조방법이 구성된다.
이하 예시도면에 의거하여 본 발명을 상세히 설명하면 다음과 같다.
제1(a)도~제1(c)도는 본 발명의 일실시예에 따른 ROM의 구조도로서, 도면의 부호 1은 종형 MOSFET의 게이트 전극처럼 워드선으로 동작하는 다결정 실리콘막, 2는 n형 확산층에 연결되는 비트선, 13은 n형 비트선접속 확산층, 3은 비트선(2)과 확산층(13)을 접속시키기 위한 콘택트 홀, 4는 n형 공통전류선 확산층, 5는 드레숄드전압을 제어하기 위하여 p형 불순물을 함유하고 있는 챈널 도우프층, 11은 p형 반도체기판 9a는 반도체기판(11)의 주면에 대해 수직인 측면부를 갖고 있으며 매트릭스형상이나 격자형상으로 되어있고 비트선에 평행인 방향으로는 좁은 패턴인 한편 워드선에 평행인 방향으로는 넓은 패턴으로 되어있는 도랑, 10a는 도랑(9a)으로 둘러싸인 실리콘영역내의 챈널영역, 12와 21은 실리콘 산화막, 23은 다결정 실리콘막을 각각 나타낸 것이다.
논리"1"이나 "0"의 데이터는 콘택트 홀(3)의 유무에 따라서 기입(write)된다. 상기 구조의 ROM에 있어서는 각 메모리 셀들이 격자형상의 도랑으로 둘러싸여 있으므로 인접한 두 개의 메모리 셀을 도랑에 의해 분리 되어진다. 종래의 기술과는 달리 소자분리영역을 형성시킬 필요는 없으므로 고밀도화가 달성될 수 있다.
예컨데, 상기 구조에서 0.5㎛루울을 사용한다면 메모리 셀의 크기가 약 2㎛2으로 되어 충분히 높은 고밀도화가 달성되는 것이다. 내부 셀트랜지스터로서의 종형 MOSFET는 도랑(9a)과, 챈널로 동작하는 도랑(9a)의 4측면으로 둘러싸인 영역에 형성된다. 결과적인 기억회로의 챈널폭은 증가될 수 있고, 이 회로는 높은 속도로 비트선을 구동시키고 비트선 신호를 검출할 수 있는 커다란 부하구동능력을 지니게 된다.
게다가 도랑의 깊이는 폭과 그 길이가 다르기 때문에 내부 셀 소자분리영역을 자가배역방식(self-alignedmanner)으로 형성시킬 수 있다. 결과적으로 고밀도화를 구현할 수 있는 것이다.
제2(a)도∼제20도는 본 발명의 다른 실시예를 도시한 것으로, 미설명 부호 6은 비트선 전극으로 동작하는 다결정 실리콘막이고, 9b는 도랑, 10b는 상기 도랑(9b)주변이 챈널영역, 31은 층간 절연막을 동작하는 인규산염 유리막(PSG)이다.
이 일시예에서는 상기 제1(a)도∼제IC도와는 달리, 공통전류선 확산층이 비트선 접속 확산층과 바뀌어있다.
각기 공통전류통로로 동작하는 확산층(4)은 凸형의 챈널영역(10b)상에 형성되는 바, 이는 확산층(4)의 저항성분을 효과적으로 감소시키기 위한 것이다. 본 실시예의 메모리 셀 영역은 첫번째 실시예와 마찬가지로 약2㎛2정도이다. 그리고 논리"1"이나"0"의 데이터는 콘택트 홀(3) 유무에 따라 기입된다. ROM에 있어서 반도체기판상에 형성되는 확산층은 공통전류선으로 사용된다. 비트선에 접속되는 소오스로서의 혹산층은 도랑의 저면부에 형성된다.
또한, 인접한 두 메모리 셀간에 특별히 소자분리영역을 형성시킬 필요가 없으므로 고밀도화를 달성할 수 있다.
제 3 도는 본 발명의 또다른 실시예를 나타낸 것으로, 콘택트 홀의 유무에 따라 데이터의 기입동작을 실시하는 제 1 도와 제 2 도의 예와는달리 이 실시예에서는 드레숄드전압을 제어하기 위한 p형의 챈널 도우프층(5)내에 함유되어 있는 불순물의 농도에 따라 데이터의 기입동작이 실시된다. 이 불순물 농도가 1016㎝-3와 1018㎝-3사이에 있을 때, 저드레숄드전압과 전원전압보다 높은 고드레숄드전압이 셋팅되는 바, 워드선(1)이 선택될 때 몇몇의 메모리 셀내에 있는 종형 MOSFET들은 턴-온 되고, 잔여 메모리 셀들은 턴-온 되지 않는다. 따라서 기입 모우드로 셋팅되는 것이다. 이 실시예에서의 메모리 셀 영역은 전술한 두 실시예와 마찬가지로 약 2㎛2정도이며, 제조가 끝난 마스크 ROM의 레이아웃 비트패턴은 동일한다 그리고 저장된 데이터는 기밀유지가 가능하다.
상기 세 실시예에 있어서는 n챈널 종형 MOSFET를 대상으로 하였지만 이는 p채널형으로 바뀔 수 있는 바, 이때에는 도전형이 반대로 바뀌어진다.
다음에는 이상에서 제1(a)도∼제2(c)도로 설명한 ROM의 제조방법을 설명하는데, 여기에서는 비트선에 대한 콘택트 홀의 유무에 따라 데이터 기입이 실시되는 것으로 한다.
제4(a)도∼제4(l)도는 제1(a)도∼제1(c)도로 설명한 ROM의 제조방법를 설명하기 위한 것이다.
제4(a)도에 도시된 것처럼, 1500Å두께의 실리콘 산화막(12)은 p형 반도체기판인 실리콘기판(11)주표면상에 열(熱)적으로 산화되어 형성된다. 그리고 비소이온이 기판(11)내로 주입되어 깊이 0.2㎛의 얕은 n형 확산층(13)이 형성된다. 이는 콘택트 홀을 통하여 비트선에 접속될 것이다.
다음으로, 제4(b)도에서 처럼 1㎛두께의 실리콘 산화막(14)과 2500Å두께의 실리콘 질화막(15)이 화확적인 기상성장법(CVD법)에 의해 형성되어 다층막이 구성된다.
다음에는 매트릭스형상의 도랑 레지스트 패턴(16)을 얻기 위하여 레지스트막이 형성되어 패턴화되는 바, 이 레지스트 패넌(16)은 도랑을 위해 비트선과 평행인 방향으로는 0.5㎛의 폭으로, 워드선과 평행인 방향으로는 1.0㎛의 폭으로 된다.
그후 제4(c)도에서 처럼, 다층구조를 구성하는 실리콘 산화막(14)과 실리콘 질화막(15)및 실리콘 산환막(12)이 도랑 레지스트 패턴을 마스크로 하여서 연속적으로 엣칭된다. 상기 도랑 레지스트 패턴이 제거된 후에는 다층구조의 패턴을 마스크로 사용하는 반응성 이온 엣칭법에 의해 엣칭된다. 결과적으로 1∼2㎛깊이의 매트릭스형상도랑(9a)과 凸형 챈널영역(10a)이 형성된다.
다음으로, 제4(d)도에 도시한 바와같이, 플루오르화 수소산 용액에 의하여 실리콘 산화막(14)이 제거된 후에 도랑(9a)내의 실리콘 표면층은 플루오르화 질소산 혼합용액에 의해 1000Å이 엣칭된다. 따라서 도랑(9a)내에 내부표면에 있던 오염층이 제거된다. 그후 연속적으로 열적인 산화가 실시되어서, 게이트 절연막으로 동작하는 300Å두께의 실리콘 산화막(17)이 형성된다. 다음에는 표면으로부터 보론 이온이 주입되어 소정의 깊이에 챈널 도우프 층(5)이 형성된다. 그런데 이 챈널 도우프 층(5)을 꼭 형성시킬 필요는 없다.
다음으로, 제4(e)도는 도시한 것처럼, 실리콘기판(11)이 표면상의 다결정실리콘 성장도와, 도랑(9a)의 저면부 및 측면부의 다결정실리콘 성장도의 차이를 이용하여 인도우프 모노실란 개스를 사용하는 저압 CVD법이 실시된다. 이로써 전표면상에 다결정 실리콘막(1)이 형성되어진다.
이러한 경우 기판(11)상에서 다결정 실리콘막(1)의 두께는 1000Å이 되며, 도랑(9a)측면부상의 두께는 3000Å이 된다. 상기한 다결정 실리콘막(1)은 넓은 폭을 갖고 있는 도랑(9a)의 측면부에 완전히 매립될 필요는 없지만, 제4(l)도에서처럼 좁은 폭을 갖고 있는 도랑(9a)의 측면부에는 완전히 매립되어져야한다.
다음으로, 제4(f)도에서처럼 반응성 이온 엣칭법의 비등방성 엣칭을 이용하여 도랑 저면부상의 다결정 실리콘막 일부만이 제거되고, 비소 이온이 주입되어 공통 전류선으로 동작으로 n형 확산층(4)이 0.2㎛두께로 형성된다. 그후에는 제4(g)도에 도시된 것처럼 게이트 산화막(17)이 플루오르화 수소산 용액에 의해 도랑의 저면부로부터 엣칭되고, 절연막으로 동작하는 1500Å두께의 실리콘 산화막(21)이 습식 산화방법으로 형성된다. 이 습식산화는 600∼650℃의 온도에서 다결정 실리콘막(1)의 표면상에서 실시되는바, 이러한 경우에는 100Å두께의 절연막으로 동작하는 실리콘 산화막(22)이 도랑(9a)의 저면부를 규정하는 실리콘기판(11)의 일부상에 형성된다.
다음으로 제4(h)도에 도시한 것처럼, 실리콘 산화막(22)이 도랑(9a)의 저면부로부터 플루오르화 수소산용액에 의해서 엣칭된다. 연속적으로 높은 인 밀도로 되어있고 두께 약 2500∼3000Å의 인도우프 다결정 실리콘막(23)이 도랑(9a)내에 매립된다. 매립물질은 절연체와 같은 다른 물질이 될 수도 있다.
그후 제4(i)도에 도시한 것처럼, 실리콘기판(11)의 표면상에 있는 다결정 실리콘막(23)이 반응성 이온엣칭법에 의해 엣칭되어 실리콘 산화막(21)이 노출된다.
그후 열적인 산화가 실시되어 다결정 실리콘막(23)상에서 절연막으로 동작하는 실리콘 산화막 (24)이 형성된다.
다음으로, 제4(j)도에 도시한 것처럼 레지스트막이 형성되고 패턴화되어 기입 데이터에 대응되는 비트선 콘택트 홀 레지스트 패턴(25)이 형성된다. 그리고는 실리콘 산화막(21)과 다결정 실리콘막(1), 실리콘 질화막(15), 실리콘 산화막(12)이 레지스트 패턴(25)을 마스코로 사용하는 반응성 이온 엣칭법에 의해 연속적으로 제거된다. 그래서 콘택트 홀은 매트릭스 형상의 도랑(9a)에 의해 둘러싸여진 소정의 영역에 형성되어진다.
그후, 제4(k)도에 도시한 것처럼 레지스터 패턴(25)이 제거된 다음에 비트선 콘택트 홀의 내부 측면부상에 열적인 산화에 인하여 산화막(26)이 형성된다. 다음으로 산화막(26)이 콘택트 홀의 내부면만으로부터 반응성 이온엣칭법에 의하여 제거된다. 여기에서 비트선은 콘택트 홀을 매개하여 확산층에 접속되거나 쇼트키접합에 의해 접속될 수 있는 점에 유의해야 한다. 제4(a)도∼제4(k)도는 도랑의 넓은폭을 도시하기 위하여 비트선에 평행인 면을 따라 단면도로 나타낸 것이지만, 제4(l)도는 도랑의 좁은쪽을 도시하기 위하여 워드선에 평행인 면을 따라 단면도로 나타낸 것이다.
상기 설명에 있어서 도랑의 세로폭은 가로폭과 다르게 되어 있으나 같을 수도 있으며, 도랑은 자가배열방식으로 매립될 수 있기 때문에 고밀도화가 달성된다.
다음에는 제2(a)도∼제2(c)도에 도시한 ROM의 제조방법을 설명한다. 이 예는 제1(a)도∼제1(c)도의 ROM과는 달리, 도랑이 소자형성영역으로 사용되는 바, 도랑의 구석부분과 도랑의 주변영역이 소자형성영역으로 사용된다.
우선, 제5(a)도에 도시한 것처럼, p형 실리콘기판(11)의 표면상에 열적인 산화방법으로 1500Å두께의 실리콘산화막(12)이 형성된다. 그리고 비소이온이 주입되어 실리콘기판(11)내에서 공통전류선으로 동작하는 얕은 n형 확산층(4)이 0.2㎛두께로 형성된다.
다음으로 제5(b)도에 도시한 것처럼, 1㎛두께의 실리콘 산화막(14)과 2500Å두께의 실리콘 질화막(16)이 CVD법으로 형성되어서 다층막이 형성되어진다. 그리고는 레지스트막이 전표면상에 형성된다. 그런데, 전술한 제 4 도에서와는 달리 별개로 위치하는 도상의 도랑이 형성되고 챈널영역이 매트릭스형상으로 형성된다. 이러한 경우에 레지스트 패턴(16)은 다른폭의 도랑패턴을 구비하고 있으므로 챈널영역은 각 셀에 대하여 도랑의 주위에 형성되며, 챈널영역의 폭은 비트선과 평행으로 약0.5㎛정도로 좁고, 워드선과 평행인 폭은 1.0/㎛정도로 넓다.
다음으로, 제5(c)도에 도시한 것처럼, 다층 구조를 구성하는 실리콘 산화막(14)과 실리콘 질화막(15) 및 실리콘 산화막(12)이 도랑 레지스트 패턴(16)에 의거연속적으로 엣칭된다.
이 레지스트 패턴(16)이 제거된 후에는 다층패턴을 마스크로 사용하는 반응성 이온 엣칭법에 의하여, 실리콘기판(11)이 엣칭되므로 깊이 1∼2㎛인 분리된 도상의 도랑이 형성된다.
그후, 제5(d)도에 도시한 것처럼, 플루오르화 수소산 용액에 의해 실리콘 산화막(14)이 제거된 후 도상의 도랑(9b)내에 있는 실리콘부분이 1000Å깊이로 제거되므로 도랑(9b)상의 오염층이 제거된다. 다음에는 게이트절연막으로 동작하는 300Å두께의 실리콘 산화막(17)이 열적인 산화방법으로 형성되고, 보론이온이 소정의 깊이로 주입되어 챈널 도우프 층(5)이 형성된다. 한데, 이 챈널 도우프 층(5)을 반드시 형성시킬 필요는 없다.
다음으로, 제5(e)도에 도시한 것처럼 실리콘 기판(11)표면상의 다결정실리콘 성장도와, 도랑(9b)의 측면부 및 저며부상의 다결정실리콘 성장도간의 차이를 이용하고 인 도우프 모노실란 개스를 이용한 저압CVD법에 의하여, 다결정 실리콘막(1)이 전표면상에 형성된다. 이러한 경우에 실리콘기판(11)상의 다결정 실리콘막 두께는 7000Å이고, 도랑(9b)의 내부벽면상의 다결정 실리콘막의 두께는 3000Å정도이다.
다음으로, 제5(f)도에 도시한 것처럼, 비등방성 이온 엣칭법에 의해 도랑(9b)의 저면부만으로부터 다결정 실리콘막에 제거된다.
그후, 제5(g)도에 도시한 것처럼, 플루오르화 수소산 용액에 의하여 도랑(9b)의 저면부로부터 실리콘 산화막(17)이 제거된 다음, 600∼650℃의 온도에서 습식산화방법에 의하여 1500Å두께의 실리콘 산화막(다결정실리콘막 1의 표면상에서 절연막으로 동작함)(21)이 형성된다.
이러한 경우, 절연막인 100Å두께의 실리콘 산화막(22)이 도랑(9b)의 저면부를 규정하는 실리콘 부분의 표면상에 형성된다.
다음으로, 제5(h)도에 도시한 것처럼, 실리콘 산화막(22)은 도랑(9b)의 저면부로부터 플루오르화 수소산 용액에 의하여 엣칭되고, 연속적으로 높은 인 밀도로 되어 있고 두께가 2500∼3000Å정도인 인 도우프 다결정 실리콘막(6)이 CVD법에 의하여 도랑(9b)내에 매립된다. 이 인은 가열되어 확산되므로 도랑(9b)의 아래에 확산층(13)이 형성된다.
다음으로, 제5(i)도에 도시한 것처럼, 워더선 레지스트 패턴(28 : 예컨대 제4I도의 표면에 수직인 방향으로 연속적인 패턴)이 사진법으로 형성된다. 그리고는 다결정 실리콘막(6)과 실리콘 산화막(21) 및 다결정 실리콘막(1)이 레지스트 패턴(28)을 마스크로 사용하는 반응성 이온 엣칭법에 의하여 연속적으로 엣칭된다.
그후 제5(j)도에 도시한 것처럼, 소정의 다결정 실리콘막 패턴에 대한 레지스터 패턴(29)이 워드선 레지스터패턴(28)의 제거후에 사진법으로 형성된다.
그리고 다결정 실리콘막(6)이 레지스트 패턴(29)에 의거 엣칭되고, 결과적으로 다결정 실리콘막(6)은 도랑(9b)의 유니트내에 독립적으로 형성된다.
다음으로 제5(k)도에 도시한 것처럼, 절연막으로 동작하는 1000Å두께의 실리콘 산화막(30)이 다결정 실리콘막(1)의 측면노출부와 다결정 실리콘막(6)의 표면상에 형성된다. 그리고 인 규산염 유리막(31)이 CVD법에 의해 증착되어서 리플로우된다.
그후 제5L도에 도시한 것처럼, 레지스트막이 사진법에 의해 형성되고 엣칭되어서, 기입 데이터에 대응되는 비트선 콘택트 홀 패턴이 형성된다. 그래서 다결정 실리콘막의 소정영역을 노출시키는 콘택트 홀이 형성된다. 상기 레지스트 패턴이 제거된 후에는 알루미늄 막이 증착되고 패턴화되어서 비트선(2)이 형성된다.
이상에서 설명한 제5(a)도∼제5(l)도의 단면도는 凸형 챈널영역의 넓은 폭을 나타내기 위해서 도시된 것이지만, 제5(m)도는 좁은 폭을 나타내기 위해 도시된 것이다. 제5(a)도∼제5(l)도의 도랑은 그 세로폭이 가로폭과 다른 것이지만, 같을 수도 있다.
제 4 (a)도∼제4(l)도 및 제5(a)도∼제5(m)도에 도시된 방법에서의 데이터 기입과정은 비트선 콘택트홀을 이용하여 실시된다. 하지만, 입력데이터에 대응되는 마스크는 챈널 도우프 층이 제4(d)도나 제5(d)도의 단계에서 형성될 때 비교될 수 있고 챈널의 도우핑은 마스크를 통하여 실리될 수 있으므로, 각 메모리 셀들의 드레숄드전압을 용이하게 변화시킬 수 있다. 또한 동일한 제조방법이 챈널 도우핑에 의해서 기입동작에 이용될 수 있다. 드레숄드전압 기입형 구조물은 콘택트 홀 기입방식의 구조물과 함께 사용될 수 있다.
제5(h)도의 단계에 있어서, 확산층(13)은 가열하여서 형성시킨 확산층을 포함하고 있지만, 이 확산층(13)은 제4(f)도에서처럼 이온 주입법으로 형성될 수 있다.
상술한 제4(a)도∼제4()k도및 제5(a)도∼제5(l)도를 참조하여 보면, 확산층(제4(b)도, 제5(g)도)이 이 전단계에서 기판표면상에 형성되고 있다. 하지만 이 확산층은 제4()j도와 제5(i)도의 단계에서 이온 주입법으로 형성될 수도 있다.
이상에서 설명한 본 발명에 따르면, 게이트 전극으로 동작하는 워드선이 도랑의 내부벽면상에 형성되고 (도랑은 반도체기판의 주표면에 대해 실질적으로 수직임), 소오스/드레인영역으로 동작하는 확산층은 상부와 하부의 챈널영역에 형성되므로 내부 셀 트랜지스터로 동작하는 종형 MOSFET를 구성할 수 있게 된다. 또한 소정의 비트선 패턴이 기판의 표면상에 형성되고, 확산층중 하나가 대응되는 콘택트 홀을 통하여 비트선에 전기적으로 접속되며, 다른 확산층은 공통 전류선으로 동작한다. 따라서, 소자분리영역을 형성시킬 필요가 없으므로 메모리 셀의 크기가 축소되고, 기억장치의 고밀도화를 달성할 수 있게 된다.
Claims (19)
- 종형의 MOSFET트랜지스터와 비트선(2)을 구비하고 있는 다수의 메모리 셀로 구성된 것으로서, 상기산 종형의 MOSFET트랜지스트는 워드선으로 기능하는 게이트전극(1)과 소오스/드레인 영역으로 동작하는 제1, 제 2 확산층(4/13)으로 구성된 확산층사이의 수직형 챈널영역을 구비하고 있는 것이고, 상기 게이트 전극(1)은 제 1 도 전형인 반도체기판의 주표면에 수직으로 형성된 도랑(9a)의 측면부상에 형성되는 것이며, 상기 제1, 제2확산층(4, 13)은 반도체기판의 상부와 상기 도랑(9a)의 저면부에 각각 형성되는 것이고, 상기 비트선(2)은 소정의 영역내에 형성되는 것이며, 상기 제1, 제 2 확산층(4, 13)중의 하나는 콘택트 홀(3)을 매개하여 상기 비트선(2)에 접속되고, 다른 하나는 공통전류선으로 사용되는 것을 특징으로 하는 독출전용 기억장치.
- 제 1 항에 있어서, 콘택트 홀(3)은 기입 데이터에 따라 형성되는 것인 독출전용 기억장치.
- 제 2 항에 있어서, 수직형 챈널영역(10a)은 챈널 도우프 영역(5)을 포함하는 것인 독출전용 기억장치.
- 제 2 항에 있어서, 도랑(9a)은 격자형상으로 되고, 상기 격자형상의 도랑으로 둘러싸인 영역내에 메모리 셀이 형성되며, 제 2 확산층(4)은 공통전류선으로 사용되는 것인 독출전용 기억장치.
- 제 4 항에 있어서, 도랑(9a)은 비트선(2)에 평행인 방향을 따라서는 좁고 워드선에 평행인 방향을 따라서는 넓은 패턴으로 되어 있되, 상기한 좁은 패턴부분은 게이트 전극으로 매립되고, 넓은 패턴부분은 상기 게이트 전극과 다른 물질로 매립되는 것인 독출전용 기억장치.
- 제 2 항에 있어서, 도랑(9a)은 섬모양(도상)으로 구성되고, 메모리 셀 영역은 상기 섬모양의 도랑내에 위치하는 것인 독출전용 기억장치.
- 제 6 항에 있어서, 인접한 도랑간의 거리는 비트선에 평행인 방향으로는 좁고 워드선에 평행인 방향으로는 넓은 패턴으로 되어 있으며, 제 1 확산층(13)은 전류선으로 사용되는것인 독출전용 기억장치.
- 제 1 항에 있어서, 수직형 챈널영역은 기입 데이터에 대응되는 불순물농도의 챈널 도우프 영역으로 구성되는 것인 독출전용 기억장치.
- 제 8 항에 있어서, 챈널 도우프 영역(5)은 기입 데이터에 대응되는 불순물 농도를 함유하는 것인 독출전용 기억장치.
- 소정의 영역내에서 제 1 도전형인 반도체기판(11)의 주표면상에 제 2 도전형의 제 1 확산층(13)을 형성시키는 공정과, 상기한 소정의 영역내에서 반도체기판의 주표면상에 수직인 측면부를 갖게되는 도랑(9a)형성시키는 공정, 상기 도랑(9a)의 벽면상에 게이트절연막(17)을 형성시키는 공정, 상기 도랑(9a)을 완전히는 채우지 않게끔 게이트절연막(17)의 소정영역내에 도전층을 형성시키고, 상기 도전층과 게이트 절연막(17)을 도랑(9a)의 저면부로부터 비등방적으로 엣칭시키므로써 상기 도랑의 측면부상에 게이트 전극으로 동작하는 워드선(1)을 형성시키는 공정, 상기 도랑의 저면부에 제 2 도전형의 제 2 확산층(4)을 형성시키는 공정, 상기 워드선(1)의 표면상에 제 1 절연막을 형성시키고, 상기 도랑(9a)을 매립하는 물질을 형성시키는 공정, 전표면을 덮도록 제 2 절연막을 형성시키는 공정, 콘택트 홀(3)을 형성시키는 공정 및 비트선(2)이 형성되게끔 도전층을 패턴화하는 공정등으로 이루어진 독출전용 기억장치의 제조방법.
- 제10항에 있어서, 제 1 도전층을 형성시키는 공정은 도랑을 형성시키는 대신 워드선(1)이 형성되기 이전에 실시되는 독출전용 기억장치의 제조방법.
- 제10항에 있어서, 도랑(9a)을 형성시키는 공정은 도랑을 격자형상으로 형성시키는 것인 독출전용 기억장치의 제조방법.
- 제12항에 있어서, 도랑(9a)을 형성시키는 공정은 비트선에 평행인 방향의 폭이 워드선(1)에 평행인 방향의 폭보다 좁게 되어있는 격자형상의 도랑(9a)을 형성시키는 공정을 구비하고 있는 것이고, 도전층을 형성시키는 공정은 상기 도랑내에 도전층을 한전히 매립시키는 공정과 워드선(1)에 평행인 방향을 따라 상기 도랑의 측면부상에 도전층을 형성시키는 공정으로 이루어진 것인 독출전용 기억장치의 제조방법.
- 제12항에 있어서, 콘택트 홀(3)을 형성시키는 공정은 제 1 확산층과 이제 1확산층을 노츨시키기 위하여 워드선(1)을 형성시키는 도전층상에 제 2 절연막을 형성시키는 공정과, 상기 콘택트 홀의 측면부상에 제 3 절연막을 형성시키는 도전층상에 제 2 절연막을 형성시키는 공정과, 상기 콘택트 홀의 측면부상에 제 3 절연막을 형성시키는 공정으로 이루어지는 것인 독출전용 기억장치의 제조방법.
- 제14항에 있어서, 콘택트 홀(3)을 형성시키는 공정은 기입 데이터에 따라 콘텍트 홀을 형성시키는 공정을 구비하고 있는것인 독출전용 기억장치의 제조방법.
- 제10항에 있어서, 도랑(9a)을 형성시키는 공정을 도상(섬모양)의 도랑을 형성시키는 공정인 것으로, 상기 도랑을 매립시키기 위해 물질을 형성시키는 공정은 상기 도랑의 저면부를 규정하는 반도체기판(11)의 일부에 접촉하는 도랑내에 불순물 도우프 도전층을 매립시키는 공정을 구비하고 있는 것이고, 제 2 확산층(4 : 13)을 형성시키는 공정은 상기한 불순물 도우프 도전층의 불순물을 가열하여 도랑의 저면부로 확산시키는 공정을 구비하고 있는 것이며, 도랑상에 콘택트 홀(3)을 형성시키는 공정을 상기 도랑상에 제 2 절연막을 엣칭시키고 상기 불순물 도우프 도전층을 노출시키는 공정으로 이루어진 것인 독출전용 기억장치의 제조방법.
- 제16항에 있어서, 콘택트 홀(3)을 형성시키는 공정은 기입 데이터에 따라 콘택트 홀을 형성시키는 것인 독출전용 기억장치의 제조방법.
- 제10항에 있어서, 제 2 확산층(4 :13)을 형성시키는 공정은 이온주입법으로 제 2 도전형인 확산층을 형성시키는 공정을 포함하는 것이 독출전용 기억장치의 제조방법.
- 제10항에 있어서, 도랑(9a)주변의 반도체기판내에 제 1 도전형이 챈널 도우프 영역(5)을 형성시키는 공정을 포함하고 있는 독출전용 기억장치의 제조방법.
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| Date | Code | Title | Description |
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| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 19951101 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |