KR940002393B1 - 반도체기억장치 - Google Patents

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KR940002393B1
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하시모토고우지
사토시 이노우에
가츠히코 히에다
후미오 호리구치
아키히로 나타야마
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Abstract

내용 없음.

Description

반도체기억장치
제1a 내지 c도는 본 발명에 따른 실시예의 DRAM을 나타낸 도면.
제2도는 제1도에 나타낸 DRAM의 소자영역의 마스크패턴의 개구부에 대한 트렌치의 마스크패턴의 개구부 및 저장노드접속의 개구부의 위치관계를 나타낸 도면.
제3a 내지 d도는 제1도의 트렌치형 메모리셀구조의 DRAM의 제조공정도.
제4a 및 b도, 제5a 및 b도는 본 발명의 변형예를 나타낸 도면.
제6a 내지 b도 및 제7도는 종래예의 트렌치형 메모리셀구조의 DRAM을 나타낸 도면.
제8도는 제7도에 나타낸 종래예의 DRAM의 소자영역의 마스크패턴의 개구부에 대한 트렌치의 마스크패턴의 개구부 및 저장노드접속의 개구부의 위치관계를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 실리콘기판 3 : 필드산화막
4 : 트렌치 6 : n형층
6s : 저장노드전극 7 : 캐패시터절연막
8 : 플레이트전극 9 : 게이트절연막
10 : 게이트전극(워드선) 11,12 : 소오스ㆍ드레인영역(n형층)
13 : 비트선 20 : 절연막
21 : n형층 101 : p형 실리콘기판
103 : 필드산화막 105 : 트렌치
106 : 저장노드전극 107 : 캐패시터절연막
108 : 플레이트전극 109 : 게이트절연막
110 : 게이트전극(워드선)
111,112 : 소오스ㆍ드레인영역(n형층)
131 : 비트선 120 : 절연막
121 : n형층 141 : 저장노드접속
151 : 소자영역 152 : 질화실리콘막(트렌치마스크)
153 : 산화실리콘막(트렌치마스크) 154 : 산화실리콘막
[산업상의 이용분야]
본 발명은 반도체기억장치에 관한 것으로, 특히 트렌치형 캐패시터 구조을 갖춘 다이나믹형 RAM(DRAM)에 관한 것이다.
[종래의 기술 및 그 문제점]
근년, 반도체기억장치는 고집적화, 대용량화의 일도를 걷고 있고, 특히 1개의 MOSFET와 1개의 MOS캐패시터로 구성되는 MOS다이나믹 RAM(DRAM)에 있어서는 그 메모리셀의 미세화로의 연구가 진행되고 있다.
이와 같은 메모리셀의 미세화에 따라 정보(전하)를 축적하는 캐패시터의 면적은 감소하고, 이 결과 메모리내용이 잘못 독출되거나 또는 α선등에 의해 메모리내용이 파괴되는 소프트에러등이 문제가 되고 있다.
이와 같은 문제를 해결하여 고집적화, 대용량화를 도모하기 위한 방법으로서, 점유면적을 증대시키는 일없이 실질적으로 캐패시터의 점유면적을 확대하여 캐패시터용량을 증가시켜 축적전하량을 증대시키기 위해 여러가지 방법이 제안되고 있다.
그 하나로서 다음과 같은 트렌치형 캐패시터구조를 갖춘 DRAM이 있다.
이 DRAM은 제6a 및 b도에 각각 평면도 및 단면도를 나타낸 바와 같이 실리콘기판(1)의 표면에 트렌치[Trench ; 5(51, 52…)]를 형성하고 이 트렌치(5)의 내벽에 n-형층[6(61, 62…)]을 형성한 다음이 표면에 캐패시터절연막(7), 플레이트전극(8)을 순차적으로 매립하여 캐패시터를 형성함으로써 소자치수를 증대시키지않고 캐패시터면적이 증대되도록 한 것이다.
즉, 이 구조에서는 p형 실리콘기판표면에 형성된 소자분리용 필스산화막(3)에 의해 분리된 소자영역내에 n형층으로 이루어진 소오스 또는 드레인영역[11(111, 112…), 12(121, 122…)]과 이들 사이에 게이트절연막(9)을 매개로 형성된 게이트전극[10(101, 192…)]으로 이루어진 MOSFET를 형성함과 더불어 인접하는 트렌치(5)의 내벽에 설치되고 상기 n형층으로 이루어진 소오스 또는 드레인영역[12(121, 122…)]에 접속된 n-형층(6)과, 이 n-형층(6)의 표면에 형성된 캐패시터절연막(7)과, 이 트렌치내에 매립된 플레이트전극(8)으로 이루어진 MOS캐패시터가 형성되어 있다.
이와 같은 구조에서는 트렌치내벽을 MOS캐패시터로서 이용하기 때문에 캐패시터용량을 플래너구조보다 수배로 높일 수 있다. 따라서 이러한 구성에 의해 메모리셀의 점유면적을 축소시켜도 축적전하량의 감소를 방지할 수 있게 되어 소형이면서 축적용량이 큰 DRAM을 얻을 수 있게 된다.
그러나 이 구조에서는 인접하는 메모리셀의 트렌치(51, 52)간의 거리가 짧아지면 축적된 정보전하가 펀치 쓰루우(Punch through)에 의해 손실되기 쉽게 되어 데이터에 에러가 발생하는 일이 있다.
이것은 예컨대 한쪽 트렌치(51)측의 n-형층(61)에 정보전하가 축적되고, 다른쪽 트렌치(52)의 n-형층(62)에 축적된 정보전하가 0인 경우에 n-형층(61)의 정보전하가 다른쪽 n-형층(62)으로 이동하는 현상으로서 나타난다.
그리고 트렌치의 깊이가 깊을수록 n-형층(6)의 수평방향의 확장길이도 커지기 때문에 실질적으로 인접하는 n-형층간의 거리는 가까와져서 이 현상은 발생하기 쉽게 된다.
이때문에, 예컨대 깊이 5㎛인 트렌치를 형성했을 경우, 트렌치간격을 실질적으로 1.5㎛이하로 하는 것은 매우 곤란하였다.
이것은 DRAM의 고집적화를 저해하는 큰 문제로 되고 있다.
그래서 이 문제를 해결하기 위한 방법의 하나로서 제7a도 내지 제7c도에 나타낸 바와 같이 [제7b도는 제7a도의 A-A단면도, 제7c도는 제7a도의 B-B단면도]트렌치(5)의 내벽에 절연막(20)을 매개로 저장노드전극(6s), 캐패시터절연막(7), 플레이트전극(8)을 순차적으로 형성하여 캐패시터를 형성하는 구조가 제안되고 있다(특허 공개공보 소화61-67954호 공보). 여기에서 참조부호 21은 저장노드전극(6s)과 소오스ㆍ드레인영역을 구성하는 n형층(11)을 접속시키기 위한 n형층이고, 참조부호 31은 비트선이다.
그리고 트렌치와 이 n형층(21)과 저장노드전극(6s)을 접속시키기 위해 트렌치 내벽의 절연막(20)의 일부에 형성되는 저장노드접속(42)은 종래 소자분리절연막으로 둘러싸인 소자영역에 대해 대칭이 되도록 배치되어 있다. 이들 소자영역의 마스크패턴의 개구부(741)에 대한 트렌치의 마스크패턴의 개구부(743) 및 저장노드접속의 개구부(742)의 위치관계를 제8도에 나타내었다.
이 구조에서는 트렌치내벽이 절연막(20)으로 피복되어 있기 때문에 트렌치간격을 작게 해도 제6도에 나타낸 구조와 같이 n-형층(61, 62)간의 펀치쓰루우에 의한 누설의 위험은 없다.
그러나 트렌치내벽의 일부에 형성되고, 저장노드전극(6s)과 소오스ㆍ드레인영역을 구성하는 n형층(11)을 접속시키기 위한 n형층(21)과 인접셀의 소자영역(소오스ㆍ드레인영역 ; 12)사이에 누설이 생길 위험이 있다.
또한, 이 n형층(21)과 저장노드전극(6s)을 접속시키기 위해 트렌치내벽의 절연막(20)의 일부에 형성되는 저장노드접속(42)의 패터닝에 있어서도 매우 작은 구멍형태로 패터닝할 필요가 있어 정합오차에 의한 누설의 문제도 크다.
이와 같이 종래의 트렌치형 캐패시터구조에 있어서는, 저장노드전극(6s)과 소오스ㆍ드레인영역을 구성하는 n형층(11)을 접속시키기 위한 n형층(21)과 인접셀의 소자영역(소오스ㆍ드레인영역 ; 12)사이에 누설이 생길 위험이 있기 때문에 저장노드접속과 인접하는 소자영역과의 거리(t)를 충분히 작게 할 수 없다고 하는 문제가 있었다.
또한, 이로 인해 저장노드접속의 패터닝에는 매우 엄밀한 해상력과 위치정합이 필요한 문제점이 있었다.
[발명의 목적]
본 발명은 상술한 문제점을 해결하기 위해 발명된 것으로, 소자면적의 미세화에 있어서, 저장노드접속을 위한 n형층과 인접셀의 소자영역(소오스ㆍ드레인영역)사이의 누설을 방지하여 신뢰성 높은 트렌치형 캐패시터구조를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
본 발명은, 메모리셀영역내에 형성된 트렌치내에 절연막을 매개로 저장노드전극을 형성하여 캐패시터를 형성하고, 이 절연막의 일부를 형성된 접속을 매개로 MOSFET의 소오스ㆍ드레인영역에 저장노드전극을 접속시킨 구조의 DRAM에 있어서, 트렌치가 MOSFET의 채널폭방향으로 옮겨져서 배치되도록 한 것을 특징으로 하고 있다.
또한, 저장노드접속은 트렌치와는 역방향으로 옮겨 배열한 것을 특징으로 한다.
[작용]
상기 구조에 의하면, 트렌치가 MOSFET의 채널폭방향으로 옮겨져 배치되어 있기 때문에 인접셀의 소자영역(소오스ㆍ드레인영역)과의 사이의 거리를 보다 크게할 수 있어 저장노드접속의 형성에 있어서 정합오차에 신경쓰지 않고 인접하는 소자영역의 거리를 작게 할 수 있다.
또한, 저장노드접속과 트렌치의 패터닝을 큰 사이즈로 행할 수 있다. 또한, 저장노드접속은 트렌치와 역방향으로 옮겨 형성하면 더욱 완전하다.
[실시예]
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
본 발명의 반도체기억장치의 제1실시예로서, 제1a,b 및 c도에 트렌치구조의 DRAM을 나타낸 평면도, 그 A-A단면도 및 B-B단면도를 나타내었다. 이 DRAM에서는 P형 실리콘기판(101)의 표면에 형성된 소자분리절연막(103)에 의해 분리된 소자영역(1511,1522…)에 대하여 트렌치(1051,1052…)를 옮겨서 형성함과 더불어 저장노드접속(141)을 트렌치에 대해 트렌치와는 역방향으로 옮겨서 형성하도록 한 것을 특징으로 하는 것으로, 다른 부분에 대해서는 통상의 DRAM과 같은 구조로 되어 있다. 즉, 소자영역(1512)에 형성되는 트렌치(1052)를 소자영역(1511)측으로 옮김과 더불어 저장노드접속(1412)은 트렌치 내에서 소자영역(1513)측으로 옮겨져 형성되어 있다. 이들 소자영역의 마스크 패턴의 개구부(241)에 대한 트렌치의 마스크패턴의 개구부(243) 및 저장노드접속의 개구부(242)의 위치관계를 제2도에 나타내었다.
즉, 제7도에 나타낸 종래예의 DRAM과 마찬가지로 p형 실리콘기판(101)표면에 형성된 소자분리용 필드산화막(103)에 의해 분리된 소자영역내에 게이트절연막(109)을 매개로 형성된 게이트전극(110)과 각 게이트전극에 자기정합되도록 형성된 n형층으로 이루어진 소오스 또는 드레인영역(111,112)에 의해 MOSFET를 형성함과 더불어 이 n형층으로 이루어진 소오스 또는 드레인영역(112)에 접속되도록 트렌치의 주위에 열산화막(120)을 매개로 형성된 다결정실리콘막으로 이루어진 저장노드전극(106)과, 이 저장노드전극(106)의 표면에 형성된 질화실리콘막/산화실리콘막의 2층막으로 이루어진 캐패시터절연막(107)과, 이 트렌치내에 매립된 다결정실리콘막으로 이루어진 플레이트전극(108)에 의해 MOS캐패시터를 형성한 것이다.
그리고 각 저장노드전극(106)에 접속되도록 n형층(121)이 형성되고, 이 n형층(121)의 다른 단은 MOSFET의 소오스ㆍ드레인내의 한쪽 n형층(112)에 접속되어 있다. 또 다른쪽의 n형층(111)은 비트선(131)에 접속되어 있다.
그리고 이 게이트전극(110)은 메모리셀매트릭스의 한쪽 방향에 연속적으로 배열되어 워드선을 구성하고 있다.
또한, 이와 같이 하여 형성된 소자영역의 상층은 CVD법에 의해 형성된 산화실리콘막(119)으로 피복되고, 또한, 이 상층에 접속구멍을 매개로 n형층으로 접속된 비트선(131)이 설치되어 있다.
다음에 이 DRAM의 제조공정에 대해 설명한다.
우선, 제3a도에 나타낸 바와 같이 비저항 5Ω㎝정도의 p형 실리콘기판(101) 표면에 LOCOS법에 의해 필드산화하여 막두께 500㎚의 산화실리콘막으로 이루어진 소자분리절연막(103)을 형성한 후, 질화실리콘막(152)와 산화실리콘막(153)의 2층막으로 이루어진 트렌치마스크를 매개로 이방성 에칭에 의해 트렌치(105)를 형성하고, 또한 열산화법에 의해 트렌치내벽에 막두께 800Å의 질화실리콘막(120)을 형성한후, 저장노드접속(141) 형성을 위한 레지스트패턴(R)을 형성한다. 이때, 이 도면상에는 나타내지 않았으나 트렌치마스크는 소자분리절연막(103)으로 둘러싸인 소자영역(151)에 대하여 개구부가 어긋나 비대칭이 되도록 함과 더불어 저장노드접속(141)형성을 위한 래지스트패턴(R)의 개구부는 트렌치에 대하여 트렌치의 어긋난 방향과는 역방향으로 어긋나도록 형성된다(제2도 참조).
그리고 제3b도에 나타낸 바와 같이 레지스트패턴(R)을 마스크로 하여 불화암모늄(NH4OH)을 이용한 이방성 에칭에 의해 트렌치(105)의 측벽의 일부의 산화실리콘막(120)을 제거하고 레지스트패턴(R)을 제거한 후, 트렌치마스크로서의 2층막(152, 153)을 제거한다.
여기에서 2층막(152,153)의 제거는 다음과 같이 하여 행한다.
우선, 레지스트패턴(R)을 제거한 후, 표면을 얇게 산화하여 150Å정도의 산화실리콘막(154)으로 피복한후, 질화실리콘막을 충전하여 측벽에 남도록 해서 이 질화실리콘막으로 필드산화막(3)의 측벽을 보호한다.
이 상태에서 불화암모늄처리를 행하여 산화실리콘막(152)을 제거한다.
그리고 CDE(Chemical Dry Etching)을 이용하여 질화실리콘막을 제거하고, 최종적으로 가벼운 불화암모늄처리를 행하여 저장노드전극의 접속부의 얇은 산화실리콘막(154)을 제거하여 기판을 노출시킨다.
이와 같이 하여 트렌치마스크를 제거한 후, 제3c도에 나타낸 바와같이 CVD법에 의해 막두께 50㎚정도의 다결정실리콘을 퇴적시키고 비소 또는 인의 주입 또는 인확산등에 의해 도핑을 행하여 저장노드전극(106)을 형성한다. 이때, 트렌치측벽의 기판과 접하는 영역에서는 확산층(121)이 형성된다.
그리고 질화실리콘막/산화실리콘막의 2층막으로 이루어진 캐패시터 절연막(107)과, 이 트렌치내에 다결정실리콘막을 매립하고 플레이트전극(108)을 패터닝한다.
이어서 제3d도에 나타낸 바와 같이 플레이트전극(108)의 패턴을 마스크로 하여 반응성 이온에칭에 의해 캐패시터절연막의 질화실리콘막을 에칭제거하고, 저온산화에 의해 플레이트전극표면을 산화하여 층간절연막으로서의 산화실리콘막을 형성하고, 레지스트패턴을 마스크로 하여 불화암모늄을 이용하여 산화실리콘막을 패터닝한다.
이렇게 하여 트렌치를 이용한 MOS캐패시터가 형성되며, 이어서 통상의 방법으로 MOS트렌치를 형성한다.
우선, 15㎚정도의 열산화막으로 이루어진 게이트절연막(109)을 형성하고, 또한 게이트전극(110)이 되는 다결정실리콘막을 퇴적시킨 후, 워드선 방향에 따른 트렌치영역에 포토레지스트패턴을 형성한다. 그리고 이 포토레지스트패턴을 마스크로 하여 반응성 이온에칭에 의해 패턴형성하여 워드선이 되는 게이트전극(110)을 형성한다.
그리고난 후, 기판표면을 통상의 포토리소그래피법과 반응성 이온에칭법을 이용하여 노출시키고, 비소이온주이을 행하여 MOS트랜지스터의 소오스 또는 드레인으로 되는 n형층(111, 112)을 형성한다.
그리고 전면을 CVD법에 의해 형성된 산화실리콘막으로 이루어진 층간절연막에(119)으로 피복한다.
그리고 최후로 이 층간절연막에 접속구멍을 설치하고 다결정실리콘 또는 알루미늄막등의 재료를 퇴적시키고 포토리소그래피법에 의한 패터닝에 의해 비트선(131)을 설치하여 DRAM을 완성한다.
이와 같이 본 발명의 실시예의 DRAM에 의하면, 소자영역(1512)에 형성되는 트렌치(1052)를 소자영역(1511)측으로 옮김과 아울러 저장노드접속(1412)은 트렌치내에서 소자영역(1513)측으로 옮겨져 형성되어 있기 때문에 패터닝싱의 정합오차가 발생해도 저장노드접속에 형성되는 n형층(1212)과 인접소자영역(1513) 사이에서 누설이 발생하는 일은 없다.
이때문에 소자영역간 거리(소자분리영역폭)를 작게 하고 소자영역을 크게 해도 누설의 발생이 없어 미세하고 신뢰성이 높은 DRAM을 얻을 수 있다. 또한, 저장노드접속과 트렌치의 패터닝을 큰 사이즈로 행할 수 있기 때문에 제조가 용이해진다.
한편, 이 구조는 상기 실시예에 한정되지 않고, 예컨데 제4a 및 b도, 제5a 및 b도에 나타낸 바와 같이 변형이 가능하다.
제4a 및 b도, 제5a 및 b도는 각각 본 발명의 변형예의 평면도 및 소자영역형성용마스크의 개구부(341), 저장노드 접속 형성용 마스크의 개구부(343) 및 트렌치형성용 마스크의 개구부(342)의 위치관계를 나타낸 도면이다.
즉 제4a 및 b도에 나타낸 예에서는 각 비트선사이에서 메모리셀을 1/4피치 옮긴 것이고, 제5a 및 b도는 메모리셀을 1/4피치 옮기고 또한 저장노드접속이 트렌치의 1변에만 형성되어 있는 것이다.
한편, 이들 제4도 및 제5도에 나타낸 메모리셀 배치의 예에서는, 트렌치만을 옮기도록 하면 저장노드접속은 옮기지 않아도 상술한 바와 같은 누설의 위험은 없다.
또한, 이들 예에서는 트렌치 및 저장노드접속을 사각형을 이루도록 형성하였으나, 원형이어도 좋음은 물론이다.
[발명의 효과]
상술한 바와 같이 본 발명에 의하면, 메모리셀영역내에 형성된 트렌치내에 절연막을 매개로 저장노드전극을 형성하여 캐패시터를 형성하고, 이 절연막의 일부에 형성된 저장노드접속을 매개로 MOSFET의 소오스ㆍ드레인영역에 저장노드전극이 접속된 구조의 DRAM에 있어서, 트렌치가 MOSFET의 채널폭방향으로 옮겨져 배치되어 있기 때문에 저장노드접속의 형성에 있어서 정합오차가 발생하는 일이 없고, 인접하는 소자영역의 거리를 작게 할 수 있어 미세하고 신뢰성이 높은 DRAM을 얻을 수 있다. 또한 저장노드접속과 트렌치의 패터닝을 큰 사이즈로 행할 수가 있기 때문에 제조가 용이해진다.

Claims (1)

1도전형의 기판표면(101)에 형성된 소자분리영역으로 둘러싸인 소자영역(1511,1512…)내에 형성된 MOSFET와, 이 MOSFET의 채널폭방향으로 옮겨져 형성된 트렌치(1051,1052…), 이 트렌치(1051,1052…)의 내벽에 절연막을 매개로 형성된 저장노드전극(106), 또한 이 저장노드전극(108)상에 순차적층된 캐패시터절연막(107) 및 플레이트전극(108)을 구비하여 이루어진 캐패시터에 의하며 메모리셀이 형성되고, 상기 트렌치(1051,1052…)의 측벽의 상기 절연막의 일부에 설치된 저장노드접속(141)을 매개로 상기 저장노드전극(106)과 상기 MOSFET의 소오스 또는 드레인영역의 한쪽이 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960004443B1 (ko) * 1992-03-19 1996-04-03 삼성전자주식회사 커패시터를 갖는 반도체 장치 및 그 제조방법
JPH08181316A (ja) * 1994-12-22 1996-07-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH10509285A (ja) * 1995-09-14 1998-09-08 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 縮小したフィーチャーサイズのためのダマスクプロセス
US5905279A (en) * 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
JPH118295A (ja) 1997-06-16 1999-01-12 Nec Corp 半導体装置及びその製造方法
TW356601B (en) * 1997-08-28 1999-04-21 Tsmc Acer Semiconductor Mfg Corp Method for making memory cell of self-aligning field plate and structure of the same
US6090661A (en) * 1998-03-19 2000-07-18 Lsi Logic Corporation Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls
US6097621A (en) * 1998-05-04 2000-08-01 Texas Instruments Incorporated Memory cell array architecture for random access memory device
US6034877A (en) * 1998-06-08 2000-03-07 International Business Machines Corporation Semiconductor memory array having sublithographic spacing between adjacement trenches and method for making the same
US6690038B1 (en) 1999-06-05 2004-02-10 T-Ram, Inc. Thyristor-based device over substrate surface
DE10046302B4 (de) * 2000-09-19 2005-03-31 Promos Technologies, Inc. Verfahren zum Bilden eines Tiefgrabenkondensators
US6727528B1 (en) 2001-03-22 2004-04-27 T-Ram, Inc. Thyristor-based device including trench dielectric isolation for thyristor-body regions
US7456439B1 (en) 2001-03-22 2008-11-25 T-Ram Semiconductor, Inc. Vertical thyristor-based memory with trench isolation and its method of fabrication

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6167954A (ja) * 1984-09-11 1986-04-08 Fujitsu Ltd 半導体記憶装置とその製造方法
JPS61258468A (ja) * 1985-05-13 1986-11-15 Hitachi Ltd 半導体記憶装置およびその製造方法
US4980734A (en) * 1988-05-31 1990-12-25 Texas Instruments Incorporated Dynamic memory cell using silicon-on-insulator transistor with trench capacitor
US5047815A (en) * 1988-08-18 1991-09-10 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device having a trench-stacked capacitor

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Publication number Publication date
DE4038115A1 (de) 1991-06-13
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JPH03173174A (ja) 1991-07-26

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