CN1509498A - 半导体记忆装置之制造方法 - Google Patents

Abstract

一种特别简单的半导体记忆装置(1)的制造方法被揭露，其中藉由沉积一材料区域以及藉由具有终止在该存储元件(20)实质上共通阶层(26a)之随后的抛光，而在横向排列的存储元件(20)间形成一扩散障碍层(30f)，以做为一第一钝化区域(30)。

Description

半导体记忆装置之制造方法

本案是有关于一种与申请专利范围第1项前言一致的半导体记忆装置的制造方法。

最新的半导体记忆技术的发展目的为，特别是，形成尽可能广泛的积体密度，同时，必须将其记在心中的是一种在制造方法中产生具有高度功能可靠度的存储元件与比较简单处理程序。

特别是在磁性随机内存(MRAM)记忆装置的实例中，为了获得对记忆胞元十分重要的TMR效应，各别材料层的排列是很重要的。在此情况下，复杂的处理程序通常需承担的是，仅能在伴随有高额花费的情况下方可以最理想的几何方式相互协调处理步骤之缺点，其中关于在处理半导体基板上之个别目标区域之处理步骤，其在时间与方法上系为单独的处理步骤。

本案系基于明确说明一种制造半导体记忆装置的方法之目的，特别是一种MRAM内存或是相类似者，其中一种高度功能的可靠度可藉由特别少的制程步骤而获得。

在针对制造一种半导体记忆装置之一般型态方法的实例中，可藉由申请专利范围第1项的特征来达到本案的目的。而附属项系有关于根据本案的制造一种半导体记忆装置的方法之有利发展。

在至少一材料区域上，特别是在其实质上为平的表面区域上，制造半导体记忆装置，特别是一种MRAM内存或是相类似者，之一般型式的方法中，复数个存储元件系以一种横向地占有空间而与其它组件隔开的方式被形成。再者，该存储元件系以下述之方式被嵌入在一第一钝化区域中：在本质上占有空间而直接互相毗连的存储元件之间，形成覆盖一侧、边缘与边际区域的间隙组件，特别是做为本质上系电绝缘的扩散障碍或是相类似者。

由一般型式的方法继续进行，根据本案的方法，制造一半导体记忆排列其特征在于藉由针对该第一钝化区域沉积一材料区域与随后的抛光(polishing)，特别是藉由一具有在该存储元件的共通阶层或是其保护方向终止的CMP方法而形成该间隙组件。

在已知的制造半导体记忆装置方法中，例如选择性回蚀(etching-back)方法，系被用来形成相当必要的间隙组件，该间隙的形成及/或，假使适合的话，与蚀刻制程排列，在横向与垂直方向两者中为不确定的及/或复杂的。与此相比，一制程，其中首先沉积一材料区域，然后，藉由一抛光步骤回蚀(eroded back)该材料区域至一相当的程度，此种制程提供了简单与健全的方法，以形成相对应的间隙组件，用以做为一存储元件之中间区域或是障碍区域，其系被以横向地隔开方式来排列，特别是可促进后续的制程步骤的几何排列。

在根据本案方法的较佳实施例中，系形成磁性存储元件，特别是TMR堆栈组件或是相类似者，而用以做为存储元件。

存储元件系以多层的方式来设计，特别是具有在一硬磁层(hard-magnetic layer)与一软磁层(soft-magnetic layer)之间所提供的一信道层；一障碍层，特别是远离该信道层，系以毗连该硬磁层及/或该软磁层的方式而被形成。因此，上述之设计方式是有利的。

根据本案的制造方法，假使该存储元件系藉由一微影及/或一蚀刻方法，从二维的、大型区域及/或整个区域中形成的层区域而被图案化，特别是使用一屏蔽结构做为该存储元件的保护层，因而可证明根据本案的制造方法是特别简单。

特别在针对第一接触连接，其系以在一金属化区域上形成存储元件而被提供，而特别是在一第一存取线路装置上及/或特别是在每一个实例中在其很底部具有其第一障碍层。

在根据本案的方法的另一个有利的较佳实施例中，提供了另一个钝化区域的形成，特别是在一实质上为二维的、大型区域及/或整个区域方式中，及/或特别是具有一实质上是平的表面区域。再者，在此状况中提供了存储元件及/或间隙组件的排列，其因此而被覆盖及/或被嵌入。因而根据本案的方法所达成的成效是，已被形成的存储元件与间隙组件可以受到保护，另一方面，假使适当的话，可在其上方排列有关其它的电路或是存储元件或是金属化区域。

此外，对于凹部(cut-outs)来说，其较佳是在该存储元件的另一个钝化区域与表面区域而被形成，特别是在其各自的保护层，其因此而未被覆盖。

在此情况中是特别有利，也就是假使在每个实例中形成该凹部(cut-outs)，以做为至少是部分横向延伸的沟槽或者是其部分，特别是关于各自的金属化区域延伸区方向，系以延伸至少是在本地且实质上是垂直地或是横向地的一形式，特别是该第一存取线路装置。其因而可以达到的成效为，特别是形成一种其延伸是以本质上与另一个垂直的该存取线路装置，然后使各自的存储元件可精确地位于该存取线路装置的交叉点上。

对于其终端，其特别提供了，特别是针对存储元件的第二接触连接，以一种本质上是电传导材料来填充的凹部(cut-outs)，且特别是为了形成第二存取线路装置，及/或特别是本质上是为了与各自的存储元件接触，且特别是与其各自的第二障碍层接触，假使合适的话其具有先行移除该各自的记忆胞元的该各自的保护层。

此种基准所达到的成效是在TMR堆栈的形式中形成精确地互相交叉的第一与第二存取线路装置且其具有在交叉点之间提供的存储元件。

于以上所描述之本案的特性与另外的特性将藉由以下的描述来力以阐明：

本案系陈述一种简单且健全的制造大型积体磁性记忆胞元的方法，其系建立在TMR效应的基础上。迄今，磁性内存被以几何观点的方式在一非常大型且也只基于GGMR效应的基础上而被形成。

根据本案之方法，系提供一种仅需特别少的步骤来制造半导体记忆装置的存储元件之方法。被用在此实例中的硬式屏蔽也在相同的时间做为形成一自行排列的接触，特别是做为该记忆胞元各自的TMR堆栈的第二或是上层的金属化。在此情况中，为了填充达到超过钝化区域的程度，例如藉由一种氮化物的沉积，根据本案所呈现的制程顺序并不必依靠在该TMR组件间或是在记忆胞元间的最大间隔。

根据本案所提出的制程顺序，相对于微影-对位不准(litho-misalignment)，其系具有健全的效力，因此是一种具有优点的方法；且关于一种可能的电路设计而言，而更明确地是关于TMR胞元的间隔设计，其系具有高度的自由度；以及其亦使一种与针对信道接触(tunnel contacts)的接触蚀刻制程中同时存在的自然定向(naturalorientation)之艰难的蚀刻制程有关的硬式屏蔽之健全成为可能。

一种可能的制程顺序可能具有，特别是，以下的步骤：

a)一种包含所有需要的晶体管电路的CMOS晶圆形成该开始点。

b)接下来建立一个或是多个布线的平面(wiring plane)，以下称之为金属化，其较佳是(但是并非是必须)使用由铜、铝、钨、或是其它适合的金属的单一/双重镶嵌技术。

c)沉积一完整的TMR层结构，以下称之为堆栈，其包含障碍层或是线层(例如，但并不仅限于此等：钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN))、铁磁层、薄信道绝缘体层(例如具有随后原处(insitu)氧化的铝)、第二铁磁层、以及一障碍层或是线层。

d)沉积一个层(例如，氧化物、Silk)，以下称之为硬式屏蔽，其可抵抗随后的制程温度，其典型地是大于200℃，而通常是大于320℃，且其可以有关所使用的该线层材料与稍后将说明的绝缘体材料具有特定选择性的方式而被蚀刻。

e)藉由非等向性蚀刻(反应性离子蚀刻、RIE)微影凹部该硬式屏蔽，然后微影凹部该堆栈，此系典型的方式，但是并非是必须的。在此种情况下，光阻可在该堆栈的蚀刻之前或是之后被移除，然而，该硬式屏蔽则不必被完全地移除。

f)在TMR组件间所产生的间隙填充以一适合的绝缘材料(例如氮化硅)，以下称之为绝缘体。此材料必须是构成有关于所使用的该金属化与堆栈材料的一种适当的扩散障碍层。填充高度应该达到尽量接近或者是并未太低于该堆栈以及该硬式屏蔽的高度。

g)平坦化该绝缘体至近乎该硬式屏蔽的高度，此较佳是藉由化学机械平坦化(CMP)来完成。在此情况中，其可能使用习用的具有研磨液(slurry)与研磨垫(pad)的抛光方法，且也可用无研磨液的方法(例如3M研磨垫、obsidian工具)。相对于该硬式屏蔽，该绝缘层较高的抛光速率是有益的，但并不是绝对必须的，所必须的是在突出结构(projecting structure)较高的腐蚀速率。假使适当的话，此制程步骤可藉由一另外的沉积(例如氧化硅之沉积)与此辅助材料的预先平坦化而被促进。

h)在此连接点，移除在胞元数组外面的氮化物(部分的)是可能的，但是并不是绝对必要的，而此移除可促进在该TMR组件下方的金属化后来的接触连接。在该绝缘体平坦化期间适当的碟形凹陷(dishing)及/或有关于该硬式屏蔽之随后沉积的蚀刻终止层的蚀刻的高度选择性，使其可能省掉此步骤。

i)沉积一绝缘蚀刻终止层，典型地是一种氮化硅。并沉积一介电层，典型地是一种氧化硅。

j)微影凹部该介电层，其系为了随后以该蚀刻终止层上的一蚀刻终止进行金属填充。

k)有关下面的硬式屏蔽与在该胞元数组外部的金属化，系有选择性地尽可能的移除在互相连接的沟槽中的蚀刻终止层。

l)有关硬式屏蔽、绝缘层、金属化以及在通到组件堆栈上的线层，系有选择性地尽可能的蚀刻该硬式屏蔽。

m)随后的金属化系使用一标准的技术，例如双重镶嵌：线层沉积、铜沉积、平坦化。

n)之后，在复数个金属化平面上的应用系使用标准的技术，例如铜/铝单一/双重镶嵌，铝-RIE。

本案将由以下参考基于本案之制造半导体记忆装置的方法的较佳示范性实施例之图标而得以更清楚的说明。

图1至图12系以图表与断面来显示根据本案的一种半导体记忆装置制造方法的一个较佳实施例中所达到的中间进展的阶段。

在以下的图标中，相同的参考符号系表明相同的组件与结构，且在所有的图标中出现的相同的参考符号，将不再重复其各自的说明。

图1为一断面图，系显示以下根据本案的制造方法所提出的较佳

实施例的基本结构。

此基本结构10系包含一个其中具有CMOS结构的实际半导体基质11，其于此并未明确地阐明。在该实际的半导体基质11的一表面区域11a上铺上一个具有平的表面区域12a的钝化区域12，在一具有平的表面区域13a的第一存取线路装置13的类型中凹部一个第一金属化层。

转至图2所示的中间状况，所谓的TMR堆栈被形成以做为存储元件20，此等存储元件20系仅提供在该第一存取线路装置13的表面区域13a上。该存储元件20的各别的层21至26系与该第一钝化区域12的表面区域12a以及该第一存取线路装置13的表面区域13a近乎平行的延伸，而与此情况中有关的是一第一障碍层21、一硬磁层22、一信道障碍层23、一软磁层24、一第二障碍层25与一具有平的表面26a的保护层26。最后所提到的保护层26其系产生于，例如由一在前的微影步骤，明确地说是在该存储元件20被凹部时，此保护层26可确实做为随后制程步骤的保护层。

转至参考图3所示的中间状况，第一存取线路装置13的表面区域13a上存储元件20的排列系被嵌入至一具有平的表面30a的第一钝化区域30中，因此，对应的间隔组件30f系在毗连的存储元件20间的中间区域28被产生而做为扩散障碍层。

假使适当的话，该间隔组件30f并不是以分开的几何物体而被形成，而是，特别地是做为在该TMR组件侧面间的中间区域28所需要的填充的一部分。

对于本案十分重要的是，由图3的中间状况转至参考图4的中间状况，藉由一抛光步骤形成具有降低的表面区域30a’的第一钝化区域30，该降低的表面区域30a’系降低至与复数个存储元件20的表面区域26a共同的高度，因此，所有的表面区域仍是平的，且一自行对准接触步骤的可能性也因而产生。

转至参考图5所示的中间状况，一对应的屏蔽40然后被部分地及/或选择性地沉积在该钝化区域12的表面区域12a中，其中一对应的金属化13系藉由在该屏蔽下方区域而被形成，也就是说，特别是提供[空隙]间隔组件30f嵌入该第一钝化区域30中的该存储元件20系被保护而免受图5中箭头所示的蚀刻步骤。由于该屏蔽40的保护，然后，在该存储元件20外部区域的钝化区域30则被移除，而且特别是在该金属化区域的外部，往下至半导体基质11钝化区域12未被占用的表面12a。实际上，此区域然后可被视为是一外围区域且被进一步的凹部，此状况系显示于图6中。

转至参考图7所示的中间状况，对应的屏蔽区域40然后被移除，以至于具有存储元件20嵌入在间隔组件30f中的该排列，其未被占用的表面26a与30a’因而未被覆盖。然后，形成一个，其特别是小块区域，蚀刻终止层50，其是由例如氮化物或是氧化物所组成。

然后，如图8所示，一个另外的钝化区域60系选择性地在该蚀刻终止层50的未被占用的表面50a上而被形成，其系以下述之方式而形成，即至少在该存储元件设置之处呈现出凹部(cut-outs)61，以至于在该凹部61那里，该蚀刻终止层50的未被占用的表面50a仍然是未被该另外的钝化区域60所覆盖。

转至参考图9所示的中间状况，然后藉由做为该凹部61的底部区域的该蚀刻终止层50的部分进行一个另外的蚀刻步骤，而移除在存储元件20与金属化区域13之上的该凹部61底部区域。

接着进行另一个蚀刻步骤，其中该存储元件的保护层26或是屏蔽26被移除，如图10所示。

转至参考图11所示的状况，所有的凹部61，其可被形成做为垂直于第一存取线路装置13而延伸的沟槽(例如)，然后以一种实质上是电传导材料70填充而具有平的表面70a，以形成与该存储元件接触的第二存取线路14。

转至参考图12所示的状况，整个排列系被一另外的钝化区域80所覆盖与保护。

图标符号说明：

1    Semiconductor memory device  半导体记忆装置

10   Basic structure  基本结构

11   Semiconductor substrate  半导体基质

11a  Surface region  表面区域

12   Passivation region  钝化区域

12a  Surface region  表面区域

13   First access line device  第一存取线路装置

13a  Surface region  表面区域

14   Second access line device  第二存取线路装置

20   Memory element  存储元件

21   First barrier layer  第一障碍层

22   Hard-magnetic layer  硬磁层

23   Tunnel barrier layer  信道障碍层

24   Soft-magnetic layer  软磁层

25   Second barrier layer  第二障碍层

26   Protective layer，hard mask  保护层，硬式屏蔽

26a  Surface region  表面区域

28   Intermediate region  中间区域

30   First passivation region  第一钝化区域

30a  Surface region  表面区域

30a’Lowered surface region  降低的表面区域

40   Mask region，mask  屏蔽区域，屏蔽

40a  Surface region  表面区域

50   Etching stop layer  蚀刻终止层

50a  Surface region  表面区域

60   Second passivation region  第二钝化区域

60a  Surface region  表面区域

61   Cut-out  凹部

70   Second metallization region  第二金属化区域

70a  Surface region  表面区域

80   Third passivation region  第三钝化区域

80a  Surface region  表面区域

Claims (9)

1.一种制造半导体记忆装置，特别是一种MRAM内存或是相类似者，的方法

-其中，在至少一材料区域(10，13)上，特别是在一实质上是其平的表面区域(13a)上，复数个存储元件(20)系以一种空间上彼此间侧向隔开的方式而被形成，以及

-其中，该存储元件(20)系以下述之方式被嵌入在一第一钝化区域(30)中，在空间上实质直接毗连之存储元件间，形成覆盖一侧、边缘及/或边际区域(20b)的间隙组件(30f)，特别是做为本质上系电绝缘的扩散障碍或是相类似者，

其特征在于该间隙组件(30f)系藉由针对该第一钝化区域(30)沉积一材料区域与随后的抛光(polishing)而被形成，特别是藉由一具有在该存储元件的一共通阶层(26a)或是其一保护层(26)终止的CMP方法。

2.如申请专利范围第1项所述之方法，其特征在于一磁性存储元件，特别是一TMR堆栈组件或相类似者，系被形成以做为一存储元件(20)。

3.如申请专利范围第2项所述之方法，其特征在于该存储元件(20)系以多层的方式来设计，特别是具有在一硬磁层(22)与一软磁层(24)之间所提供的一信道层(23)，一障碍层(21，25)其特别是远离该信道层(23)而以毗连该硬磁层(22)及/或该软磁层(24)的方式而被形成。

4.如前述申请专利范围其中一项所述之方法，其特征在于该存储元件(20)系藉由一微影及/或蚀刻方法以二维的、大型区域及/或整个区域之方式形成的一层区域而被图案化，特别是使用一屏蔽结构做为该存储元件(20)的一保护层(26)。

5.如前述申请专利范围其中一项所述之方法，其特征在于，特别是针对第一接触连接，其系在一金属化区域(13)上形成该存储元件(20)，特别是在一第一存取线路装置(13)上及/或特别是在每一个状况下在很底部具有其第一障碍层(21)。

6.如前述申请专利范围其中一项所述之方法，其特征在于

-一另外的钝化区域(60)的形成，特别是在一实质上为二维的、大型区域及/或整个区域方式中，特别是具有一实质上是平的表面区域(60a)，以及

-该存储元件(20)的排列及/或该间隙组件的排列，其因此而被覆盖及/或被嵌入。

7.如前述申请专利范围其中一项所述之方法，其特征在于

-一凹部(cut-outs)(61)其系实质地且选择地在另一个钝化区域(60)被形成，以及

-在该存储元件(20)的一表面区域(25a，26a)，特别是在其各自的保护层(26)，因而被暴露。

8.如申请专利范围第7项所述之方法，其特征在于

在每个情况中所形成的该凹部(61)，其系做为至少是部分横向延伸的沟槽或者是其部分，特别是关于各自的金属化区域(13)，特别是该第一存取线路装置(13)，延伸区方向，系以延伸至少是在本地且实质上是垂直地或是横向地的一形式。

9.如申请专利范围第7项与第8项所述之方法，其特征在于

特别是针对该存储元件(20)的一第二接触连接，该凹部(61)系以一实质上是电传导材料而被填充，特别是为了形成一第二存取线路装置(14)，及/或特别是实质上用来与该各自的存储元件(20)，而特别是与其各自的第二障碍层(25)，接触，假使适当，其将先行移除该各自的记忆胞元(20)的该各自的保护层(26)。

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