CN1858909A - 集成电路结构 - Google Patents

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Abstract

本发明提供一种集成电路结构，用以防止集成电路中的耦合噪声，包括：耦接于接地信号的封环包括多个金属线，每一金属线分别对应每一金属层且环绕其晶片的电路区；电性连接各金属线的多个穿孔；以及隔绝各金属层于其他金属层之外的多个介电层。封环可能额外包括由封环内部或外部所形成的封环。半导体结构可能包括激光熔丝及保护环。保护环以耦接于接地信号为佳。通过在子电路间形成封环延伸物可降低在晶片中介于子电路间的串音。

Description

集成电路结构
技术领域
本发明是有关于一种集成电路结构，特别是有关于防止信号线间的串音(cross talk)的集成电路结构。
背景技术
干扰(或串音)是发生于两相近的信号线。串音是由信号线的电磁场所产生。由于串音的现象，将于信号线产生噪声(noise)，导致影响电路的功能。
未来此问题会更加恶化。因为在深次微米(deep-sub-micron)技术中元件微型化，内连线分布地更加紧密。随着堆叠晶片(stack dies)与系统级封装(system in package)技术广为使用，由于晶片间距更小，导致串音愈加明显。由于电路分布愈紧密，耦合噪声(coupling noise)已愈明显，因此在高速电路设计上，已成为重要的议题。若无因应补偿办法，该耦合噪声(coupling noise)可能会导致信号延迟(signal delays)、逻辑错误(logic errors)、甚至造成整个电路机能失常。
通过隔离结构(isolation structures)(特别是接地金属线或金属面(metal planes))可降低串音。图1是显示降低串音的传统共面结构(coplanar structure)。其中信号线4与6及信号接地线(signal-grounded lines)2是位于同平面。信号线4与6产生的电磁场部分被信号接地线2所阻绝，因而降低了串音。
从设计与可制造性的观点来看，图1所示的结构简单，但是无法满足隔离串音的效果。为达较佳效果，或许可采用类电缆(cable-like)结构。图2是显示该结构的横截面。三金属层分别被电介质(dielectrics)18分隔。信号线(signal line)8形成于信号接地线(signal-grounded lines)14与20间的中间层。此外，二信号接地金属面(signal-grounded metal planes)10与12分别在信号线8上方与下方的金属层。信号接地线14与20，及金属面10与12，形成与电缆相似的封闭结构。此结构具有良好的串音阻绝效果。
传统的方法具有一些缺点。在集成电路电路中，占据空间的大小为主要考量之一。上述的传统方法相当占空间，因此其用途受到限制。此外，信号线一般从元件的基体层(substrate)穿过若干层到达最上面的金属层。增加接地结构(grounded structures)会因而增加电路设计的复杂度(例如：需要额外的金属层)。
因此，需要一种能提供足够串音隔绝的结构，而无如先前技术的负面效应。
发明内容
本发明的较佳实施例提供一种防止晶片间、晶片中集成电路间所产生耦合噪声的半导体结构及其形成方法。
为获致上述的目的，该半导体结构包括：一包含多个金属线的封环(seal ring)，其中每一金属线分属不同金属层，且该金属层位于晶片边缘附近以环绕其晶片的电路区；电性连接各金属线的多个穿孔(via)；以及隔绝各金属层的多个介电层(dielectriclayers)。此封环是耦接于接地信号。通过将晶片的信号线封闭在是耦接于接地信号的封环中，以降低晶片间的串音。
另外，该封环延伸入电路区因而将整个电路划分成若干子电路。这些子电路通过封环及延伸物有效地隔离开来。子电路间的耦合噪声便显著地降低。
另外，一个以上的封环由外围封环封闭内部封环而形成。至少一个(以全部为佳)封环是耦接于接地信号。
另外，此半导体结构包括激光熔丝及保护环。该保护环为了隔绝噪声以耦接于接地信号为佳。
另外，此封环电性连接至一可调电位且该可调电位以电性连接至一遮蔽群组为佳。
本发明是这样实现的：
本发明提供一种集成电路结构，形成于一半导体晶片中，所述集成电路结构包括：一封环，耦接于一信号接地，包括：多个金属线，其中每一金属线分属个别的一金属层，且环绕上述半导体晶片的一电路区；多个穿孔，耦接于一相邻上层或相邻下层的每一金属线；以及多个介电层，分别将各金属层与相邻下层或相邻上层的金属层隔离。
本发明所述的集成电路结构，更包括一封环延伸物，与上述封环耦接且将电路分成若干区间，其中上述封环延伸物包括：多个额外金属线，设置于在上述电路区的个别金属层；以及多个额外穿孔，耦接于上述各额外金属线至相邻下层或相邻上层的上述额外金属线。
本发明所述的集成电路结构，上述电路区中至少某一部分具有操作于一信号频率约高于1GHz的元件。
本发明所述的集成电路结构，更包括与上述封环相邻的一额外封环，其中上述额外封环是耦接于上述接地信号。
本发明所述的集成电路结构，更包括一凸状垫片，与上述金属线耦接，其中上述凸状垫片是耦接于上述信号接地。
本发明所述的集成电路结构，更包括形成一激光熔丝及一环绕着激光熔丝的保护环，其中上述保护环是经由一外部垫片而耦接至上述信号接地。
本发明另提供一种集成电路结构，所述集成电路结构包括：一封环，形成于一半导体晶片边缘的邻近区域以环绕上述半导体晶片的一电路区，其中上述封环是耦接于一信号接地。
本发明所述的集成电路结构，更包括与上述封环相邻的一额外封环。
本发明所述的集成电路结构，上述封环及辅助封环皆耦接于上述信号接地。
本发明所述的集成电路结构，更包括一封环延伸物，上述封环延伸物将上述集成电路的一主动电路划分成多个子电路。
本发明所述的集成电路结构，更包括耦接于上述接地信号的保护环。
本发明还提供一种集成电路结构，所述集成电路结构包括：一封环，包括：多个金属线，其中每一金属线分属个别的一金属层，且环绕一半导体晶片的一电路区；多个穿孔，耦接上述金属线；以及多个介电层，将各金属层与相邻下层或相邻上层的金属层隔离；且其中上述封环是耦接至一可调电位。
本发明所述的集成电路结构，更包括一封环延伸物，耦接于上述封环，其中上述封环延伸物是延伸至上述电路区。
本发明所述的集成电路结构，上述封环延伸物是耦接于接地信号。
本发明所述的集成电路结构，上述可调电位属于一免于噪声的遮蔽群组。
本发明所述集成电路结构，利用现存的封环来避免串音。通过将信号线封闭于一类圆柱的耦接于接地信号的封环，介于封环内部与外部间的信号线，所产生的串音可被有效地降低。通过提供一电流回归路径，上述信号线的电感被降低。本发明与标准集成电路制造及封装过程完全相容且无须额外成本。
附图说明
图1是显示降低串音的一传统共面结构，其中信号线通过耦接于接地信号的金属线来隔离；
图2是显示一传统避免串音的结构，其中信号线被封闭在一接地金属结构；
图3是显示一传统封环；
图4至图9是显示本发明的较佳实施例的制造中间步骤的横截面，其中以使用单镶嵌(single damascene)或双镶嵌(dualdamascene)制程来形成封环为佳；
图10是显示在图9中沿着线C-C’的横截面，其中一连串穿孔用来电性连接相邻金属层的金属线；
图11是显示本发明的较佳实施例的俯视图；
图12是显示本发明的较佳实施例的变形，其中形成封环延伸物以将晶片中的集成电路划分成若干子电路；子电路间的串音被降低；
图13是显示一激光熔丝及一保护环，其中保护环是耦接于接地信号；
图14是显示本发明的较佳实施例的另一变形，其中不只一个封环形成于晶片中；
图15是显示具有倒装晶片设计(flip chip design)的本发明的较佳实施例的俯视图。
具体实施方式
根据本发明的制造及使用方法的较佳实施例详述如下。然而，应可知本发明提供许多可应用的创意，可在特殊背景下的多种变化中施行。上述讨论的特殊实施例仅作为说明本发明的特殊制造及使用方法，并非用来限定本发明的范围。
在集成电路中，金属线可能载有直流或交流电流。全篇说明书中，载有交流电流的金属线意指信号线。载有高电流与高频信号的金属线会与其他线路间发生较强的串音现象。当信号频率约高于1GHz，特别是约高于3GHz，串音便愈加恶化。本发明的较佳实施例以应用于如此高频为佳。图4至图9是显示本发明的较佳实施例的制造中间步骤。接着探讨各式不同变化，所有图例说明的编号与被说明标的物皆一一对应。
本发明发展出一隔绝晶片间及/或晶片中集成电路间所产生串音的结构。该结构包括在半导体制程后段扮演重要角色的封环。此封环在集成电路周围提供一抗应力结构，并可保护晶片内部电路在处理刻线区时免于受到破坏。
典型的封环是由环绕电路区的若干互连层与穿孔(via)所形成。图3是显示封环21某部分的概要图。封环21通常形成在切割线(有时亦称刻线)30的内侧。一般在图中左边有一电路区(未显示)而右边有一切割区(在切割时会被切到的区域)。
封环21为互连金属零件所构成，包括金属线26、介电层27、以及具传导性的穿孔(via)28。金属线26与穿孔(via)28电性连接。此外，钝化膜(passivation film)29是形成在最顶层间绝缘膜上。
因为封环21及钝化膜29可使半导体元件的电路区免于受外界影响，因此可长时间确保该元件特性的稳定度。通常封环为电性浮接且不提供电性保护。
封环通常沿着晶片的边缘形成。图4是显示晶片某部分的横截面概要图。为简化起见，只显示晶片某一边缘30。区域34为封环所封闭的电路区。其包括基体(substrate)29中主动区(activeregion)之一的区域36。整篇描述中，一区域不但包括基体某部分，而且包括基体上的相对应的及在金属层中的部分。封环(未显示)占有区域32上的金属层空间，此空间通常无元件形成。然而，在某些实施例中，主动元件可能在区域32形成。区域32的宽度以约介于5nm至30nm为佳。
图5及图6是显示形成第一金属层的操作剖面图。最初，元件在主动区36形成，而接触插塞(contact plugs)(未显示)用以电性连接元件至上层金属线。封环金属线在区域32形成。导线37可在区域32的基体中形成，且电性连接至后续形成的封环，但非为必要。
在较佳实施例中，金属线46及47由铜、铜合金、或其他导电材料形成且可使用单镶嵌(single damascene)或双镶嵌(dualdamascene)制程。为了显示本发明的较佳实施例如何整合典型元件金属层与封环金属层的形成，例中金属线及穿孔(via)显示在区域32及区域34。在图5及图6中，金属线46及47使用如下所述的单镶嵌(single damascene)制程来形成。形成一层间介电层(inter-layer dielectric；ILD)38。一蚀刻停止层(etch stop layer；ESL)40在上述层间介电层38上形成。一金属间介电层(inter-metal dielectric；IMD)42在上述蚀刻停止层(etch stop layer)40上形成。沟槽(trench)44在金属间介电层(inter-metaldielectric；IMD)42中形成。一扩散障壁层(diffusion barrierlayer)(未显示)通常在沟槽(trenches)44中形成。该障壁层以钛(titanium)、氮化钛(titanium nitride)、钽(tantalum)、氮化钽(tantalum nitride)等材料或其他替代物为佳。铜或铜合金接着沉积于沟槽44内，然后以化学机械抛光(chemical mechanicalpolish；CMP)去除多余材料，而形成金属线46及47。金属线46电性连接主动区36中的元件，而金属线47形成封环的一部分。因晶片一般具有四个边缘30而形成一正方形，故封环金属线47在边缘30内侧形成封闭回路(参照图11中，特性装置(feature)70的部分)。封环金属线的宽度约以5nm至20nm为佳。
穿孔(via)及上层铜线的形成以通过双镶嵌制程来达成为佳。图7是显示在金属线46及47上形成穿孔蚀刻停止层(via etchingstop layer；via ESL)48。虽然其他材料亦可，但穿孔蚀刻停止层48以包含碳、氢、氧的介电质为佳。穿孔金属间介电层(via inter-metal dielectric；via IMD)50在穿孔蚀刻停止层48上形成，以分别在铜线46、47与后续形成上层铜线之间提供隔离作用。接下来，形成沟槽蚀刻停止层(trench etch stop layer；trenchESL)52、沟槽金属间介电层(trench inter-metal dielectric；trench IMD)54、及硬掩膜(hard mask)56。沟槽蚀刻停止层52以使用与蚀刻停止层40相似的形成方法与材料为佳。穿孔金属间介电层(via IMD)50与沟槽金属间介电层(trench IMD)54的材料及形成方法在该技术中为众所周知。通常介电层42、50及54可以相异性质的相异材料来形成，它们本身可以作为蚀刻停止层，而蚀刻停止层40、48、52及硬掩膜56便非为必要。
图8是显示形成穿孔开口(via openings)57及沟槽开口(trench openings)58的示意图。形成一光致抗蚀剂材料(未显示)在硬掩膜56表面并定义图案。执行非等向性蚀刻(anisotropicetch)(以使用含蚀刻性气体氟为佳)，其切过硬掩膜56的表面并向下蚀穿沟槽金属间介电层(trench IMD)54、沟槽蚀刻停止层52、穿孔金属间介电层(via IMD)50、直至穿孔蚀刻停止层48，因而形成穿孔开口57。穿孔蚀刻停止层48使其较下层的金属线47免于被蚀刻。接着另一非等向性蚀刻(anisotropic etch)，横切过硬掩膜56的表面并向下蚀穿沟槽金属间介电层(trench IMD)54，直至沟槽蚀刻停止层52，因而形成沟槽开口58。穿孔蚀刻停止层48暴露的部分被蚀刻。因穿孔蚀刻停止层48相对于金属间介电层50及54而言很薄，故制程控制及终点侦测被精密地掌握，因而降低了过度蚀刻下层铜线47的可能性。
图9是显示形成金属线60、65及穿孔62、63的示意图。一障壁层(未显示)(以包含钛、氮化钛、钽、氮化钽及其化合物为佳)在开口57及58形成为佳。该障壁层使铜免于扩散至金属间介电层(IMD)50及54。穿孔开口57及沟槽开口58的剩余空间以导电材料(以铜或铜合金为佳)填充。化学机械抛光用以将表面磨平。一穿孔层及一金属线层因此同时在主动区及封环区形成。
在较佳实施例中，前述的形成过程是一直重复在其上金属间介电层形成上金属层，直至金属线在最顶金属层形成为止。通常，会形成一钝化层(passivation layer)且形成穿越钝化层的凸状垫片(bumping pads)(或接合垫片(bond pads))。在其他实施例中，前述探讨的金属线及穿孔包含其它金属诸如：钛或铝等，且如在该技术中所周知，可通过覆盖式沉积以及定义金属层来完成。在形成的结构中，信号在基体29中穿梭于多层金属线以往来于各元件之间。因此信号线遍布于多层金属层。
为有效地隔绝串音，多个穿孔以沿着晶片边缘形成较佳。在图9中显示的穿孔63实际为一连串的穿孔。图10是显示在图9中沿着线C-C’的横截面。通过多个穿孔，每一金属层与相邻下层或相邻上层金属层电性耦接着。依照此法，从最底层至最顶层的每一金属层皆电性相连。要注意的是穿孔63及金属线47、65形成一环绕信号线的网目(mesh)。穿孔之间的距离D通常与信号频率相关，且信号频率愈高，穿孔的间距愈小。以信号频率约高于1GHz为例，穿孔的间距D以约小于1nm为佳。
图11是显示图9及图10的结构俯视图。在较佳实施例中，封环70接近晶片的边缘30且环绕着主动电路区A。所有晶片中的信号线大体被封闭在封环70中。当金属封环为耦接于接地信号时，信号线便被隔离于外部电路。因此晶片中的信号线间及晶片间的串音便降低了。整篇描述中，当导电特性装置(conductivefeature)(如：金属线)被指为耦接于接地信号，即表示被接地或接至一(高频)遮蔽群组，其中遮蔽群组中的信号(特别是高频信号)被滤掉。不论是哪种情况，当耦接于接地信号时，导电特性装置(conductive feature)大体免于噪声(特别是高频噪声)。在此，信号接地被定义为可大体免于噪声的接地或遮蔽群组。因此，在较佳实施例中，封环为耦接于接地信号。在其他实施例中，封环经由连外的分离垫片电性连接至一可调电位。
在其他实施例中，封环70可被延伸以隔离晶片中的子电路。图12是显示一包含电路A及电路B的晶片，而电路A及电路B必需被隔离。例如，电路A及电路B分别为模拟及数字电路。将数字及模拟电路整合在同一晶片中会导致其间的噪声耦合。模拟电路特别易受数字电路所产生噪声的影响。电路A及电路B可以封环延伸物71来隔离，且该封环延伸物以从金属层1形成至最顶金属层(如金属层9)为佳。另外，可形成多个封环延伸物，以将子电路A及B进一步分割成更小子电路。在较佳实施例中，封环延伸物71是耦接于接地信号，且以电性连接至封环70为佳以获致良效。在其他实施例中，封环延伸物71是耦接于接地信号，但不电性连接至封环70。
集成电路可能包含用以活化冗余电路的激光熔丝。图13是显示一激光熔丝的结构及一保护环。激光熔丝90接近晶片的顶端表面。穿过层层金属岛状物(metal islands)92及穿孔94，激光熔丝90电性连接至两条导线96，此两条导线被电性连接至集成电路。通过蚀刻及开启熔丝窗口(fuse window)102，激光熔丝90暴露出来且被激光熔断，因此在两条导线96之间形成断路。一冗余电路可用来替代一机能失常电路。
因为在激光处理过程中引入高应力，一保护环106(大体环绕着激光熔丝结构90)通常形成用以保护激光熔丝结构免于机械应力的影响。上述保护环106与封环具有相似结构，且由相互电性连接的金属岛状物(metal islands)98及穿孔100所形成。保护环为了隔离耦合噪声以耦接于接地信号为佳。在较佳实施例中，保护环可被电性连接至封环或封环延伸物。在其他实施例中，保护环不电性连接至封环或封环延伸物而被隔离开来。
因结构之故，通常二个或三个封环形成为外部封环封闭住内部封环。图14是显示一包括两个封环701及702的晶片的横截面图。至少一个上述封环耦接于接地信号。为提供较佳隔离作用，所有封环以耦接于接地信号为佳。
封环(封环延伸物及保护环亦同)可通过外部垫片或在晶片中现存的接地线来接地。图15是显示具有倒装晶片设计(flip chipdesign)的凸状垫片(bump pad)重新配置俯视图。圆点80及82代表凸状垫片(bump pad)。封环70通过金属线81与凸状垫片(bumppad)80电性连接(以内建于晶片中为佳)。凸状垫片(bump pad)80将电性连接至封装外部的接脚且耦接于接地信号。在线结合式封装设计中，上述封环通过外部垫片直接与封装的一外部接脚线结合。
本发明的较佳实施例利用现存的封环来避免串音。通过将信号线封闭于一类圆柱的耦接于接地信号的封环，介于封环内部与外部间的信号线，所产生的串音可被有效地降低。通过提供一电流回归路径，上述信号线的电感被降低。本发明的较佳实施例与标准集成电路制造及封装过程完全相容且无须额外成本。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
2、14、20：信号接地线
4、6、8：信号线
10、12：接地金属面
18：电介质
21、70、701、702：封环
26、46、47、60、65、81：金属线
27：介电层
28、62、63、94、100：穿孔(via)
29：钝化膜(passivation film)
30：切割线(晶片的边缘)
32、34：区域
36：主动区(active region)
37、96：导线
38：层间介电层(inter-layer dielectric；ILD)
40：蚀刻停止层(etch stop layer；ESL)
42：金属间介电层(inter-metal dielectric；IMD)
44：沟槽(trenches)
48：穿孔蚀刻停止层(via etching stop layer；ESL)
50：穿孔金属间介电层(via inter-metal dielectric；viaIMD)
52：沟槽蚀刻停止层(trench etch stop layer；trench ESL)
54：沟槽金属间介电层(trench inter-metal dielectric；trench IMD)
56：硬掩膜(hard mask)
57：穿孔开口
58：沟槽开口
71：封环延伸物
80、82：凸状垫片(bump pad)
90：激光熔丝
92、98：金属岛状物(metal islands)
102：熔丝窗口(fuse window)
106：保护环
A、B：电路区
C-C’：横切线
D：穿孔的间距
W1：区域32的宽度

Claims (15)

1.一种集成电路结构，形成于一半导体晶片中，所述集成电路结构包括：
一封环，耦接于一信号接地，包括：
多个金属线，其中每一金属线分属个别的一金属层，且环绕上述半导体晶片的一电路区；
多个穿孔，耦接于一相邻上层或相邻下层的每一金属线；以及
多个介电层，分别将各金属层与相邻下层或相邻上层的金属层隔离。
2.根据权利要求1所述的集成电路结构，其特征在于，更包括一封环延伸物，与上述封环耦接且将电路分成若干区间，其中上述封环延伸物包括：
多个额外金属线，设置于在上述电路区的个别金属层；以及
多个额外穿孔，耦接于上述各额外金属线至相邻下层或相邻上层的上述额外金属线。
3.根据权利要求1所述的集成电路结构，其特征在于，上述电路区中至少某一部分具有操作于一信号频率高于1GHz的元件。
4.根据权利要求1所述的集成电路结构，其特征在于，更包括与上述封环相邻的一额外封环，其中上述额外封环是耦接于上述接地信号。
5.根据权利要求4所述的集成电路结构，其特征在于，更包括一凸状垫片，与上述金属线耦接，其中上述凸状垫片是耦接于上述信号接地。
6.根据权利要求1所述的集成电路结构，其特征在于，更包括形成一激光熔丝及一环绕着激光熔丝的保护环，其中上述保护环是经由一外部垫片而耦接至上述信号接地。
7.一种集成电路结构，所述集成电路结构包括：
一封环，形成于一半导体晶片边缘的邻近区域以环绕上述半导体晶片的一电路区，其中上述封环是耦接于一信号接地。
8.根据权利要求7所述的集成电路结构，其特征在于，更包括与上述封环相邻的一额外封环。
9.根据权利要求8所述的集成电路结构，其特征在于，上述封环及辅助封环皆耦接于上述信号接地。
10.根据权利要求7所述的集成电路结构，其特征在于，更包括一封环延伸物，上述封环延伸物将上述集成电路的一主动电路划分成多个子电路。
11.根据权利要求7所述的集成电路结构，其特征在于，更包括耦接于上述接地信号的保护环。
12.一种集成电路结构，所述集成电路结构包括：
一封环，包括：
多个金属线，其中每一金属线分属个别的一金属层，且环绕一半导体晶片的一电路区；
多个穿孔，耦接上述金属线；以及
多个介电层，将各金属层与相邻下层或相邻上层的金属层隔离；且
其中上述封环是耦接至一可调电位。
13.根据权利要求12所述的集成电路结构，其特征在于，更包括一封环延伸物，耦接于上述封环，其中上述封环延伸物是延伸至上述电路区。
14.根据权利要求13所述的集成电路结构，其特征在于，上述封环延伸物是耦接于接地信号。
15.根据权利要求12所述的集成电路结构，其特征在于，上述可调电位属于一免于噪声的遮蔽群组。
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