CN1581475A - 布线结构 - Google Patents

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Abstract

本发明的课题是在低介电常数膜内形成孤立通路时抑制抗蚀剂中毒的发生。在形成于衬底1上的p－SiOC膜12内形成第1布线15和第1虚设布线15a。接着，形成p－SiOC膜22，在p－SiOC膜22上形成覆盖膜23。在覆盖膜23和p－SiOC膜22内形成由与第1布线15连接的通路28和第2布线29构成的双镶嵌布线，同时在孤立的通路28的周边形成虚设通路28a。

Description

布线结构
技术领域
本发明涉及布线结构，特别是涉及以形成了虚设通路的半导体器件为代表的电子器件的布线结构。
背景技术
图12是说明现有半导体器件的布线结构的概略俯视图。图13是图12所示的布线结构，是用双镶嵌法制造的布线结构的F-F’剖面图。
如图12和图13所示，在层间绝缘膜30内形成由与第1布线(M1)15连接的通路28和与该通路28连接的第2布线(M2)29构成的双镶嵌布线。另外，为了消除布线图形之间的疏密差异，在第1布线15的周边形成了第1虚设布线15a，在第2布线29的周边形成了第2虚设布线29a。
但是，近年来，随着半导体器件的微细化，布线信号延迟成了问题。为解决此问题，对布线材料使用了铜(Cu)，对层间绝缘膜使用了介电常数低的低介电常数膜(例如，参照非专利文献1)。
但是，当通路的尺寸减小时，由于邻近效应，孤立通路与密集通路之间的疏密差异增大。另外，当使用低介电常数膜作为层间绝缘膜，并且用KrF抗蚀剂、ArF抗蚀剂之类的化学增强型抗蚀剂作为掩模来形成通路时，特别是在孤立通路的形成区，在化学增强型抗蚀剂的酸的影响下，存在通路的电阻增大及发生断线的问题。即，存在在通路中，特别是在孤立的通路中发生所谓的“抗蚀剂中毒”的问题。当为了防止低介电常数膜的灰化损伤而在低介电常数膜上形成由不同种类的绝缘膜构成的覆盖膜时容易发生这一问题。
另外，例如在尖端的逻辑电路制品这样的电子器件中，为降低功耗而降低了电源电压。因此，存在因来自外部的噪声而容易引起误动作的问题。
非专利文献1
K.Higashi等，Proceedings of the 2002 InternationalInterconnect Technology Conference，pp.15-17
发明内容
本发明是为解决上述现有课题而进行的，其目的在于抑制在低介电常数膜内形成通路时抗蚀剂中毒的发生。
另外，本发明的目的在于提供对外部噪声具有高容限的布线结构。
本发明的布线结构的特征在于，具备：
在衬底上形成的第1布线；
在上述第1布线上形成的、具有3以下的介电常数的低介电常数膜；
在上述低介电常数膜内形成的、与上述第1布线连接的通路；
在上述通路上形成的、与该通路连接的第2布线；以及
在孤立的上述通路的周边形成的虚设通路。
发明的效果
按照本发明，可以抑制在低介电常数膜内形成孤立通路时的抗蚀剂中毒的发生。
附图说明
图1是说明本发明实施例1的半导体器件中的布线结构的概略俯视图。
图2是图1所示的布线结构，是用双镶嵌法制造的布线结构的A-A’剖面图。
图3是说明图2所示的布线结构的制造方法的工序剖面图。
图4是说明本发明实施例2的半导体器件中的布线结构的概略俯视图。
图5是图4所示的布线结构，是用双镶嵌法制造的布线结构的B-B’剖面图。
图6是说明本发明实施例3的半导体器件中的布线结构的概略俯视图。
图7是图6所示的布线结构，是用双镶嵌法制造的布线结构的C-C’剖面图。
图8是说明本发明实施例4的半导体器件中的布线结构的概略俯视图。
图9是图8所示的布线结构，是用双镶嵌法制造的布线结构的D-D’剖面图。
图10是说明本发明实施例5的半导体器件中的布线结构的概略俯视图。
图11是图10所示的布线结构，是用双镶嵌法制造的布线结构的E-E’剖面图。
图12是说明现有半导体器件中的布线结构的概略俯视图。
图13是图12所示的布线结构，是用双镶嵌法制造的布线结构的F-F’剖面图。
具体实施方式
以下参照附图说明本发明的实施例。在图中，对相同或相当的部分标以相同的符号而往往简化甚至省略其说明。
实施例1
首先，说明布线结构。
图1是说明本发明实施例1的半导体器件中的布线结构的概略俯视图。图2是图1所示的布线结构，是用双镶嵌法制造的布线结构的A-A’剖面图。
其次，参照图1和图2(a)说明布线结构。
在衬底1上形成作为层间绝缘膜2的HDP氧化膜。这里，衬底1例如是具有10Ω·cm的电阻率的P型硅晶片。在HDP氧化膜2上形成作为终止膜11的p-SiC膜，在该p-SiC膜11上形成作为低介电常数膜12的p-SiOC膜。在p-SiC膜11和p-SiOC膜12内形成第1布线(M1)15，在该第1布线15的周边形成第1虚设布线(M1_D)15a。该第1虚设布线15a例如具有1μm×1μm的尺寸，以2μm的间距形成。
在p-SiOC膜12、第1布线15和第1虚设布线15a上形成作为终止膜21的p-SiC膜，在该p-SiC膜21上形成作为低介电常数膜22的p-SiOC膜。如图2(a)所示，在p-SiOC膜22上形成覆盖膜23。覆盖膜23的形成是为了防止低介电常数膜22的灰化损伤，它是与低介电常数膜22不同种类的绝缘膜。另外，虽然后面要叙述详细情况，但如图2(b)所示，覆盖膜23最终可以用CMP法除掉。
在覆盖膜23、p-SiOC膜22和p-SiC膜21内形成由与第1布线15连接的通路28和与该通路28连接的第2布线29构成的双镶嵌布线28、29。
在孤立的双镶嵌布线28、29的周边形成不与任何布线连接的虚设通路28a和第2虚设布线29a。该虚设通路28a例如尺寸为0.15μm，以0.5μm的间距形成。另外，第2虚设布线29a例如具有1μm×1μm的尺寸，以2μm的间距形成。
接着说明使用双镶嵌法的上述布线结构的制造方法。
图3是说明图2(a)所示的布线结构的制造方法的工序剖面图。
首先，虽未图示，但用STI(浅沟槽隔离)法在衬底1内形成深度例如为300nm的沟槽。
接着，用HDP-CVD法在衬底1上形成例如膜厚为1000nm的氧化膜(以下称“HDP氧膜”)2，用CMP法将HDP氧化膜2研磨掉约300nm。接着，用CVD法在HDP膜2上形成例如膜厚为50nm的p-SiC膜11。然后，用CVD法在其上形成例如膜厚为400nm的p-SiOC膜12，用CMP法将p-SiOC膜12研磨掉150nm。进而在p-SiOC膜12上形成第1布线/第1虚设布线形成用化学增强型抗蚀剂图形(以下称“抗蚀剂图形”)13。由此，得到如图3(a)所示的结构。
接着，如图3(b)所示，用镶嵌法在p-SiOC膜12和p-SiC膜11内形成第1布线15和第1虚设布线15a。详细地说，以抗蚀剂图形13作为掩模进行干法刻蚀，在p-SiOC膜12和p-SiC膜11内形成开口14、14a。然后，在该开口14、14a内形成膜厚分别为10nm/10nm的例如Ta/TaN膜作为阻挡层金属，用溅射法在该阻挡层金属上淀积例如膜厚为100nm的Cu籽层，用电镀法淀积500nm的Cu。其后，用CMP法除掉不需要的Cu和阻挡层金属。
接着，如图3(c)所示，用CVD法形成例如膜厚为50nm的p-SiC膜21，用CVD法在其上形成例如膜厚为600nm的p-SiOC膜22，用CMP法将p-SiOC膜22研磨掉200nm。然后，用CVD法在p-SiOC膜22上形成例如膜厚为50-200nm的覆盖膜23。再在覆盖膜23上形成通路/虚设通路用抗蚀剂图形24。
接着，如图3(d)所示，以抗蚀剂图形24作为掩模进行干法刻蚀，在覆盖膜23和p-SiOC膜22内形成抵达终止膜21表面的通路孔(连接孔)25，同时在孤立的通路孔25的周边形成虚设的通路孔25a。
接着，如图3(e)所示，通过对终止膜21进行干法刻蚀，将通路孔25延长，使之与第1布线15连接。接着，在包含虚设通路孔25a内部的覆盖膜23上形成抗蚀剂图形26。据此，形成在虚设通路孔25a内埋入了抗蚀剂的抗蚀剂通路。
接着，利用以该抗蚀剂图形26作为掩模的干法刻蚀，在覆盖膜23和p-SiOC膜22内形成开口(布线槽)27、27a。然后，在该开口27、27a内形成阻挡层金属(Ta/TaN＝10nm/10nm)，用溅射法在该阻挡层金属上淀积100nm的Cu籽层，用电镀法淀积500nm的Cu。其后，用CMP法除掉不需要的Cu和阻挡层金属。由此得到如图3(f)所示那样的结构。即，形成由与第1布线15连接的通路28和与该通路28连接的第2布线29构成的双镶嵌布线28、29。另外，在孤立通路28的周边形成虚设通路28a，在第2布线29的周边形成第2虚设布线29a。
另外，在对Cu和阻挡层金属进行CMP时，也可以进而除掉覆盖膜23。即，如图2(b)所示，在最终的布线结构中，覆盖膜23可以存在，也可以不存在(在后述的实施例2～5中也是一样)。即使是除掉覆盖膜23的情况，也能得到与保留覆盖膜23(图2(a))的情况相同的器件特性。
如以上所述，在本实施例1中，在低介电常数膜p-SiOC膜22内的孤立通路28的周边形成了虚设通路28a。据此，本发明者发现，在低介电常数膜22内形成孤立通路28时能够抑制抗蚀剂中毒的发生。
另外，由于抑制了邻近效应引起的孤立通路与密集通路之间的疏密差异，所以提高了通路28的尺寸可控性。
另外，在本实施例1中，由于提高了通路开口率，所以在利用刻蚀形成通路孔25、25a时，可以稳定地进行终点检查。据此，可以防止通路孔穿透基底膜和开口不良，能够确保宽的工艺容限。
另外，由于通过形成虚设通路使得通路的图形占有率一致，所以可以防止在研磨通路(栓)时发生腐蚀和凹陷。
另外，在本实施例1中，虽然对虚设通路28a的尺寸为0.15μm的情形进行了说明，但是只要是通路28的最小尺寸的1～10倍，都能得到上述效果。另外，虚设通路的间距不限于0.5μm，只要通路的图形占有率在0.5％～30％的范围内为恒定值，虚设通路的间距就可以是任意的。另外，虚设通路不限于具有图1所示的正方形的开口剖面的形状，即使是圆筒形状、具有长方形开口剖面的狭缝形状，也能得到上述效果(对后述的实施例2～5也是一样)。
另外，虽然使用了p-SiOC膜作为低介电常数膜12、22，但不限于此，只要是介电常数在3以下的低介电常数膜，都可以应用。还有，也可以使用多孔膜那样的超低介电常数膜。另外，虽然使用了p-SiC膜作为终止膜11、21，但也可以使用p-SiN膜，也可以使用p-SiC膜与p-SiN膜的叠层膜。另外，只要能对基底膜确保充分的刻蚀选择比，也不一定需要终止膜。另外，作为栓材料虽然使用了W或Cu，但除此以外，也可以使用TaN、TiN、Ta、Ti等导电材料或将它们层叠的结构(对后述的实施例2～5也是一样)。
实施例2
图4是说明本发明实施例2的半导体器件中的布线结构的概略俯视图。图5是图4所示的布线结构，是用双镶嵌法制造的布线结构的B-B’剖面图。
在上述实施例1中，在孤立通路28的周边配置了与第1和第2布线15、29连接的虚设通路28a，而在本实施例2的布线结构中，却是在孤立通路28的周边配置了与第1布线15连接的虚设通路28b。
因此，按照本实施例2，可以得到与在实施例1中得到的效果相同的效果。
还有，在本实施例2中，可以利用双镶嵌法减少具有宽的布线宽度的第1和第2布线15、29的应力迁移。
另外，虽然在本实施例2中虚设通路28b只与第1布线15连接，但虚设通路也可以只与第2布线29连接，也可以是这些虚设通路混合存在于孤立通路28的周边。
实施例3
图6是说明本发明实施例3的半导体器件中的布线结构的概略俯视图。图7是图6所示的布线结构，是用双镶嵌法制造的布线结构的C-C’剖面图。
在上述实施例1中，在孤立通路28的周边配置了与第1和第2布线15、29连接的虚设通路28a，而在本实施例3的布线结构中，却是在孤立通路28的周边配置了与第1虚设布线15a和第2虚设布线29a连接的虚设通路28c。
因此，按照本实施例3，可以得到与在实施例1中得到的效果相同的效果。
另外，可以几乎不增加电路的电容而抑制由应力迁移引起的通路电阻增大和断线这样的不良状况。
另外，在本实施例3中，可以利用双镶嵌法减少具有宽的布线宽度的第1和第2布线15、29的应力迁移。
实施例4
图8是说明本发明实施例4的半导体器件中的布线结构的概略俯视图。图9是图8所示的布线结构，是用双镶嵌法制造的布线结构的D-D’剖面图。
如图8和图9所示，在本实施例4的布线结构中，在孤立通路28的周边配置了不与第1和第2布线15、29的任何一条连接的虚设通路28a；与第1布线15连接的虚设通路28b；以及与第1和第2虚设布线15a、29a连接的虚设通路28c。即，本实施例4全部应用了实施例1～3的虚设通路28a、28b、28c。
因此，按照本实施例4，可以得到与在实施例1～3中得到的效果相同的效果。另外，本实施例4特别适合于在形成线宽较宽的布线15、29时的应力迁移的减少。
实施例5
图10是说明本发明实施例5的半导体器件中的布线结构的概略俯视图。图11是图10所示的布线结构，是用双镶嵌法制造的布线结构的E-E’剖面图。
在上述实施例3中，在第1和第2布线15、29的周边形成了具有1μm×1μm尺寸的第1和第2虚设布线15a、29a，利用虚设通路28c将它们进行了连接。
在本实施例5中，如图10和图11所示，在第1布线15的周边，以2μm的间距形成了由线宽0.5μm的线图形构成的第1虚设布线15b。另外，在第2布线29的周边以2μm的间距形成了由线宽0.5μm的线图形构成的、与第1虚设布线15b正交的第2虚设布线29b。另外，在第1虚设布线15b与第2虚设布线29b的交点配置了虚设通路28d。据此，使得由第1和第2虚设布线15b、29b以及虚设通路28d构成的虚设图形为相同的电位。另外，将第1和第2虚设布线15b、29b以及虚设通路28d之中的至少一方与地电位连接。
在以上说明的本实施例5中，将第1虚设布线15b和第2虚设布线29b配置成网格状，在其交点配置了虚设通路28d。按照本实施例5，由于在孤立通路28的周边配置了虚设通路28d，所以可以得到与在实施例1中得到的效果相同的效果。
另外，在本实施例5中，通过虚设通路28b而成为相同电位的虚设图形15b、28d、29b可以在任何部位与地电位连接。由于电路图形15、28、29被这些虚设图形屏蔽，所以能够抑制由来自外部的噪声引起的电路图形的误动作。因此，可以得到对外部噪声具有高容限的布线结构及其制造方法。

Claims (5)

1.一种布线结构，其特征在于：
具备：
在衬底上形成的第1布线；
在上述第1布线上形成的、具有3以下的介电常数的低介电常数膜；
在上述低介电常数膜内形成的、与上述第1布线连接的通路；
在上述通路上形成的、与该通路连接的第2布线；以及
在孤立的上述通路的周边形成的虚设通路。
2.如权利要求1所述的布线结构，其特征在于：
还具备在上述低介电常数膜上形成的覆盖膜，
上述第2布线在上述覆盖膜和上述低介电常数膜内形成。
3.如权利要求1所述的布线结构，其特征在于：
还具备：
在上述第1布线的周边形成的第1虚设布线；以及
在上述第2布线的周边形成的第2虚设布线，
上述虚设通路与上述第1和第2虚设布线连接，并且与上述虚设通路连接的上述第1或第2虚设布线与地电位连接。
4.如权利要求1至3的任何一项所述的布线结构，其特征在于：
上述虚设通路为狭缝形状。
5.如权利要求1至3的任何一项所述的布线结构，其特征在于：
上述虚设通路的尺寸为上述通路的最小尺寸的1～10倍。
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