KR100770486B1

KR100770486B1 - 반도체 장치의 제조방법

Info

Publication number: KR100770486B1
Application number: KR1020060096963A
Authority: KR
Inventors: 가즈오 도미따; 게이지 하시모또; 야스따까 니시오까; 스스무 마쯔모또; 미쯔루 세기구찌; 아끼히사 이와사끼
Original assignee: 가부시끼가이샤 르네사스 테크놀로지; 마쯔시다덴기산교 가부시키가이샤
Priority date: 2003-08-12
Filing date: 2006-10-02
Publication date: 2007-10-25
Also published as: TW200507010A; CN1581475A; DE102004028925A1; KR20050018585A; US20070007658A1; US20050035457A1; US7605085B2; JP2005064226A; TWI315542B; KR20060108601A; CN1581475B

Abstract

저유전율막 내에 고립 비아를 형성할 때에, 레지스트 포이즈닝의 발생을 억제한다. 기판(1) 위에 형성된 p-SiOC막(12) 내에, 제1 배선(15)과, 제1 더미 배선(15a)을 형성한다. 이어서, p-SiOC막(22)을 형성하고, p-SiOC막(22) 위에 캡막(23)을 형성한다. 캡막(23) 및 p-SiOC막(22) 내에, 제1 배선(15)과 접속하는 비아(28)와 제2 배선(29)으로 이루어지는 듀얼 다마신 배선을 형성함과 함께, 고립된 비아(28)의 주변에 더미 비아(28a)를 형성한다.

저유전율막, 레지스트 포이즈닝, 비아, 캡막

Description

반도체 장치의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}

도 1은 본 발명의 제1 실시예에 따른 반도체 장치에서의 배선 구조를 설명하기 위한 개략 상면도.

도 2는 도 1에 도시한 배선 구조로서, 듀얼 다마신법을 이용하여 제조한 배선 구조의 A-A' 단면도.

도 3은 도 2에 도시한 배선 구조의 제조 방법을 설명하기 위한 공정 단면도.

도 4는 본 발명의 제2 실시예에 따른 반도체 장치에서의 배선 구조를 설명하기 위한 개략 상면도.

도 5는 도 4에 도시한 배선 구조로서, 듀얼 다마신법을 이용하여 제조한 배선 구조의 B-B' 단면도.

도 6은 본 발명의 제3 실시예에 따른 반도체 장치에서의 배선 구조를 설명하기 위한 개략 상면도.

도 7은 도 6에 도시한 배선 구조로서, 듀얼 다마신법을 이용하여 제조한 배선 구조의 C-C' 단면도.

도 8은 본 발명의 제4 실시예에 따른 반도체 장치에서의 배선 구조를 설명하기 위한 개략 상면도.

도 9는 도 8에 도시한 배선 구조로서, 듀얼 다마신법을 이용하여 제조한 배 선 구조의 D-D' 단면도.

도 10은 본 발명의 제5 실시예에 따른 반도체 장치에서의 배선 구조를 설명하기 위한 개략 상면도.

도 11은 도 10에 도시한 배선 구조로서, 듀얼 다마신법을 이용하여 제조한 배선 구조의 E-E' 단면도.

도 12는 종래의 반도체 장치에서의 배선 구조를 설명하기 위한 개략 상면도.

도 13은 도 12에 도시한 배선 구조로서, 듀얼 다마신법을 이용하여 제조한 배선 구조의 F-F' 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 기판(실리콘 웨이퍼)

2 : 층간 절연막(HDP 산화막)

11, 21 : 스토퍼막(p-SiC막)

12, 22 : 저유전율막(p-SiOC막)

13, 24 : 레지스트 패턴

14, 14a, 25, 25a, 27, 27a : 개구(배선 홈, 접속 홀)

15 : 제1 배선

15a, 15b : 제1 더미 배선

23 : 캡막(절연막)

28 : 비아

28a, 28b, 28c, 28d : 더미 비아

29 : 제2 배선

29a, 29b : 제2 더미 배선

본 발명은, 배선 구조에 관한 것으로, 특히 더미 비아가 형성된 반도체 장치로 대표되는 전자 디바이스의 배선 구조에 관한 것이다.

도 12는, 종래의 반도체 장치에서의 배선 구조를 설명하기 위한 개략 상면도이다. 도 13은, 도 12에 도시한 배선 구조로서, 듀얼 다마신법을 이용하여 제조한 배선 구조의 F-F' 단면도이다.

도 12 및 도 13에 도시한 바와 같이, 층간 절연막(30) 내에, 제1 배선(M1 : 15)과 접속하는 비아(28)와, 해당 비아(28)와 접속하는 제2 배선(M2 : 29)으로 이루어지는 듀얼 다마신 배선이 형성되어 있다. 또한, 배선 패턴의 조밀간 차를 없애기 위해, 제1 배선(15)의 주변에 제1 더미 배선(15a)이 형성되고, 제2 배선(29) 주변에 제2 더미 배선(29a)이 형성되어 있다.

그런데, 최근, 반도체 장치의 미세화에 수반하여, 배선 신호 지연이 문제가 되고 있다. 이 문제를 해결하기 위해, 배선 재료에 구리(Cu)가 이용되고, 층간 절연막에 비유전율이 낮은 저유전율막이 이용되고 있다(예를 들면, 비특허 문헌1 참조).

<비특허 문헌1>

K. Higashi 등, Proceedings of the 2002 International Interconnect Technology Conference, p.15-17

그러나, 비아의 치수가 작아지면, 근접 효과에 의해 고립 비아와 밀집 비아와의 조밀간 차가 커진다. 또한, 층간 절연막으로서 저유전율막을 이용하고, 또한 KrF 레지스트나 ArF 레지스트와 같은 화학 증폭형 레지스트를 마스크로서 이용하여 비아를 형성하는 경우, 특히 고립 비아의 형성 영역에서, 화학 증폭형 레지스트의 산(酸)의 영향으로 비아의 저항 상승이나 단선이 발생하는 문제가 있었다. 즉, 비아, 특히 고립 비아에서, 소위 「레지스트 포이즈닝」이 발생하는 문제가 있었다. 이 문제는, 저유전율막의 애싱 손상을 방지하기 위해, 저유전율막 위에 이종(異種)의 절연막으로 이루어지는 캡막을 형성하는 경우에 발생하기 쉽다.

또한, 예를 들면, 첨단 로직 회로 제품과 같은 전자 디바이스에서는, 소비 전력을 저감하기 위해 전원 전압을 저전압화하고 있다. 이 때문에, 외부로부터의 노이즈에 의해 오동작하기 쉬운 문제가 있었다.

본 발명은, 상기 종래의 과제를 해결하기 위해 이루어진 것으로, 저유전율막 내에 비아를 형성할 때에, 레지스트 포이즈닝의 발생을 억제하는 것을 목적으로 한다.

또한, 본 발명은, 외부 노이즈에 대하여 높은 마진을 갖는 배선 구조를 제공하는 것을 목적으로 한다.

본 발명에 따른 배선 구조의 제조방법은,

제1 금속 배선 및 절연부를 포함하는 제1층을 형성하는 단계와,

상기 제1층 상에 질소 원자를 포함하는 에칭 스토퍼층을 형성하는 단계와,

상기 에칭 스토퍼층 상에 층간 절연층을 형성하는 단계와,

상기 층간 절연층 내에 제1 비아홀 및 제2 비아홀을 형성하는 단계- 상기 제1 비아홀은 상기 에칭 스토퍼층의 제1 상면에 도달하고, 상기 제2 비아홀은 상기 에칭 스토퍼층의 제2 상면에 도달하며, 상기 제2 상면은 상기 제1층의 상기 절연부의 바로 위에 위치함 -와,

상기 제2 비아홀 내에 레지스트가 채워지도록 상기 층간 절연층 위로 레지스트 패턴을 형성하는 단계와,

상기 레지스트 패턴을 마스크로 사용하여 상기 층간 절연층의 상부를 에칭함으로써 상기 제1 비아홀 상에 제2 금속 배선이 되는 홈을 형성하는 단계와,

상기 홈 및 상기 제1 비아홀 내에 금속을 매립함으로써 제2 금속 배선 및 비아를 형성하는 단계를 포함하는 것을 일 특징으로 한다.

이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 도면에서, 동일하거나 또는 상당하는 부분에는 동일한 부호를 붙이고, 그 설명을 간략화하거나 생략하는 경우가 있다.

<제1 실시예>

우선, 배선 구조에 대하여 설명한다.

도 1은, 본 발명의 제1 실시예에 따른 반도체 장치에서의 배선 구조를 설명 하기 위한 개략 상면도이다. 도 2는, 도 1에 도시한 배선 구조로서, 듀얼 다마신법을 이용하여 제조한 배선 구조의 A-A' 단면도이다.

이어서, 도 1 및 도 2의 (a)를 참조하여, 배선 구조에 대하여 설명한다.

기판(1) 위에, 층간 절연막(2)으로서의 HDP 산화막이 형성되어 있다. 여기서, 기판(1)은, 예를 들면 10Ω㎝의 비저항을 갖는 P형 실리콘 웨이퍼이다. HDP 산화막(2) 위에 스토퍼막(11)으로서의 p-SiC막이 형성되고, 이 p-SiC막(11) 위에 저유전율막(12)으로서의 p-SiOC막이 형성되어 있다. p-SiC막(11) 및 p-SiOC막(12) 내에는 제1 배선(M1 : 15)이 형성되고, 이 제1 배선(15) 주변에 제1 더미 배선(M1_D : 15a)이 형성되어 있다. 이 제1 더미 배선(15a)은, 예를 들면 1㎛×1㎛의 사이즈를 갖고, 2㎛의 피치로 형성되어 있다.

p-SiOC막(12), 제1 배선(15) 및 제1 더미 배선(15a) 위에, 스토퍼막(21)으로서의 p-SiC막이 형성되고, 이 p-SiC막(21) 위에 저유전율막(22)으로서의 p-SiOC막이 형성되어 있다. 도 2의 (a)에 도시한 바와 같이, p-SiOC막(22) 위에, 캡막(23)이 형성되어 있다. 캡막(23)은, 저유전율막(22)의 애싱 손상을 방지하기 위해 형성되고, 저유전율막(22)과는 상이한 종류의 절연막이다. 또, 상세 내용은 후술하겠지만, 도 2의 (b)에 도시한 바와 같이, 캡막(23)은 CMP에 의해 최종적으로 제거되어도 된다.

캡막(23), p-SiOC막(22) 및 p-SiC막(21) 내에는, 제1 배선(15)과 접속하는 비아(28)와, 이 비아(28)와 접속하는 제2 배선(29)으로 이루어지는 듀얼 다마신 배선(28, 29)이 형성되어 있다.

고립된 듀얼 다마신 배선(28, 29)의 주변에는, 어떤 배선에도 접속하지 않는 더미 비아(28a)와, 제2 더미 배선(29a)이 형성되어 있다. 이 더미 비아(28a)는, 예를 들면 치수가 0.15㎛로서, 0.5㎛의 피치로 형성되어 있다. 또한, 제2 더미 배선(29a)은, 예를 들면 1㎛×1㎛의 사이즈로서, 2㎛의 피치로 형성되어 있다.

이어서, 듀얼 다마신법을 이용한 상기 배선 구조의 제조 방법에 대하여 설명한다.

도 3은, 도 2의 (a)에 도시한 배선 구조의 제조 방법을 설명하기 위한 공정 단면도이다.

우선, 도시하지 않지만, 기판(1) 내에 STI(shallow trench isolation)법을 이용하여 깊이가 예를 들면 300㎚의 트렌치를 형성한다.

이어서, 기판(1) 위에 HDP-CVD법을 이용하여 산화막(이하 「HDP 산화막」이라고 함 : 2)을 예를 들면 1000㎚의 막 두께로 형성하고, CMP법을 이용하여 HDP 산화막(2)을 300㎚ 연마한다. 이어서, HDP 산화막(2) 위에, CVD법을 이용하여 p-SiC막(11)을 예를 들면 50㎚의 막 두께로 형성한다. 그리고, 그 위에 CVD법을 이용하여 p-SiOC막(12)을 예를 들면 400㎚의 막 두께로 형성하고, CMP법을 이용하여 p-SiOC막(12)을 150㎚만큼 연마한다. 또한, p-SiOC막(12) 위에, 제1 배선/제1 더미 배선 형성용의 화학 증폭형의 레지스트 패턴(이하 「레지스트 패턴」이라고 함)(13)을 형성한다. 이에 의해, 도 3의 (a)에 도시한 바와 같은 구조가 얻어진다.

이어서, 도 3의 (b)에 도시한 바와 같이, 다마신 기법을 이용하여 p-SiOC막(12) 및 p-SiC막(11) 내에, 제1 배선(15) 및 제1 더미 배선(15a)을 형성한다. 상세하게 설명하면, 레지스트 패턴(13)을 마스크로 한 드라이 에칭에 의해, p-SiOC막(12) 및 p-SiC막(11) 내에 개구(14, 14a)를 형성한다. 그리고, 이 개구(14, 14a) 내에 배리어 메탈로서 예를 들면 Ta/TaN막을 각각 10㎚/10㎚의 막 두께로 형성하고, 이 배리어 메탈 위에 스퍼터법을 이용하여 Cu 시드층을 예를 들면 100㎚의 막 두께로 퇴적시키고, 도금법을 이용하여 Cu를 500㎚ 퇴적시킨다. 그 후, CMP 법을 이용하여 불필요한 Cu 및 배리어 메탈을 제거한다.

이어서, 도 3의 (c)에 도시한 바와 같이, CVD법을 이용하여 p-SiC막(21)을 예를 들면 50㎚의 막 두께로 형성하고, 그 위에 CVD법을 이용하여 p-SiOC막(22)을 예를 들면 600㎚의 막 두께로 형성하고, CMP법을 이용하여 p-SiOC막(22)을 200㎚만큼 연마한다. 그리고, p-SiOC막(22) 위에 CVD법을 이용하여 캡막(23)을, 예를 들면 50㎚∼200㎚의 막 두께로 형성한다. 또한, 캡막(23) 위에, 비아/더미 비아 형성용의 레지스트 패턴(24)을 형성한다.

이어서, 도 3의 (d)에 도시한 바와 같이, 레지스트 패턴(24)을 마스크로 한 드라이 에칭에 의해, 캡막(23) 및 p-SiOC막(22) 내에 스토퍼막(21) 표면에 달하는 비아홀(접속 홀 : 25)을 형성함과 함께, 고립된 비아홀(25) 주변에 더미의 비아홀(25a)을 형성한다.

이어서, 도 3의 (e)에 도시한 바와 같이, 스토퍼막(21)을 드라이 에칭하는 것에 의해, 비아홀(25)을 연장하여 제1 배선(15)에 접속한다. 이어서, 더미 비아홀(25a) 내를 포함하는 캡막(23) 위에 레지스트 패턴(26)을 형성한다. 이에 의해, 더미 비아홀(25a) 내에 레지스트가 매립된 레지스트 비아가 형성된다.

이어서, 이 레지스트 패턴(26)을 마스크로 한 드라이 에칭에 의해, 캡막(23) 및 p-SiOC막(22) 내에 개구(배선 홈 : 27, 27a)를 형성한다. 그리고, 이 개구(27, 27a) 내에 배리어 메탈(Ta/TaN-10㎚/10㎚)을 형성하고, 이 배리어 메탈 위에 스퍼터법을 이용하여 Cu 시드층을 100㎚ 퇴적시키고, 도금법을 이용하여 Cu를 500㎚ 퇴적시킨다. 그 후, CMP법을 이용하여 불필요한 Cu 및 배리어 메탈을 제거한다. 이에 의해, 도 3의 (f)에 도시한 바와 같은 구조가 얻어진다. 즉, 제1 배선(15)에 접속하는 비아(28)와, 이 비아(28)에 접속하는 제2 배선(29)으로 이루어지는 듀얼 다마신 배선(28, 29)이 형성된다. 또, 고립 비아(28)의 주변에 더미 비아(28a)가 형성되고, 제2 배선(29) 주변에 제2 더미 배선(29a)이 형성된다.

또한, Cu 및 배리어 메탈의 CMP 시에, 캡막(23)을 더 제거해도 된다. 즉, 도 2의 (b)에 도시한 바와 같이, 최종적인 배선 구조에서, 캡막(23)은 존재의 여부와 무관하다(후술하는 제2 실시예∼5 실시예에 대해서도 마찬가지임). 캡막(23)이 제거된 경우라도, 캡막(23)이 남는 경우(도 2의 (a))와 동등한 디바이스 특성이 얻어진다.

이상 설명한 바와 같이, 본 제1 실시예에서는, 저유전율막인 p-SiOC막(22) 내의 고립 비아(28) 주변에 더미 비아(28a)를 형성했다. 이에 의해, 저유전율막(22) 내에 고립 비아(28)를 형성할 때에, 레지스트 포이즈닝의 발생을 억제할 수 있는 것을 본 발명자는 알았다.

또한, 근접 효과에 따른 고립 비아와 밀집 비아와의 조밀간 차가 억제되기 때문에, 비아(28)의 치수 제어성이 향상한다.

또한, 본 제1 실시예에서는, 비아 개구율이 높아지기 때문에, 에칭에 의해 비아홀(25, 25a)을 형성할 때에, 안정적으로 엔드 포인트의 검출을 행할 수 있다. 이에 의해, 비아홀의 기초막 관통이나, 개구 불량을 방지할 수 있어, 넓은 프로세스 마진을 확보할 수 있다.

또한, 더미 비아를 형성하는 것에 의해 비아의 패턴 점유율이 균일하게 되기 때문에, 비아(플러그) 연마 시에 부식이나 디싱의 발생을 방지할 수 있다.

또, 본 제1 실시예에서는, 더미 비아(28a)의 치수가 0.15㎛인 경우에 대하여 설명했지만, 비아(28)의 최소 치수의 1∼10배이면, 상기 효과가 얻어진다. 또한, 더미 비아의 피치는 0.5㎛에 한하지 않고, 비아의 패턴 점유율이 0.5%∼30%의 범위에서 일정하게 되면, 임의이어도 된다. 또한, 더미 비아는 도 1에 도시한 바와 같은 정방형의 개구 단면을 갖는 형상에 한정되지 않고, 원통 형상이나, 장방형의 개구 단면을 갖는 슬릿 형상이어도 상기 효과를 얻을 수 있다(후술하는 제2 실시예∼제5 실시예에 대해서도 마찬가지임).

또한, 저유전율막(12, 22)으로서 p-SiOC막을 이용했지만, 이것에 한하지 않고, 비유전율이 3 이하인 저유전율막이면 적용할 수 있다. 또한, 다공질막과 같은 초저유전율막을 적용할 수도 있다. 또한, 스토퍼막(11, 21)으로서 p-SiC막을 이용했지만, p-SiN 막을 이용해도 되고, p-SiC막과 p-SiN막의 적층막을 이용해도 된다. 또한, 기초막에 대하여 충분히 에칭 선택비를 확보할 수 있으면, 스토퍼막은 반드시 필요하지는 않다. 또, 플러그의 재료로서, W 또는 Cu를 이용했지만, 이외에도, TaN, TiN, Ta, Ti 등의 도전 재료 또는 이들을 적층한 것을 이용해도 된다(후술하 는 제2 실시예∼제5 실시예에 대해서도 마찬가지임).

<제2 실시예>

도 4는, 본 발명의 제2 실시예에 따른 반도체 장치에서의 배선 구조를 설명하기 위한 개략 상면도이다. 도 5는, 도 4에 도시한 배선 구조로서, 듀얼 다마신법을 이용하여 제조한 배선 구조의 B-B' 단면도이다.

전술한 제1 실시예에서는, 고립 비아(28)의 주변에 제1 및 제2 배선(15, 29)에 접속하지 않는 더미 비아(28a)를 배치했지만, 본 제2 실시예에 따른 배선 구조에서는, 고립 비아(28)의 주변에 제1 배선(15)과 접속하는 더미 비아(28b)를 배치했다.

따라서, 본 제2 실시예에 따르면, 제1 실시예에서 얻어지는 효과와 마찬가지의 효과가 얻어진다.

또한, 본 제2 실시예에서, 듀얼 다마신법을 이용함으로써, 굵은 배선 폭을 갖는 제1 배선 및 제2 배선(15, 29)의 스트레스마이그레이션을 저감할 수 있다.

또, 본 제2 실시예에서는, 더미 비아(28b)가 제1 배선(15)에만 접속하고 있지만, 더미 비아가 제2 배선(29)에만 접속해도 되고, 이들의 더미 비아가 고립 비아(28) 주변에 혼재해도 된다.

<제3 실시예>

도 6은 본 발명의 제3 실시예에 따른 반도체 장치에서의 배선 구조를 설명하기 위한 개략 상면도이다. 도 7은, 도 6에 도시한 배선 구조로서, 듀얼 다마신법을 이용하여 제조한 배선 구조의 C-C' 단면도이다.

전술한 제1 실시예에서는, 고립 비아(28)의 주변에 제1 및 제2 배선(15, 29)에 접속하지 않는 더미 비아(28a)를 배치했지만, 본 제3 실시예에 따른 배선 구조에서는, 고립 비아(28)의 주변에 제1 더미 배선(15a)과 제2 더미 배선(29a)과 접속하는 더미 비아(28c)를 배치했다.

따라서, 본 제3 실시예에 따르면, 제1 실시예에서 얻어지는 효과와 마찬가지의 효과가 얻어진다.

또한, 회로적 용량을 거의 증가시키지 않고, 스트레스마이그레이션에 의한 비아 저항 상승이나 단선 불량을 억제할 수 있다.

또한, 본 제3 실시예에서, 듀얼 다마신법을 이용함으로써, 굵은 배선 폭을 갖는 제1 및 제2 배선(15, 29)의 스트레스마이그레이션을 저감할 수 있다.

<제4 실시예>

도 8은, 본 발명의 제4 실시예에 따른 반도체 장치에서의 배선 구조를 설명하기 위한 개략 상면도이다. 도 9는, 도 8에 도시한 배선 구조로서, 듀얼 다마신법을 이용하여 제조한 배선 구조의 D-D' 단면도이다.

도 8 및 도 9에 도시한 바와 같이, 본 제4 실시예에 따른 배선 구조에서는, 고립 비아(28)의 주변에, 제1 및 제2 배선(15, 29)의 어디에도 접속하지 않는 더미 비아(28a)와, 제1 배선(15)과 접속하는 더미 비아(28b)와, 제1 및 제2 더미 배선(15a, 29a)과 접속하는 더미 비아(28c)를 배치했다. 즉, 본 제4 실시예는 제1 실시예∼제3 실시예의 더미 비아(28a, 28b, 28c)를 모두 적용한 것이다.

따라서, 본 제4 실시예에 따르면, 제1 실시예∼제3 실시예에서 얻어지는 효 과와 마찬가지의 효과가 얻어진다. 또한, 본 제4 실시예는, 특히 선 폭이 굵은 배선(15, 29)을 형성할 때의 스트레스마이그레이션 저감에 적합하다.

<제5 실시예>

도 10은 본 발명의 제5 실시예에 따른 반도체 장치에서의 배선 구조를 설명하기 위한 개략 상면도이다. 도 11은, 도 10에 도시한 배선 구조로서, 듀얼 다마신법을 이용하여 제조한 배선 구조의 E-E' 단면도이다.

전술한 제3 실시예에서는, 1㎛×1㎛의 사이즈를 갖는 제1 더미 배선 및 제2 더미 배선(15a, 29a)을 제1 배선 및 제2 배선(15, 29) 주변에 형성하고, 이들을 더미 비아(28c)에 의해 접속했다.

본 제5 실시예에서는, 도 10 및 도 11에 도시한 바와 같이, 제1 배선(15)의 주변에, 선 폭 0.5㎛의 라인 패턴으로 이루어지는 제1 더미 배선(15b)을 2㎛ 피치로 형성하였다. 또한, 제2 배선(29)의 주변에, 제1 더미 배선(15b)과 직교하도록, 선 폭 0.5㎛의 라인 패턴으로 이루어지는 제2 더미 배선(29b)을 2㎛ 피치로 형성했다. 또한, 제1 더미 배선(15b)과 제2 더미 배선(29b)과의 교점에 더미 비아(28d)를 배치했다. 이에 의해, 제1 및 제2 더미 배선(15b, 29b)과 더미 비아(28d)로 이루어지는 더미 패턴을 동일 전위로 하였다. 또한, 제1 더미 배선 및 제2 더미 배선(15b, 29b) 및 더미 비아(28d) 중 적어도 1개를 접지 전위와 접속했다.

이상 설명한 제5 실시예에서는, 제1 더미 배선(15b)과 제2 더미 배선(29b)을 격자 형상으로 배치하고, 그 교점에 더미 비아(28d)를 배치했다. 제5 실시예에 따르면, 고립 더미(28)의 주변에 더미 비아(28d)를 배치했기 때문에, 제1 실시예에서 얻어지는 효과와 마찬가지의 효과가 얻어진다.

또한, 본 제5 실시예에서는, 더미 비아(28d)를 통하여 동일 전위로 된 더미 패턴(15b, 28d, 29b)이 임의 개소에서 접지 전위에 접속되어 있다. 이 더미 패턴에 의해 회로 패턴(15, 28, 29)이 실드되기 때문에, 외부로부터의 노이즈에 의한 회로 패턴의 오동작을 억제할 수 있다. 따라서, 외부 노이즈에 대하여 높은 마진을 갖는 배선 구조 및 그 제조 방법이 얻어진다.

본 발명에 따르면, 저유전율막 내에 고립 비아를 형성할 때에, 레지스트 포이즈닝의 발생을 억제할 수 있다.

Claims

반도체 장치의 제조방법으로서,

제1 금속배선과 상기 제1 금속배선을 둘러싸는 제1 절연막을 구비하는 제1층을 형성하는 공정과,

상기 제1 층 상에 질소 원자를 함유하는 제2 절연막을 형성하는 공정과,

상기 제2 절연막 상에 층간 절연막을 형성하는 공정과,

상기 층간 절연막 내에, 상기 제2 절연막의 제1 상면에 도달하고 상기 제1 금속배선의 바로 위에 있는 제1 비아홀과, 상기 제2 절연막의 제2 상면에 도달하고 상기 제1 절연막의 바로 위에 있는 제2 비아홀을 형성하는 공정과,

상기 층간 절연막 상에, 상기 제2 비아홀을 매립하고, 또한 상기 제1 비아홀 상에 개구부를 갖는 레지스트 패턴을 형성하는 공정과,

상기 레지스트 패턴을 사용하여 상기 층간 절연막 내에 홈을 형성하는 공정과,

상기 홈 내에 제2 금속배선, 상기 제1 비아홀 내에 제1 비아, 그리고 상기 제2 비아홀 내에 제2 비아를 형성하는 공정을 포함하고,

상기 제2 금속배선의 바닥부와 상기 제1 비아의 상부가 서로 접속되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
제1항에 있어서,

상기 레지스트 패턴은 화학 증폭형 레지스트인 것을 특징으로 하는 반도체 장치의 제조방법.
제1항에 있어서,

상기 층간 절연막은 SiOC막인 것을 특징으로 하는 반도체 장치의 제조방법.
제1항에 있어서,

상기 층간 절연막을 형성한 후, 상기 층간 절연막 상에 캡층을 형성하는 공정을 더 포함하고,

상기 층간 절연막 및 상기 캡층 내에 상기 제1 비아홀 및 제2 비아홀이 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
제1항에 있어서,

상기 제1 금속배선, 상기 제2 금속배선, 상기 제1 비아 및 상기 제2 비아는 구리 금속을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
반도체 장치의 제조방법으로서,

제1 금속배선과 상기 제1 금속배선을 둘러싸는 제1 절연막을 구비하는 제1 층을 형성하는 공정과,

상기 제1 층 상에 질소 원자를 함유하는 제2 절연막을 형성하는 공정과,

상기 제2 절연막 상에 층간 절연막을 형성하는 공정과,

상기 층간 절연막 내에, 상기 제1 금속배선의 바로 위의 상기 층간 절연막 및 상기 제2 절연막을 에칭함으로써 형성되는 제1 비아홀과, 상기 제1 절연막의 바로 위의 상기 층간 절연막 및 상기 제2 절연막을 에칭함으로써 형성되는 제2 비아홀을 형성하는 공정과,

상기 층간 절연막 상에, 상기 제2 비아홀을 매립하고, 또한 상기 제1 비아홀 상에 개구부를 가지며, 화학 증폭형 레지스트로 구성된 레지스트 패턴을 형성하는 공정과,

상기 레지스트 패턴을 사용하여 상기 층간 절연막 내에 홈을 형성하는 공정과,

상기 홈 내에 제2 금속배선, 상기 제1 비아홀 내에 제1 비아, 그리고 상기 제2 비아홀 내에 제2 비아를 형성하는 공정을 포함하고,

상기 제2 금속배선의 바닥부와 상기 제1 비아의 상부가 접속되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
제6항에 있어서,

상기 층간 절연막은 SiOC막인 것을 특징으로 하는 반도체 장치의 제조방법.
제6항에 있어서,

상기 층간 절연막을 형성한 후, 상기 층간 절연막 상에 캡층을 형성하는 단계를 더 포함하고,

상기 층간 절연막 및 상기 캡층 내에 상기 제1 비아홀 및 제2 비아홀이 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
제6항에 있어서,

상기 제1 금속배선, 상기 제2 금속배선, 상기 제1 비아 및 상기 제2 비아는 구리 금속을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제6항에 있어서,

상기 제2 비아는 더미 배선인 제3 금속배선에 접속되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
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제6항에 있어서,

상기 제2 비아의 사이즈는, 비아의 최소 사이즈의 1~10배의 범위인 것을 특징으로 하는 반도체 장치의 제조방법.
제6항에 있어서,

상기 층간 절연막이 구성되는 층의 비아의 점유율은, 상기 제1 및 제2 비아를 포함하여 0.5~30%인 것을 특징으로 하는 반도체 장치의 제조방법.
반도체 장치의 제조방법으로서,

실리콘 기판 상에 구리로 이루어진 제1 배선층과, 상기 제1 배선층의 주위를 둘러싸는 제1 절연막을 형성하는 공정과,

상기 제1 배선층 및 상기 제1 절연막 상에 제2 절연막을 형성하는 공정과,

상기 제2 절연막 상에 제3 절연막을 형성하는 공정과,

상기 제3 절연막 내에, 상기 제2 절연막에 도달하는 깊이로, 상기 제1 배선층의 상부에 위치하는 제1 비아홀과, 상기 제1 배선층의 주위의 상기 제1 절연막의 상부에 위치하는 제2 비아홀을 형성하는 공정과,

상기 제3 절연막 상에 상기 제1 비아홀에 대응하는 부분에 개구를 갖는 레지스트를 형성하는 공정과,

상기 레지스트의 개구에 대응하는 부분의 상기 제3 절연막에 배선홈을 형성하는 공정과,

상기 레지스트를 제거한 후, 상기 제1 비아홀, 제2 비아홀 및 상기 배선홈 내에 구리를 매립하여 제1 비아, 제2 비아 및 제2 배선층을 형성하는 공정을 포함하고,

상기 제2 절연막은 질소를 함유하는 절연막이며, 상기 레지스트는 화학 증폭형 레지스트인 것을 특징으로 하는 반도체 장치의 제조방법.
제14항에 있어서,

상기 배선홈은 상기 제1 비아홀보다 얕은 것을 특징으로 하는 반도체 장치의 제조방법.
제14항에 있어서,

상기 제1 비아홀, 제2 비아홀 및 상기 배선홈 내에 구리를 매립하기 전에, 상기 제1 비아홀 내의 상기 제2 절연막을 제거하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
제14항에 있어서,

상기 제1 비아홀, 제2 비아홀 및 상기 배선홈 내에 구리를 매립하기 전에, Ta를 포함하는 도체막을 상기 제1 비아홀, 제2 비아홀 및 상기 배선홈 내에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
제14항에 있어서,

상기 제1 비아홀, 제2 비아홀 및 상기 배선홈 내에 구리를 매립하는 공정은, 스퍼터법으로 구리 시드막을 형성하는 공정과, 구리 시드막 상에 도금법에 의해 구리를 퇴적하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
제14항에 있어서,

상기 제2 비아홀은 상기 제1 비아홀의 주위에 복수개 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.