CN1988146A - 哑元图案和机械增强低k介电材料的制造方法 - Google Patents

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Abstract

本发明公开了一种制造半导体器件的方法。该方法包括提供包括表面区域的半导体衬底。该方法形成覆盖在表面区域上的第一层间介电层和覆盖在第一层间介电层上的互连层。该方法还形成了覆盖在互连层上的低K介电层，它具有预定形状。该方法形成覆盖在低K介电层上的铜互连层。在优选实施方案中，低K介电层采用在部分低K介电层内提供的哑元图案结构维持预定形状为了机械支撑和维持互连层和铜互连层之间的低K介电层的预定形状。

Description

哑元图案和机械增强低K介电材料的制造方法
技术领域
本发明涉及用于制造半导体器件的集成电路及其工艺。具体地说，本发明提供了用于制造集成电路器件金属互连结构的方法和结构。更具体地说，根据具体实施方案，本发明提供了一种或多种哑元结构(dummystructures)来在预定区域内和一对金属层之间维持介电层。但是本发明具有更广泛的应用范围，这点应该被认识到。
背景技术
过去十几年中，集成电路从在单一硅芯片上焊接几个互连器件发展到焊接数以百万的器件。其性能及其复杂性远远超乎人们最初的想象。为了改进其复杂性和电路密度(即能够集成在特定芯片面积上的器件数量)，随着每代集成电路的发展，最小器件特征尺寸(也被称为器件“几何尺寸”)变得更小。现在能以小于四分之一微米宽的特征尺寸来制造某些的半导体器件。
增加电路密度不仅改善线路的复杂性和性能，而且还为消费者提供更低的价格。通常，传统的半导体加工设备需要花费数亿甚至数十亿美元来组建。每台加工设备具有每月数万初制晶圆(wafer start)的能力。每个晶片还具有一定数量的潜在芯片(potential chip)。通过制造越来越小的单个器件，将更多的器件集成在特定面积的半导体上，从而增加加工设备的输出量。由于每道半导体加工工艺的局限性，制造更小的器件总是具有挑战性的。也就是说，通常的特定工艺仅仅做到特定的特征尺寸，然后要么改变工艺要么改变器件设计。
操作加工设备的费用也明显地增加。许多上世纪七十年代和八十年代可用的美国加工设备都不再运行了，这是公认的。这种加工设备中的一些于上世纪八十年代出口到日本，然后于九十年代出口到韩国和台湾。由于对低成本加工设备的不断需求，现在中国已经成为可启用这类加工设备的备选地域场所。许多公司宣称计划在中国开始制造该种设备。这些公司包括，但不局限于，摩托罗拉(Motorola)，台湾集成电路制造股份有限公司(Taiwan Semiconductor Manufacturing Corporation of Taiwan)，也被称为TSMC，以及其它。虽然在中国人工费用可以稍微低些，但是由于对低成本硅片的不断需求，仍然需要削减甚至削除一些费用。
基于特定的特征尺寸而具有局限性的工艺实例是，采用低K介电材料形成用于高级器件的接触结构和/或接合结构。即，在制造集成电路期间，这类采用低K电介质的接触结构常常被损坏。这种损坏引起了可靠性下降和/或器件故障。本说明书完全公开了该种传统接触结构的这些以及其它局限性，以下更具体说明。
从以上说明可以看到人们希望改进用于加工半导体器件的技术。
发明内容
本发明提供了用于制造半导体器件的集成电路及其加工技术。具体地说，本发明提供了用于制造集成电路器件的接合焊盘的方法和结构。更具体地说根据具体实施方案，本发明提供了一种在预定区域内和两层金属层之间支撑介电层的栅格结构，同时，在部分预定区域上提供接合焊盘结构。但是本发明具有更广泛的应用范围，这点应该被认识到。
在具体实施方案中，本发明提供了用于在至少一对金属互连层之间提供一个或多个冗余通孔(redundant via)的方法。在具体实施方案中，一个或多个冗余通孔形成“哑元图案”(dummy pattern)。在工艺流程中，哑元图案可包括至少三层连续层，例如，Mn，Vn，Mn+1，其中n是大于等于1的整数。在具体实施方案中，哑元图案的空间位置距离功能电路一部分约为1μm到5μm。在具体实施方案中，哑元图案包括多个通孔，它们机械连接到两层金属层形成三明治结构用来机械增强和机械支撑。依据具体实施方案，哑元图案具有各种形状和尺寸，例如矩形，以及其它形状。在具体实施方案中，哑元图案对采用铜/低K介电材料的互连特别有帮助，其中低K材料的模量远远小于传统氧化硅的模量。在具体实施方案中，与形成互连结构的工艺一起或同时形成哑元图案或图案组，该图案或图案组包括用于互连结构本身的层的一部分。在具体实施方案中，哑元图案包括尺寸为约50nm到约500nm的通孔。当然，可能具有各种改变、修正和替代方案。
在具体实施方案中，本发明提供了一种半导体器件，例如，NMOS，CMOS。该器件具有包括表面区域的半导体衬底(例如，硅，绝缘体上硅，外延硅)。该器件具有覆盖到表面区域上的第一层间电介质和覆盖到第一层间介电层上的互连层。在优选实施方案中，互连层包括多个用于将一个或多个电路元件电耦合到一起的互连区域。该器件具有覆盖在互连层上的低K介电层。该器件具有作为低K介电层特征的预定形状。该器件具有覆盖在低K介电层上的铜互连层(例如单镶嵌，双镶嵌)。在部分低K介电层内，该器件具有哑元图案结构以提供机械支撑以维持低K介电层的预定形状。在优选实施方案中，该预定形状被维持在互连层与铜互连层之间。
在另一具体实施方案中，本发明提供了用于制造半导体器件的方法。该方法包括提供包括表面区域的半导体衬底。该方法形成了覆盖在表面区域上的第一层间电介质和覆盖在第一层间介电层上的互连层。该方法还形成了覆盖在互连层上的低K介电层，它具有预定的形状。该方法形成了覆盖在低K介电层上的铜互连层。在优选实施方案中，低K介电层采用在部分低K介电层内提供的哑元图案结构维持预定形状来机械支撑和维持互连层和铜互连层之间的低K介电层的预定形状。
在具体实施方案中，本发明包括如下表明的一个或多个特征。
1.在具体实施方案中，本发明的方法和结构提供了冗余通孔图案(用于机械增强)，它与两层相邻的金属层接合形成三明治结构。
2.在另一具体实施方案中，以上所述以及本说明书整篇文件中所述的冗余通孔图案的形状可以改变。
3.根据具体实施方案，可以重复三明治结构形成多层结构，包括，例如金属层1(M1)/通孔层1(V1)/金属层2(M2)/通孔层2(V2)/金属层3(M3)。
4.在优选实施方案中，将冗余图案设置于对电路电性能没有影响的地方。
实施方案可以包括一种或多种以上特征。当然，可能具有其它改变、修正和替代方案。
采用本发明可以实现优于传统技术的诸多益处。例如，本技术使得依赖传统技术的工艺简化。在一些实施方案中，该方法提供了每单晶管芯更高的器件产量。另外，该方法提供了一种与传统工艺相符且不需对传统设备和工艺做大幅修改的工艺。优选的是，该发明提供了一种用于设计法则90纳米及以下或65纳米及以下的改进的联合工艺。另外，该发明采用具有低K介电常数的材料，例如介电常数K小于等于3.5的SiO2(例如，掺氟制备氟化石英玻璃，通称为FSG)，介电常数K小于等于3，或小于等于2.9，的接合焊盘结构来增加强度。优选的是，本方法和结构防止了具有低K介电层的各层的分层和由于与接合焊盘相关的压缩感应(compression influence)而引起的接合。依据实施方案，可以实现一个或多个益处。本说明书描述了这些其它益处，以下更具体说明。
参照以下附图和详细描述，本发明的各种其它目的、特征、优点可以更加清楚。
附图说明
图1是本明具体实施方案用于半导体器件接触结构的简化三维图；
图2是本发明具体实施方案接触结构的简化俯视图；
图3是本发明具体实施方案接触结构的简化侧视图；
图4和图5是本发明具体实施方案用于半导体器件接触结构的简化三维图；
图6是本发明具体实施方案用于互连层哑元结构的简化三维图；
图7所示为本发明具体实施方案的哑元结构的各种俯视图；和
图8是本发明具体实施方案用于制造互连层的哑元结构的简化方法流程图。
具体实施方案
本发明提供了用于制造半导体器件的集成电路及其工艺的技术。具体地说，本发明提供了用于集成电路器件的金属互连结构的制造方法和结构。更具体地说，根据具体实施方案，本发明提供了一种或多种哑元结构在预定区域内和两层金属层之间维持介电层。但是本发明具有更广泛的应用范围，这点应该被认识到。
通常采用镶嵌技术，例如双镶嵌技术，将铜引线嵌入介电材料中。因为包括嵌入式铜线和介电材料的电路结构在热膨胀系数和模量上具有很大的差异，所以在与制造集成电路相关的热循环、晶片加工和最终封装工艺期间，这些结构常常发生变形。将铜线嵌入低介电常数(低K)材料时，该局限性尤其显著，该低介电材料具有远小于传统氧化硅材料的模量。变形的电介质可能替代金属通孔引起通孔开孔以及其它问题。这种变形还能引起薄膜分层和薄膜龟裂。为了增强互连结构中的介电薄膜的机械强度，本发明公开了一种在预定空间区域添加冗余金属/通孔/金属三明治结构的方法和结构，该结构在集成电路结构内基本上是开放的。通常根据具体实施方案，以特殊图案设计冗余结构使其机械稳定性最大化。本说明完全公开了本发明的更多细节，以下更具体说明。
图1是本发明具体实施方案用于半导体器件接触结构100的简化三维图。该图仅仅是实例，不应该过度局限此处权利要求的范围。本领域的普通技术人员能够识别变化，修正和替代方案。在具体实施方案中，该器件具有半导体衬底，例如硅晶片。该器件具有多个在部分半导体衬底上形成的栅极结构(例如MOS栅极结构)。该器件还具有栅极介电层和绝缘结构，例如，绝缘槽。该器件具有覆盖在栅极结构上的第一层间电介质(例如，低K，BPSG，PSG，FSG)。在优选实施方案中，第一层间介电层具有基本上平坦的表面区域。依据实施方案，可能具有其它方面的改变，修正和替代方案。
在具体实施方案中，器件具有覆盖在第一层间介电层的基本上平坦的表面区域上的第一铜互连层101。该器件还具有覆盖在第一铜互连层上的第一低K介电层109。第二铜互连层103覆盖在低K介电层上。在第一铜层与第二铜层之间的铜环结构(未示出，见下图)密封第一低K介电层的整个内区。在优选实施方案中，在第一铜互连层与第二铜互连层之间提供铜环结构以维持第一低K介电层的内区。接合焊盘结构覆盖在内区的区域上。如图所示，不具有环结构，两层金属板之间的介电材料转移施加作用力105到介电材料107上，对邻近电路引起作用力从而导致故障。如所述，根据具体实施方案，在接合焊盘下方的金属板结构具有通过单镶嵌或双镶嵌工艺产生的平行板夹层金属通孔阵列。示意说明了电变形诱导产生的应力。可以看出，从三明治结构中挤出额外的材料压缩周围的介电层，并且导致分层。另外，在该应力下，三明治结构内部的电介质破裂。本说明完全描述了如何克服这个局限性的更多细节，以下更具体说明。
图2是本发明实施方案的接触结构201，220的简化俯视图。该图仅仅是实例，不应该过度局限此处权利要求的范围。本领域的普通技术人员能够识别变化，修正和替代方案。如图所示，各个接触结构201、220表示位于接合焊盘结构下层的金属焊盘结构的俯视图。根据具体实施方案，各个结构211是铜基的，它包括一个或多个环结构203、205、207。根据具体实施方案，在铜结构的通孔形成期间提供了各个环结构。每个结构是连续的且围绕铜结构中心部分内的介电材料。
在优选实施方案中，各个环结构受缚于第一铜互连层和第二铜互连层之间。根据具体实施方案，以上两层之间的每个环结构还具有介电材料。如图所示，根据具体实施方案，结构201是矩形，结构220是具有圆形拐角的多边形。依据实施方案，可以具有其它形状和尺寸，包括环形、圆形、正方形、梯形，任意这些结合形状。当然，本领域的普通技术人员能够识别变化，修正和替代方案。
图3是本发明实施方案的接触结构300、320的简化侧视图。该图仅仅是实例，不应该过度局限此处权利要求的范围。本领域的普通技术人员能够识别变化，修正和替代方案。如图所示，根据本发明实施方案，接触结构表明了接合焊盘结构的截面图。在具体实施方案中，截面图包括具有图案化底部301的顶端铝接合焊盘303，它电连接和物理连接到铜金属层。在具体实施方案中，接合焊盘323具有平坦底部(即连续的321)，并且电连接和物理连接到铜金属层。根据具体实施方案，该结构还具有多金属环结构335或单环结构331。根据具体实施方案，各个环结构密封在环结构的中心区域内的介电材料且在各个铜金属板之间提供机械支撑。本发明完全公开了现有的金属结构和方法的更多细节，以下更具体说明。
根据本发明的一个实施方案，例如图3所示，在接合焊盘(其包括铜片和上层铝层)下方提供了金属叠层(例如，通孔层V1、通孔层V2、通孔层V3、金属层M1、金属层M2、金属层M3)。依据实施方案，接合焊盘包括一层或多层通过一个或多个矩形通孔连接的且与下一层正交排列的金属层。例如，该结构包括通孔结构和金属线结构，例如，M1、M2、M3、M4。依据实施方案，将通孔n排列成与Mn平行和/或排列成一臂与其上的金属层平行而另一臂与其下的金属层平行的十字型。在具体实施方案中，通过将接合焊盘直接设置在顶部用于引线接合，或在下一金属层(例如，铝合金、铜、铜合金或其它导体材料)上重新分布设计图案，在现有结构顶部形成接合焊盘且将其覆盖在现有结构上。当然，可能具有其它改变，修正和替代方案。
在具体实施方案中，本发明提供了一种具有接合焊盘结构的半导体器件。该器件具有半导体衬底和多个栅极结构。该器件具有覆盖在栅极结构上的第一层间电介质。一具体实施方案的器件具有覆盖在第一层间介电层上的第一铜互连层M1。第一层是基本上均一的且形成片状结构的平板。该器件具有覆盖在第一铜互连层上的第一低K介电层。在具体实施方案中，电介质材料可以选自SiOx、SiCx、SiNx SiOxFy、SiOxCy、SiOxCyFz，通过CVD或/和PECVD制备的金刚石碳、来自Dow化学公司(DowChemical)被称为SiLKTM的具有2.65的K值的低K电介质，含硅倍半环氧乙烷(Hydrogen silsesquioxane，HSQ)，旋涂技术制备的聚酰亚胺，以及其它电介质材料。根据具体实施方案，第一低K介电层具有预定形状。图案化的第二铜互连层(参见通孔层1)覆盖在第一铜互连层上且密封部分第一低K介电层。
在具体实施方案中，该器件具有多个沿着第一方向由图案化的第二铜互连层的第一部分制成的第一线。该器件还具有多个沿着第二方向由图案化的第二铜互连层的第二部分制成的第二线。该器件具有由多条第一线与多条第二线形成的栅格结构。该器件具有覆盖在部分栅格结构上的接合焊盘结构。栅格结构提供机械支撑以维持第一低K介电层的预定形状。如图所示，还能具有采用一条或多条线形成的其它金属层，这些金属层堆叠成“小木屋型(log cabin type)”的结构以在第一金属板与上金属板之间形成有效厚度，且耦合到接合焊盘结构上。当然，可能具有其它改变，修正和替代方案。
将第一金属层间介电材料设置在半导体衬底上，在衬底上布置器件同时将栅极区域和有源区域的触点嵌入在介电材料内。依据实施方案，第一介电材料可以包括SiNx、SiOx、SiOxFy、SiCx、SiOxCy、SiOxNy，或其复合物，和其它。例如，金属层M1可以具有多种在接合焊盘下方形成的图案，它是采用单镶嵌工艺形成的。M1层沉积和化学机械抛光(CMP)以后，沉积另一介电材料。在电介层内形成通孔层1的图案。根据具体实施方案，采用与用于互连层的通孔相同和/或相似工艺形成矩形通孔。根据具体实施方案，采用双镶嵌工艺叠加通孔1(Via1)形成M2层的图案。根据具体实施方案，重复Via1/M2工艺形成多层金属互连结构。即，采用双镶嵌工艺形成通孔层1(via1)和金属层2(M2)。根据具体实施方案，重复这些工艺形成通孔层2(via2)和金属层3(M3)，再次重复形成通孔层3(via3)和金属层4(M4)。根据具体实施方案，该方法在重复栅格结构顶端形成接合焊盘。接合焊盘由合适的材料制得，例如铝、铜、铝合金、铜合金、或其任意复合物，和其它。在具体实施方案中，还可以将接合焊盘在预定图案内重新分配用于倒装芯片封装。当然，可能具有其它改变，修正和替代方案。
采用本方法和结构可以实现某些益处。仅仅作为实例，在接合焊盘下方提供金属结构和通孔结构。依据实施方案，本结构的优点在于减少和/或最小化施加在层间电介质上的作用力避免介电薄膜变形，该介电薄膜层被提供在耦合到焊盘上的下层金属板与上层金属板之间。在具体实施方案中，在M1或其上金属层上提供内和/或外热作用力和/或机械作用力，它包括金属条状部分的三明治结构，该结构由较强材料制成且能够抵挡这些作用力而不造成故障。当然，可能具有其它改变，修正和替代方案。
图4和图5是本发明实施方案用于半导体器件的接触结构400，500的简化三维图。这些图仅仅是实例，不应该过度局限此处权利要求的范围。本领域的普通技术人员能够识别变化，修正和替代方案。如图所示，根据具体实施例，该图为分解图，它包括环结构401、501，多个插塞结构403、503，底板405、505，上板407、507和接合焊盘结构409、509。即，先前已经描述了各个环结构能够与栅格结构结合。当然，可能具有其它改变，修正和替代方案。
图6是本发明实施方案用于互连层哑元结构的简化三维图。该图仅仅是实例，不应该过度局限此处权利要求的范围。本领域的普通技术人员能够识别变化，修正和替代方案。如图所示，连接Mn 603层和Mn+1 601层的引线穿过Vn605，即是通孔结构。在空白区，插入通孔冗余结构。为了说明目的，展示了四种不同类型的通孔冗余图案609、611、607、6133。如图所示，根据具体实施方案，在有源互连结构之间的开放空间区域内提供哑元结构。根据具体实施方案，开放空间区域内还充满了介电材料，例如低K电介层和其它适当层。
本发明完全公开了这些哑元结构的更多细节，以下更具体说明。
图7示出了本发明实施方案的哑元结构700的俯视图。该图仅仅是实例，不应该过度局限此处权利要求的范围。本领域的普通技术人员能够识别变化，修正和替代方案。如图所示，具体实施方案的哑元结构可以是任意适当的形状和尺寸。仅仅作为实例，提供了俯视示意图。依据实施方案，哑元图案包括一种或多种结构来充满集成电路器件内的预定区域内的空间。为了便于交叉引用，已提供如下标号字母。
(a)在具体实施方案中，哑元结构包括至少两层在相邻层(Mn和Mn+1)上的金属板，它们彼此重叠且与它们之间的通孔阵列一起形成三明治结构。作为实例，在两个通孔结构之间的通孔及其相关通孔的间隔约为50nm到500nm，但依据实施例，可能有其它尺寸。如图所示，设定通孔形成包括n行和m列的阵列结构，其中n是整数1，2，3...和m是整数1，2，3...。依据实施方案，金属板X和金属板Y的尺寸约为5nm到5μm，但可能为其它尺寸。当然，可能具有其它改变，修正和替代方案。
(b)在另一具体实施方案中，哑元结构包括至少两层在相邻层(Mn和Mn+1)上的金属板和在该两层板之间形成三明治结构的单一通孔。在具体实施方案中，通孔可以为正方形、环形、椭圆形或多边形，或其任意组合。在具体实施方案中，具体实施方案的通孔尺寸约为5nm到5μm。根据具体实施方案，金属板X和金属板Y的外形尺寸约为5nm到5μm。当然，可能具有其它改变，修正和替代方案。
(c)在具体实施方案中，本方法和结构具有至少两层在相邻层(Mn和Mn+1)上的金属板和在该两层板之间形成三明治结构的正交渐变的通孔槽和/或结构。在具体实施方案中，缝中的通孔缝的外形尺寸在尺寸上变化约从50nm到5μm。依据具体实施方案，通孔缝包括沿着任一方向的计数或数字，约从1，2，3...。在具体实施方案中，缝包括约为50nm到5μm的间隔。根据具体实施方案，金属板X和金属Y的尺寸从5nm到5μm。当然，可能具有其它改变，修正和替代方案。
(d)在另一具体实施方案中，本方法和结构具有至少两层在相邻层(Mn和Mn+1)上的金属板和在该两层板之间形成三明治结构的通孔阵列。在具体实施方案中，任意两通孔之间的通孔间隔约为50nm到5μm。在具体实施方案中，阵列可沿着金属层的边缘旋转45度，该阵列包括n行和m列，其中n＝1，2，3...和m＝1，2，3...。在具体实施方案中，金属板X和金属Y的外形尺寸约为5nm到5μm。当然，可能具有其它改变，修正和替代方案。
(e)在另一具体实施方案中，本方法和结构包括至少两层在相邻层(Mn和Mn+1)上的金属板和沿着任一金属板的边缘旋转约45度的正交渐变通孔缝。在具体实施方案中，通孔缝包括宽度尺寸约为50nm到5μm。在具体实施方案中，缝包括约为50nm到5μm的间隔。依据实施方案，通孔缝包括沿着任一方向的数字(1，2，3...)。在具体实施方案中，金属板X和Y的外形尺寸约为5nm到5μm。当然，可能具有其它改变，修正和替代方案。
(f)在具体实施方案中，本方法和结构具有至少两套在相邻层(Mn和Mn+1)上的交叉金属线。根据具体实施方案，矩形Vn和Mn+1平行且在Mn+1下方。根据具体实施方案，金属线形成包括n行和m列，其中n＝1，2，3和m＝1，2，3...的阵列结构。根据具体实施方案，金属线和通孔Vn缝的宽度约为50nm到5μm。根据具体实施方案，金属线之间的间隔约为5nm到5μm。根据具体实施方案，每条金属线长度约为100nm到100μm。当然，可能具有其它改变，修正和替代方案。
(g)在另一具体实施方案中，本方法和结构具有至少两套在相邻层(Mn和Mn+1)上的交叉金属线以形成阵列结构。如图所示，根据具体实施方案，矩形Vn和Mn+1平行，且在表示Mn+1的线的下方。在具体实施方案中，金属线阵列结构具有n行和m列，其中n＝1，2，3和m＝1，2，3...。如图所示，根据具体实施方案，阵列结构旋转45度。在具体实施方案中，金属线还包括约为5nm到5μm的间隔。另外，根据具体实施方案，每条金属线长度范围约为100nm到100μm。当然，可能具有其它改变，修正和选择。
(h)本方法和结构还包括至少两套在相邻金属层(Mn和Mn+1)上的矩形交叉金属线。如图所示，根据具体实施方案，通孔(Vn)空间上位于Mn和Mn+1的各个交叉点上。如图所示，根据具体实施方案，金属线与宽度的间隔约为50nm到5μm。根据具体实施方案，本发明的通孔尺寸约为5nm到5μm。根据具体实施方案，每条金属线长度约为100nm到100μm。当然，可能具有其它改变，修正和替代方案。
(i)本方法和结构还包括至少两套在相邻金属层(Mn和Mn+1)上的矩形交叉金属线。如图所示，通孔(Vn)空间位于Mn和Mn+1的各个交叉点上。在具体实施方案中，相对于其它金属线的方向，该结构旋转45度。如图所示，根据具体实施方案，金属线与宽度的间隔约为50nm到5μm。另外，根据具体实施方案，通孔尺寸约为5nm到5μm。根据具体实施方案，每条金属线长度约为100nm到100μm。当然，可能具有许多改变，修正和替代方案。
本发明实施方案的制造半导体器件的方法概括如下：
1.开始，步骤601；
2.提供半导体衬底(步骤603)，例如，硅衬底；
3.形成覆盖在半导体衬底表面区域上的栅极介电结构(步骤605)；
4.在半导体衬底内形成绝缘区域(步骤607)；
5.形成多个在部分半导体衬底上形成的栅极结构(步骤609)；
6.形成覆盖在栅极结构上的第一层间电介质(步骤611)；
7.平坦化第一层间电介质形成第一层间介电层的基本上平坦的表面区域(步骤613)；
8.形成覆盖在第一层间介电层上的图案化的第一铜互连层以形成第一导电结构和第一哑元结构(步骤615)；
9.形成覆盖在第一铜互连层上的第一低K介电层(步骤617)；
10.形成覆盖在第一低K介电层上的图案化的第二铜互连层以形成第二导电结构和第二哑元结构(步骤619)；
11.执行所希望的其它步骤(步骤625)；和
12.结束，步骤627。
以上一系列步骤提供了根据本发明实施方案的方法。如图所示，该方法采用组合步骤，包括：在第一和第二互连层之间形成哑元结构(利用双镶嵌工艺)以支撑低K介电材料，该结构位于接合焊盘结构下方。在不脱离此处权利要求范围的情况下，还可以提供其它方法，其中可添加步骤，删除一个或多个步骤，或以不同的次序提供一个或多个步骤。另外，根据本发明具体实施方案，可以在所述的各个金属层之间插入其它层。本领域的普通技术人员将能识别这些变化，修正和替代方案。
还要理解到，此处描述的实例和具体实施方案仅仅起到说明的目的，在本申请和所附权利要求的精神和范围下，本领域的技术人员可以进行各种修正和改变。

Claims (21)

1.半导体器件，包括：
包括表面区域的半导体衬底；
覆盖在所述表面区域上的第一层间电介质；
覆盖在所述第一层间介电层上的互连层；
覆盖在所述互连层上的低K介电层；
作为所述低K介电层特征的预定形状；
覆盖在所述低K介电层上的铜互连层；和
在部分所述低K介电层内的哑元图案结构，用来提供机械支撑来维持所述低K介电层的所述预定形状，所述预定形状被维持在所述互连层和所述铜互连层之间。
2.按照权利要求1所述的器件，其中所述哑元图案结构包括第一金属板，多个通孔结构，和第二金属板，采用所述多个通孔结构将所述
第一金属板耦合到所述第二金属板上。
3.按照权利要求1所述的器件，其中所述哑元图案结构是铜互连层的一部分，该部分没有任何电连接。
4.按照权利要求1所述的器件，其中所述哑元图案结构包括多个通孔结构，所述多个通孔没有任何电连接。
5.按照权利要求1所述的器件，其中所述哑元图案结构包括多个立体图案化的导电部分，所述立体图案是包括多个导电部分的图案化检验板。
6.按照权利要求1所述的器件，其中所述哑元图案结构包括多个定向到第一方向的第一栅条结构和多个覆盖到所述第一栅条结构上的第二栅条结构来形成栅格结构。
7.按照权利要求1所述的器件，其中所述栅格结构包括多个开孔区域，所述开孔区域包括一部分所述低K电介材料。
8.按照权利要求1所述的器件，还包括覆盖在所述铜互连结构上的第二介电层。
9.按照权利要求1所述的器件，其中所述的预定形状被提供在所述哑元图案结构一部分或多个部分内。
10.按照权利要求1所述的器件，还包括覆盖在所述哑元图案结构上的第二低K介电层和覆盖在所述第二低K介电层上的第二铜互连层。
11.制造半导体器件的方法，该方法包括：
提供包括表面区域的半导体衬底；
形成覆盖在所述表面区域上的第一层间电介质；
形成覆盖在所述第一层间介电层上的互连层；
形成覆盖在所述互连层上的低K介电层，所述低K介电层具有预定形状；
形成覆盖在所述低K介电层上的铜互连层；和
所述低K介电层采用在部分所述低K介电层内提供的哑元图案结构维持所述预定形状来机械支撑和维持所述互连层和所述铜互连层之间的所述低K介电层的所述预定形状。
12.按照权利要求11所述的方法，其中所述哑元图案结构包括第一金属板，多个通孔结构，和第二金属板，采用所述多个通孔结构将所述第一金属耦合到所述第二金属板上。
13.按照权利要求11所述的方法，其中所述哑元图案结构是所述铜互连层的一部分，该部分没有任何电连接。
14.按照权利要求11所述的方法，其中所述哑元图案结构包括多个通孔结构，所述多个通孔结构没有任何电连接。
15.按照权利要求11所述的方法，其中所述哑元图案结构包括多个立体图案化的导电部分，所述立体图案是包括多个导电部分的检验板状的图案。
16.按照权利要求11所述的方法，其中所述哑元图案结构包括多个定向到第一方向的第一栅条结构和多个覆盖到所述第一栅条结构上的第二栅条结构来形成栅格结构。
17.按照权利要求11所述的方法，其中所述栅格结构包括多个开孔区域，每个所述开孔区域包括部分所述低K电介材料。
18.按照权利要求11所述的方法，还包括覆盖在所述铜互连结构上的第二介电层。
19.按照权利要求11所述的方法，其中所述预定形状被提供在所述哑元图案结构一部分或多个部分内。
20.按照权利要求11所述的方法，还包括覆盖在所述哑元图案结构上的第二低K介电层和覆盖在所述第二低K介电层上的第二铜互连层。
21.按照权利要求11所述的方法，其中所述哑元图案结构包括环结构，所述环结构密封部分所述低K电介材料。
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