KR20020066567A - 구리 다층 배선을 가지는 반도체 장치 및 그 형성방법 - Google Patents

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Abstract

구리로 적어도 연속된 두 층의 금속 배선이 형성된 반도체 장치 및 그 형성방법이 개시된다. 본 발명의 장치는, 하층 금속 배선과 비아 콘택이 접하는 계면이 상기 하층 금속 배선 쪽으로 움푹하게 들어간 홈을 이루도록 형성되며, 계면의 중심부에는 베리어층이 형성되고, 비아 콘택의 측벽과 하층 금속 배선이 만나는 코너부, 즉, 계면 주변부에는 비아 콘택의 구리층과 하층 금속 배선의 구리층이 직접 접속된다. 본 발명이 상층 금속 배선과 비아 콘택을 듀얼 다마신 방법으로 형성하는 반도체 장치에 적용될 때, 상층 금속 배선의 저면과 측면 및 비아 콘택의 측면이 본 발명의 베리어층과 동시에 형성된 베리어층으로 이루어진다.

Description

구리 다층 배선을 가지는 반도체 장치 및 그 형성방법{SEMICONDUCTOR DEVICE HAVING COPPER MULTY LATER CIRCUIT LINE AND METHOD OF MAKING THE SAME}
본 발명은 구리 다층 배선을 가지는 반도체 장치 및 그 형성방법에 관한 것으로 보다 상세하게는 상하층이 구리 배선이고, 층간에 구리 비아 콘택을 가지는 반도체 장치 및 그 형성방법에 관한 것이다.
반도체 장치의 고집적화와 함께 반도체 장치 소자 형성후에 소자와 소자를연결하여 반도체 장치를 구성하는 회로 배선이 복잡화 되고 있다. 따라서 이들 복잡화된 배선을 하나의 층에서 처리하기 어려워 수 개의 층에 걸쳐 입체화된 다층 배선을 사용하게 된다. 배선용 재료는 콘택을 형성하는 부분에서 가로세로비 증가에 따라 갭필 능력이 좋은 텅스텐을 사용하기도 하나 통상 알미늄을 사용한다.
반도체 장치의 회로 배선에 사용하는 알미늄은 배선용 금속의 많은 장점을 가지고 있다. 그러나, 스퍼터링으로 통상 형성되므로 가로세로비가 큰 콘택홀을 채우기 어렵다. 동시에 알미늄은 전자적 이동(electro-migration)에 의해 단선이 발생할 수 있다는 큰 약점을 가지고 있다. 또한, 소자의 고집적화에 따라 금속 배선의 선폭이 줄어들고, 상대적으로 배선 거리는 유지되므로 반도체 장치의 배선 저항이 커지게 된다. 따라서, 고집적 반도체 장치에서 알미늄 배선을 사용함에 있어서, 저집적 반도체 장치에서는 문제가 되지 않던 배선 저항 및 콘택 저항이 문제가 된다.
이런 문제로 인하여 반도체 장치의 배선으로 연구되는 재료 가운데 하나가 구리이다. 구리는 알미늄에 비해 저항이 낮아 배선 저항의 문제를 경감할 수 있고, 전자적 이동에 의한 단선의 문제도 많이 줄여 신뢰성을 높일 수 있다. 그러나, 구리는 알미늄에 비해 식각성이 떨어진다. 따라서, 반도체 장치 형성의 주요 공정인 패터닝에서 알미늄에 비해 상대적으로 떨어지는 특성을 가진다. 구리를 반도체 장치의 금속 배선으로 사용할 때의 다른 문제점으로, 구리는 반도체 장치에 일반적으로 사용되는 실리콘 및 실리콘 산화막 내부로 쉽게 확산되고 단선이나 전류 누설을 초래하는 특성을 가진다.
이런 구리 배선의 문제점들을 극복하기 위해 여러 가지 방법이 개발되었다. 우선, 패터닝의 어려움을 극복하는 방법으로 다마신 공정이 제시될 수 있다. 다마신 공정을 이용하면, 먼저, 하부 층에 그루브가 형성되도록 하부 층을 식각한다. 그리고, 구리를 적층한 뒤 CMP 등으로 평탄화하여 그루브에만 구리를 남긴다. 따라서 구리를 직접 패터닝할 필요가 없다. 확산의 문제에 대해서는 확산 베리어층을 먼저 얇게 적층하고 구리를 형성하는 방법을 사용할 수 있다.
도1은 다층 구리 배선을 형성하는 반도체 장치 형성 방법의 일 예로서, 듀얼 다마신 공정으로 금속 배선을 형성하는 과정 가운데 한 단계를 나타내는 측단면도이다.
도1을 참조하여 설명하면, 먼저, 도시되지 않지만, 기판에 필요한 반도체 소자를 다수 공정을 통해 형성한다. 그리고, 이들 소자를 덮는 제1 층간 절연막(11)을 적층한다. 소자를 배선에 연결하기 위해 층간 절연막(11)을 패터닝하여 콘택 홀을 형성한다. 그 결과물에, 즉, 콘택 홀이 형성된 기판에, 베리어층(13)을 얇게 형성한다. 베리어층(13) 위에 구리로 하층 금속 배선(15) 및 콘택(17)이 형성된다. 하층 금속 배선(15)이 형성된 기판에 실리콘 질화막을 베리어막(19)으로서 얇게 형성하고 실리콘 산화막으로 제2 층간 절연막(21)을 형성한다.
도2를 참조하여 계속 설명하면, 상층 금속 배선(25)을 위해 제2 층간 절연막(21) 상부에 패터닝 작업을 통해 그루브를 형성한다. 그리고, 그루브 일부 개소에 포토레지스트를 이용한 패터닝 작업을 통해 비아 홀을 형성한다. 이때, 제2 층간 절연막(21) 하부의 베리어막(19)도 함께 식각하여 해당 위치에 하층 금속 배선(15) 일부를 노출시킨다. 베리어층(23)을 적층하여 그루브와 비아홀 측벽 및 저면을 커버한다. 다음으로, 구리를 적층하여 그루브와 비아홀을 채운다. CMP를 통해 층간 절연막 상면 위쪽에 쌓인 베리어층과 구리층을 제거한다. 이로써 비아 콘택과 상층 금속 배선(25)을 완성한다.
그런데, 이상과 같은, 구리를 이용한 다층 배선에서 하층 금속 배선(15)과 비아 콘택의 구리층을 포함하는 상층 금속 배선(25) 사이에는 베리어층(23)이 개재된다. 베리어층(23)은 전류의 흐름에 있어서 구리층과 구리층 사이에서 직렬로 접속된 상태를 형성한다. 베리어층은 흔히 탄탈륨(Ta:Tantalum), 탄탈륨 질화막(TaN) 등으로 이루어지는데, 이들 재질은 구리에 비해 전도성이 떨어지므로 비아 콘택 계면의 저항을 높이는 결과를 가져온다.
한편, 구리 배선에 있어서도 전류의 밀도가 높아지고, 저항이 높아져 열이 발생하면 전자적 이동(electro migration)이 문제가 될 수 있다. 가령, 소자 고집적화에 따라 콘택의 크기가 줄어들면서 비아나 콘택에서의 전류 밀도가 각 층 배선에서의 전류밀도보다 높아진다. 따라서, 비아나 콘택에서 전자적 이동에 의한 단선의 가능성이 높아진다. 특히, 각 층의 배선과 비아 콘택이 수직하게 만나는 부분에서는 코너부에는 전류밀도가 집중되는 전류 집중(current crowding) 현상이 발생하므로 전자적 이동이 심화된다. 그런데 이 부분에 베리어층이 각 층의 구리 배선과 비아의 구리배선이 접속되는 것을 막고 있으므로 보이드를 유발시킬 가능성이 커진다.
이상에 언급된 구리 배선 가운데의 베리어층의 문제를 없애기 위한 방법이일부 제시된 바 있다 (대한민국 공개특허 제1999-029770호, 일본국 특개평10-261715호). 이들 발명에 따르면, 하층 구리 배선이 형성되고, 비아 홀이 형성된 뒤 베리어층을 형성한 뒤 에치 백을 통해 비아 홀 저면의 베리어층을 제거하는 방법이 제시된다. 그러나, 에치 백을 할 경우 듀얼 다마신 공정 등에서 상층 구리 배선의 저면에 수평하게 형성되는 베리어층이 제거되므로 상층 구리 배선의 확산을 막기 위해 별도의 베리어막을 사전에 적층하는 등의 보완책이 필요하다.
본 발명은 상술한 다층 구리 배선에서의 문제점을 제거하기 위한 것으로, 하층 구리 배선과 구리 비아 콘택의 계면에서만 베리어층을 효과적으로 제거할 수 있는 반도체 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 다층 구리 배선에서 비아 콘택주변의 전자적 이동에 의한 제품 수명의 단축을 방지할 수 있는 구성의 반도체 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은 다층 구리 배선에서 비아 콘택 계면이 저항을 낮출 수 있는 구성의 반도체 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은, 제품의 신뢰성 기간을 늘리고 회로 저항 감소에 따라 제품 특성을 개선할 수 있는 반도체 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
도1 및 도2는 종래의 다층 구리 배선을 형성하는 반도체 장치 형성 방법의 일 예에서의 공정 단계를 보여주는 측단면도이다.
도3은 본 발명의 한 실시예에서의 다층 구리 배선의 형성 상태를 나타내는 측단면도이다.
도4 내지 도7은 도3의 듀얼 다마신 구조를 형성하는 반도체 장치 형성 공정의 일부 단계를 나타내는 공정 단면도들이다.
도8은 듀얼 다마신 공정이 아닌 식각 방식으로 상층 구리 배선을 형성한 예를 나타낸다.
상기 목적을 달성하기 위한 본 발명에 따르면, 구리로 적어도 연속된 두 층의 금속 배선이 형성된 반도체 장치에 있어서, 하층 금속 배선과 비아 콘택이 접하는 계면이 상기 하층 금속 배선 쪽으로 움푹하게 들어간 홈을 이루도록 형성되며, 계면의 중심부에는 베리어층이 형성되고, 비아 콘택의 측벽과 하층 금속 배선이 만나는 코너부, 즉, 계면 주변부에는 비아 콘택의 구리층과 하층 금속 배선의 구리층이 직접 접속된다.
본 발명이 상층 금속 배선과 비아 콘택을 듀얼 다마신 방법으로 형성하는 반도체 장치에 있어서는, 상층 금속 배선의 저면과 측면 및 비아 콘택의 측면이 본 발명의 베리어층과 동시에 형성된 베리어층으로 이루어진다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 형성 방법에 따르면, 먼저, 하층 구리 배선을 형성한다. 그리고, 부도체 베리어막과 층간 절연막을 차례로 하층 구리 배선 위에 형성한다. 다음으로, 층간 절연막과 부도체 베리어막을 패터닝하여 비아 콘택 홀을 형성한다. 따라서, 비아 콘택 위치에서는 하층 구리 배선이 드러내진다.
노출된 하층 구리 배선은 식각하여 하층 구리 배선에 홈을 형성한다. 홈의 깊이는 비아 콘택의 폭과 기하적 형태에 관련되며, 정사각형 비아의 경우, 비아 콘택 폭의 25% 이상이면 실질적 콘택 면적은 확보된다. 홈이 형성된 결과물 기판에 베리어층을 적층하되 상기 홈의 측벽에는 베리어층이 적층되지 않도록 한다. 따라서, 베리어 형성방법으로는 스퍼터링 같은 PVD(Physical Vapor Deposition) 방식을 사용하는 것이 바람직하다. 또한, 층간 절연막과 부도체 베리어막 아래로 언더 컷을 형성할 수 있는 습식 식각 방법을 사용하는 것이 바람직하다. 베리어층이 형성된 결과물 기판에 구리층을 적층한다. 통상적으로 베리어층은 도전층이다. 이때,베리어층을 스퍼터링을 통해 적층할 경우, 비아 콘택의 가로세로비가 가령 2 이상으로 높다면 홈의 측벽 부분, 즉, 비아 콘택의 저면 코너 부분에서는 베리어층이 거의 형성되지 않게 된다. 따라서 하층 구리 배선에 홈을 형성할 때 습식 식각을 사용할 필요는 감소한다.
베리어층 형성 후에 구리를 적층하는 방법은 여러 가지가 있으나, 통상 먼저 베리어층 위에 구리 시드층을 형성한다. 시드층 형성에서는 표면의 모든 막에 구리층이 균질하게 적층되어야 하므로 CVD를 사용하는 것이 바람직하다. 시드층에 부가하여 비아 홀을 채우기 위한 다량의 구리 벌크층을 적층할 때에는 전기도금(electroplating)법을 사용할 수 있다. 콘택의 폭이 작을 때에는 계속 CVD 방법으로 구리를 적층하여 비아 홀을 채울 수 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.
도3은 본 발명의 한 실시예에서의 다층 구리 배선의 형성 상태를 나타내는 측단면도이다.
도3을 참조하여 본 발명의 반도체 장치 다층 금속 배선 부분을 살펴보면, 가장 아래쪽에는 기판(10)에 형성된 소자를 덮는 제1 층간 절연막(11)이 형성되어 있다. 제1 층간 절연막(11)에는 소자를 배선에 연결하기 위한 콘택 홀이 형성되어 있다. 콘택 홀 내벽과 층간 절연막 상면에는 베리어층(13)이 얇게 형성되어 있고, 베리어층(13) 위에 하층 구리 배선(150) 및 콘택(17)이 형성되어 있다. 하층 금속 배선(150) 위에는 베리어막(19)과 실리콘 산화막으로 된 제2 층간 절연막(21)이 있고, 제2 층간 절연막 상부의 일부에는 상층 구리 배선(251)이 형성되어 있다.
상층 구리 배선(251)이 형성된 일부 영역에서 하층 구리 배선(150)과 연결된 비아 콘택이 제2 층간 절연막(21)과 베리어막(19)을 관통하면서 형성되어 있다. 상층 구리 배선(251)의 내면과 비아 콘택의 측면에는, 즉, 제2 층간 절연막(21)과 상층 구리 배선(251) 및 비아 콘택이 접하는 경계면에는 베리어층(231)이 형성되어 있다. 한편, 비아 콘택과 하층 구리 배선이 만나는 홈(110)은 하층 구리 배선(150)쪽으로 움푹 들어간 형태를 가지고 있다. 홈(110) 저면에는 베리어층(232)이 형성되어 있고, 홈(110) 측면, 즉, 비아 콘택의 측벽과 하층 구리 배선층이 만나는 코너 주변부에는 비아 콘택의 구리층과 하층 구리 배선의 구리층이 직접 연결되어 있다. 따라서 전기 신호가 상층 구리 배선(251)에서 비아 콘택을 통해 하층 구리 배선(150)으로 인가될 경우, 즉, 전류가 흐를 경우, 홈(110) 측면을 통해 주로 흐르게 된다.
도4 내지 도7은 도3의 듀얼 다마신 구조를 형성하는 반도체 장치 형성 공정의 일부 단계를 나타내는 공정 단면도들이다.
도4를 참조하면, 종래 기술에서 언급된 도1의 형태에서 상층 구리 배선을 위해 제2 층간 절연막(21) 상부에 패터닝 작업을 통해 그루브(255)를 형성한다. 그리고, 그루브(255) 일부분에 포토레지스트를 이용한 패터닝 작업을 통해 폭이 0.35 마이크로 메터인 비아 홀(235)을 형성한다. 따라서, 해당 위치에 하층 구리 배선(150)이 노출된다. 노출된 하층 구리 배선(150)에 대한 습식 식각을 실시한다. 본 실시예에서는 몰(mole)비로 HNO3:H2O=1:1의 관계를 만족하는 진한 질산을 사용하여 30초 정도 공정을 진행하여 3000 옹스트롬 두께의 하층 구리 배선의 1500 옹스트롬 정도를 식각한다. 질산의 농도와 식각 시간 및 온도는 하층 구리 배선(150)의 두께, 비아 콘택의 구리층과 하층 구리 배선의 구리층이 맞닿는 실질 콘택 계면의 면적 등을 고려하여 결정할 수 있다. 결과로, 실리콘 질화막으로 이루어진 부도체 베리어막(19) 아래로 언더컷을 이루는 홈(110)이 하층 구리 배선(150)층에 형성되었다.
하층 구리 배선(150)층에 홈을 형성하는 방법으로 습식 식각 외에 이방성 건식 식각을 하는 방법과, 노출된 구리를 일정 두께로 산화시킨 다음에 구리 산화물을 불산(HF)과 같은 화학물질 용액으로 식각하는 방법을 더 생각할 수 있다.
도5를 도4와 함께 참조하면, 하층 구리 배선(150)에 홈(110)이 형성된 기판(10)에 탄탈륨 혹은 탄탈륨 질화막으로 베리어층(230)을 형성한다. 형성 방법은 스퍼터링 같은 물리적 증착(PVD) 방법을 사용하는 것이 바람직하다. 스퍼터링을 사용할 경우, 기판 표면은 개방된 입체각에 비례하는 두께로 베리어층(230)이 형성되므로 비아 홀(235)이나 그루브(255)의 하단 코너부에는 베리어층(230)이 상대적으로 얇게 덮이게 된다. 특히, 본 예와 같이 비아 홀(235)의 하부의 하층 구리 배선(150)에 다시 언더컷을 가진 홈(110)이 형성될 경우, 비아 홀(235) 측벽과 제2 층간 절연막(21) 상면 및 홈(110)의 저면에는 도시된 바와 같이 베리어층(230)이 형성되지만 홈(110)의 주변부 혹은 측부는 스퍼터링의 특성과 언더컷에 의한 장애로 베리어층(230)이 형성되지 않는다. 또한, 베리어층이 일부 형성되는 경우에도 얇고 치밀하지 않은 상태로 형성된다.
도6을 참조하면, 베리어층(230)이 적층된 기판(10) 전면에 CVD 방법으로 구리 시드층(250')을 얇게 적층한다. CVD를 이용할 경우, 스퍼터링에 비해 채움성(gap fill)이 좋아지므로 하층 구리 배선(150)에 형성된 홈(110)의 언더컷 부분(I)을 포함하여 노출된 기판 전면에 시드층(250')을 형성할 수 있다. 또한, 영역별 도전성에 따라 적층두께가 달라질 수 있는 전기도금법에 비해 균일하게 적층을 이룰 수 있으므로 시드층(250') 적층 방법으로 CVD가 바람직하다.
도7을 참조하여 설명하면, 시드층(250')이 형성된 뒤에는 다량으로 빠르게 그루브 및 비아 홀을 채울 수 있는 구리 벌크(Bulk)층(250) 적층이 이루어진다. CVD 구리층은 성장 속도가 느리므로 시드층(250')으로 사용할 구리층 일부만을 CVD로 형성하고, 그루브 및 비아 홀의 대부분을 채울 벌크층(250)은 전기도금 방법을 이용하는 것이 적합하다. 상층 구리 배선을 위한 적층은 갭필이 완전히 이루어질 때까지 제2 층간 절연막(21) 위로 일정 두께 적층된다. 적층이 끝나면 그루브 및 비아 홀에만 구리층을 남기고 제2 층간 절연막(21) 위로 쌓인 구리 시드층(250'), 벌크층(250)과 베리어층(230)을 제거한다. 이들의 제거를 위해서는 전면 에치 백과 CMP를 사용할 수 있으나 구리는 식각특성이 좋지 않으므로 CMP가 선호된다. 이로써 도3과 같은 상층 구리 배선(251)이 이루어지며, 듀얼 다마신 공정이 완료된다.
후속적으로 계속 같은 방법으로 다층 배선이 형성될 수 있다. 상층 구리 배선(251) 위로 층간 절연막이나 실리콘 혹은 실리콘 산화막 재질의 보호막이 형성되려면 그 전에 부도체 베리어막을 얇게 형성한다.
도8은 듀얼 다마신 공정이 아닌 식각 방식으로 상층 구리 배선을 형성한 예를 나타낸다.
도8을 참조하여 설명하면, 상층 구리 배선을 위한 그루브를 형성하지 않고 제2 층간 절연막(21) 상면에서 직접 비아 홀을 형성한다. 비아홀 형성으로 드러난 하층 구리 배선(150)에 대한 식각을 실시하여 홈(110)을 만든다. 베리어 재질을 스퍼터링으로 적층하여 제2 층간 절연막(21) 상면, 비아홀 측벽, 홈의 저면 혹은 홈의 중앙부에 베리어층(234,232)을 형성한다. 구리 시드층을 기판 노출면에 고르게 형성한다. 전기도금법으로 구리층을 적층하여 홈을 포함하는 비아홀을 채우고, 제2 층간 절연막(21) 상부에도 일정 두께이상 구리층을 형성한다. 구리층 위에 식각 마스크를 형성하고 패터닝 식각을 통해 구리층 및 베리어층(234)을 제2 층간 절연막(21) 상면에서 선택적으로 제거한다. 따라서, 상층 구리 배선(253) 및 비아 콘택이 형성된다. 이때, 상층 구리 배선(253)의 저면과 비아 콘택의 측벽에는 베리어층(234)이 형성되어 구리의 확산을 방지할 수 있고, 하층 구리 배선(150)과 비아 콘택의 계면 일부를 이루는 홈(110)의 측면에서는 하층 구리 배선(150)의 구리층과 비아 콘택의 구리층이 베리어층 없이 직접 접속되는 부분이 형성된다.
비아 콘택이 원형으로 형성될 경우, 하층 구리 배선에 형성되는 홈의 깊이는 비아 콘택 직경의 50% 이상이 되는 것이 바람직하다. 비아 콘택 부분에서 비록 하층 구리 배선이 대부분 식각으로 제거되는 경우에도 비아 콘택 형성을 위한 구리 적층 단계에서 복구될 수 있으므로 공정 불량의 문제는 적어진다.
본 발명에 따르면, 비아 콘택 계면의 베리어층을 제거하기 위한 베리어층 에치 백에 따른 구리 배선 저면의 베리어층 상실을 유발하는 종래의 기술과 비교할 때, 비아 콘택 계면의 일부를 제외하고는 각 층의 구리 배선을 위한 베리어층이 연속적으로 형성된 상태를 유지한다. 따라서, 별도의 구리 배선의 저면을 보호할 수평 베리어막을 별도로 형성함이 없이도 구리 배선의 확산에 의한 단선 및 단락의 염려가 없다.

Claims (18)

  1. 층간 절연막에 의해 분리되며 인접하는 적어도 두 층의 금속 배선 각각이 구리층을 포함하도록 이루어지는 반도체 장치에 있어서,
    하층 금속 배선과 상층 금속 배선을 전기적으로 접속시키는 비아 콘택과 상기 하층 금속 배선이 접하는 계면이 상기 하층 금속 배선 쪽으로 움푹하게 들어간 홈을 이루도록 형성되며,
    상기 계면의 중심부인 상기 홈 저면에는 베리어층이 형성되고,
    상기 계면 주변부인 상기 홈 측면에는 비아 콘택의 구리층과 하층 금속 배선의 구리층이 직접 접속되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 계면의 주변부는 상기 비아 콘택의 측벽과 상기 하층 금속 배선이 만나는 코너 부분인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 홈의 상부 폭이 상기 층간 절연막에 형성되는 비아 콘택 홀의 하부 폭보다 큰 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 상층 금속 배선은 상기 층간 절연막 상부의 그루브에 형성되고, 상기 비아 콘택은 상기 그루브의 일부 영역에 형성되는 듀얼 다마신 구조로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 베리어층은 상기 상층 금속 배선의 저면과 측면 및 상기 비아 콘택의 측면에 형성된 베리어층과 동일한 베리어층으로 형성된 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 하층 금속 배선과 상기 층간 절연막 사이에 부도체 베리어막이 더 구비되는 것을 특징으로 하는 반도체 장치.
  7. 회로 소자 및 절연막 패턴이 형성된 기판에 하층 구리 배선을 형성하는 단계,
    상기 하층 구리 배선 위로 층간 절연막을 적층하는 단계,
    상기 층간 절연막을 패터닝하여 비아 콘택 홀을 형성함으로써 하층 구리 배선 일 부분을 노출시키는 단계,
    상기 하층 구리 배선의 일 부분을 식각하여 하층 구리 배선에 홈을 형성하는 단계,
    상기 홈이 형성된 결과물 기판에 베리어층을 적층하되, 상기 홈의 측벽에는 베리어층이 적층되지 않도록 하는 단계 및
    상기 베리어층이 형성된 결과물 기판에 구리층을 적층하여 상기 홈을 포함하여 상기 비아 콘택 홀을 채우는 비아 콘택을 형성하는 단계를 구비하여 이루어지는 다층 배선을 가진 반도체 장치 형성 방법.
  8. 제 7 항에 있어서,
    상기 하층 구리 배선 위에 상기 층간 절연막을 형성하기 전에 부도체 베리어막을 형성하는 단계를 더 구비하고,
    상기 비아 콘택 홀을 형성하는 단계에서 상기 베리어막에 대한 식각도 함께 이루어지는 것을 특징으로 하는 다층 배선을 가진 반도체 장치 형성 방법.
  9. 제 7 항에 있어서,
    상기 홈을 형성하는 단계에서 상기 홈의 깊이는 상기 비아 콘택 홀의 폭의 25% 이상으로 형성하는 것을 특징으로 하는 다층 배선을 가진 반도체 장치 형성 방법.
  10. 제 7 항에 있어서,
    상기 홈은 상기 하층 구리 배선에 대한 습식 식각을 통해 상기 층간 절연막에 대해 언더 컷을 이루도록 형성하는 것을 특징으로 하는 다층 배선을 가진 반도체 장치 형성 방법.
  11. 제 7 항에 있어서,
    상기 베리어층은 탄탈륨 또는 탄탈륨 질화막으로 이루어지는 것을 특징으로 하는 다층 배선을 가진 반도체 장치 형성 방법.
  12. 제 7 항에 있어서,
    상기 베리어층은 스퍼터링 방법으로 이루어지는 것을 특징으로 하는 다층 배선을 가진 반도체 장치 형성 방법.
  13. 제 7 항에 있어서,
    상기 구리층을 적층하여 비아 콘택을 형성하는 단계는 상기 베리어층 위로 구리 시드층을 형성하는 단계와 상기 시드층 위에 구리 벌크층을 형성하여 상기 비아 콘택 홀을 채우는 단계를 구비하여 이루어지는 것을 특징으로 하는 다층 배선을 가진 반도체 장치 형성 방법.
  14. 제 13 항에 있어서,
    상기 시드층은 CVD(Chemical Vapor Deposition)로 형성하고, 상기 벌크층은 전기도금(electroplating)법을 사용하여 형성하는 것을 특징으로 하는 다층 배선을 가진 반도체 장치 형성 방법.
  15. 제 7 항에 있어서,
    상기 비아 콘택 홀을 형성하는 단계 전에 상기 층간 절연막 상부에 패터닝을 통해 그루브를 형성하는 단계가 더 구비되고,
    상기 비아 콘택 홀은 상기 그루브와 적어도 일부 영역에서 겹치게 형성되는 것을 특징으로 하는 다층 배선을 가진 반도체 장치 형성 방법.
  16. 제 15 항에 있어서,
    상기 층간 절연막 상면에 쌓인 상기 구리층과 상기 베리어층을 제거하여 상기 층간 절연막을 드러내고 상기 홈을 포함하는 상기 비아 콘택 홀과 상기 그루브에만 상기 구리층을 남기는 단계가 더 구비되는 것을 특징으로 하는 다층 배선을 가진 반도체 장치 형성 방법.
  17. 제 16 항에 있어서,
    상기 구리층과 상기 베리어층을 제거하기 위해 CMP(Chemical Mechanical Polishing) 방법을 사용하는 것을 특징으로 하는 다층 배선을 가진 반도체 장치 형성 방법.
  18. 제 7 항에 있어서,
    상기 하부 구리 배선을 식각하는 단계는 희석수에 대한 질산의 몰비가 1이하인 것을 특징으로 하는 다층 배선을 가진 반도체 장치 형성 방법.
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