KR20040038139A - 반도체 소자의 텅스텐 콘택 플러그 형성방법 - Google Patents

반도체 소자의 텅스텐 콘택 플러그 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 텅스텐 콘택 플러그 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 텅스텐 콘택 플러그 형성방법은 패턴 밀도가 높은 지역과 낮은 지역을 갖도록 설계된 반도체 기판 상에 산화막을 증착하는 단계; 상기 낮은 패턴 밀도를 갖는 기판 지역의 산화막 부분 표면에 수 개의 더미 홈을 형성하는 단계; 상기 산화막의 전 영역에 설계된 패턴 밀도대로 비아홀을 형성하는 단계; 상기 더미 홈을 포함한 비아홀을 매립하도록 상기 산화막 상에 텅스텐막을 증착하는 단계; 및 상기 산화막이 노출될 때까지 상기 텅스텐막을 CMP하는 단계를 포함한다. 본 발명에 따르면, 산화막 상의 텅스텐막을 CMP 하여 텅스텐 콘택 플러그를 형성할 때 낮은 패턴 밀도를 갖는 기판 지역의 산화막 부분과 높은 패턴 밀도를 갖는 기판 지역의 산화막 부분은 동일한 높이를 갖게된다.

Description

반도체 소자의 텅스텐 콘택 플러그 형성방법{Method of forming tungsten contact plug of semiconductor device}
본 발명은 반도체 소자의 텅스텐 콘택 플러그 형성 방법에 관한 것으로, 보다 상세하게는, 텅스텐 플러그의 밀도 패턴에 상관없이 산화막의 높이가 일정한 반도체 소자의 텅스텐 콘택 플러그 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 메모리 셀들은 스택(Stack) 구조화되고 있으며, 이에 따라, 각 셀들간의 전기적 연결을 위한 금속배선도 배선 설계를 용이하게 할 수 있는 다층 구조로 형성되고 있다. 이러한 다층금속배선 구조는 배선 설계가 자유롭고, 배선저항 및 전류용량 등의 설정을 여유있게 할 수 있다는 잇점이 있다.
한편, 반도체 소자의 금속배선 물질로서는 알루미늄이 주로 사용되어 왔는데, 반도체 소자의 고집적화에 따라 금속배선과 하부 구조물간, 또는, 상,하 금속배선간의 전기적 연결 통로를 제공하는 콘택홀의 크기가 작아지고 있는 바, 상기한 알루미늄으로는 콘택홀을 완전히 매립 하는데 어려움이 있고, 심한 경우, 오픈 불량이 발생하기도 한다.
따라서, 이러한 콘택홀 매립의 문제를 해결하기 위해, 매립 특성이 우수한 금속막, 예컨데, 텅스텐막으로 콘택홀을 완전하게 매립시켜, 이것을 콘택 플러그로서 이용하는 기술이 반도체 제조 공정의 전반에 적용되고 있다.
도 1a 내지 도 1b는 산화막에 텅스텐 콘택 플러그를 형성하기 위한 CMP 방법을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 패턴 밀도가 높은 지역(A)과 낮은 지역(B)을 갖도록 설계된 반도체 기판(1) 상에 산화막(2)을 증착한다. 계속해서, 상기 기판(1)의 패턴 밀도를 따라 산화막(2)의 일부분을 선택적으로 식각하여 상기 기판 (1)을 노출시키는 수 개의 비아홀(H)을 형성한다. 계속해서, 상기 비아홀(H)이 완전히 매립되도록 상기 산화막(2) 상에 텡스텐막(3)을 증착한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 산화막(2)의 표면이 노출되도록텅스텐막(3)에 대하여 CMP 공정을 수행하여, 이를 통해, 각 비아홀(H) 내에 텅스텐 콘택 플러그(4)를 형성한다. 이때, 상기 텅스텐막에 대한 CMP 공정은 산화막(2) 상의 텅스텐막을 완전히 제거하기 위하여 상기 산화막(2)의 표면까지 진행해야 하고, 이 결과로서, 산화막(2)의 표면 일부가 식각되어진다.
그러나, 상기와 같은 텅스텐 콘택 플러그 형성방법은 상기 텅스텐막의 연마선택비가 산화막보다 높기 때문에, 도 1b에 도시된 바와 같이, 텅스텐 콘택 플러그 (4)의 패턴 밀도가 높은 지역(A)의 산화막(2) 부분은 텅스텐 콘택 플러그(4)의 패턴 밀도가 낮은 영역(B)의 산화막(2) 부분보다 더 많이 식각되어져 상대적으로 낮은 높이를 갖게 된다.
따라서, 상기 텅스텐 콘택 플러그(4)의 밀도가 높은 지역(A)의 텅스텐 콘택 플러그(4)와 상대적으로 밀도가 낮은 지역(B)의 텅스텐 콘택 플러그(4) 와의 높이 차이가 발생되는 바, 반도체 소자의 신뢰성을 저하시키는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 텅스텐 콘택 플러그와의 밀도 차이에 상관없이 일정한 높이의 텅스텐 콘택 플러그를 형성할 수 있는 반도체 소자의 텅스텐 콘택 플러그 형성방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 텅스텐 콘택 플러그 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 텅스텐 콘택 플러그 형성방법을 설명하기 위한 단면도.
-도면의 주요 부분에 대한 부호의 설명-
21 : 반도체 기판 22 : 산화막
23 : 더미 홈 24 : 텅스텐막
25 : 텅스텐 콘택 플러그
상기와 같은 목적을 달성하기 위한 본 발명의 텅스텐 콘택 플러그 형성방법은 패턴 밀도가 높은 지역과 낮은 지역을 갖도록 설계된 반도체 기판 상에 산화막을 증착하는 단계; 상기 낮은 패턴 밀도를 갖는 기판 지역의 산화막 부분 표면에 수 개의 더미 홈을 형성하는 단계; 상기 산화막의 전 영역에 설계된 패턴 밀도대로 비아홀을 형성하는 단계; 상기 더미 홈을 포함한 비아홀을 매립하도록 상기 산화막 상에 텅스텐막을 증착하는 단계; 및 상기 산화막이 노출될 때까지 상기 텅스텐막을 CMP하는 단계를 포함한다.
여기서, 상기 낮은 패턴 밀도를 갖는 기판 지역의 산화막 부분 표면에 형성된 더미(Dummy) 홈은 높은 패턴 밀도를 갖는 기판 지역의 산화막 부분에 형성된 비아홀과 동일한 폭 과 밀도 패턴을 갖는다.
또한, 상기 텅스텐막에 대한 CMP 공정은 상기 산화막의 식각을 최소화하기 위하여 하드 연마패드를 이용하여 수행된다.
본 발명에 따르면, 낮은 패턴 밀도를 갖는 기판 지역의 산화막 부분 표면에 수 개의 더미 홈을 형성하므로, 산화막 상의 텅스텐막을 CMP 하여 텅스텐 콘택 플러그를 형성할 때 낮은 패턴 밀도를 갖는 기판 지역의 산화막과 높은 패턴 밀도를 갖는 기판 지역의 산화막은 동일한 높이를 갖게된다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 텅스텐 콘택 플러그 형성방법을 설명하기 위한 단면도이다.
도 2a에 도시된 바와 같이, 패턴 밀도가 높은 지역(A)과 낮은 지역(B)을 갖도록 설계된 반도체 기판(21) 상에 산화막(22)을 증착한다. 이어서, 상기 낮은 패턴 밀도(B)를 갖도록 설계된 기판(21)의 산화막(22) 부분 표면에 수 개의 더미 홈(23)을 형성한다.
여기서, 상기 낮은 패턴 밀도를 갖는 기판(21) 지역(B)의 산화막(22) 부분 표면에 형성된 더미 홈(23)은 후속의 공정에서 높은 패턴 밀도를 갖는 기판 지역 (A)의 산화막(22) 부분에 형성되는 비아홀과 동일한 폭 과 밀도 패턴을 갖는다. 이때, 상기 더미 홈(23)의 깊이는 쇼트 발생을 방지하기 위하여 약 1000Å 정도로 하여 상기 기판(21)을 노출시키지 않도록 한다.
도 2b에 도시된 바와 같이, 기판(21)의 전 영역에 설계된 패턴 밀도대로 산화막(22)에 비아홀(H)을 형성한다. 계속해서, 상기 산화막(22) 상에 상기 비아홀 (H)과 더미 홈(23)을 매립하는 두께로 텅스텐막(24)을 증착한다
여기서, 상기 산화막(22) 상에 증착된 텅스텐막(24)의 두께는 상기 비아홀 (H)의 폭의 1/2에 500Å을 더한 값으로 한다. 예컨데, 상기 비아홀(H)의 폭이 3000Å일 경우, 상기 산화막(22) 상에 증착된 텅스텐막(24)의 두께는 1500Å에 500Å을 더한 값, 즉, 2000Å이다.
도 2c에 도시된 바와 같이, 상기 산화막(22) 상에 증착된 텅스텐막(24)에 대하여 CMP 공정을 수행하여 패턴 밀도가 높은 지역(A)과 낮은 지역(B)의 기판(21) 상의 산화막(22)에 상기 패턴 밀도대로 텅스텐 콘택 플러그(25)를 형성한다.
상기 텅스텐막에 대한 CMP 공정은 산화막(22) 상의 텅스텐막을 완전히 제거하기 위하여 상기 산화막(22)의 표면까지 진행해야 하고, 이 결과로서, 산화막(22)의 표면 일부가 식각되어진다. 이때, 상기 텅스텐막에 대한 CMP 공정은 상기 산화막의 식각을 최소화하기 위하여 하드 연마패드를 이용하여 수행된다.
여기서, 상기 텅스텐막에 대한 CMP 공정으로 인하여 식각되어진 산화막은 낮은 패턴 밀도를 갖는 기판 지역(A)의 산화막(22) 부분 표면에 형성된 수 개의 더미 홈(23)으로 인하여, 상기 텅스텐 콘택 플러그(25)의 낮은 패턴 밀도를 갖는 기판 지역(B)의 산화막(22)의 부분과 높은 패턴 밀도를 갖는 기판 지역(A)의 산화막(22)의 부분이 동일한 높이를 갖게된다.
이상에서와 같이, 본 발명은 패턴 밀도가 낮은 지역의 기판 상의 산화막 부분 표면에 더미 홈을 형성함으로써 산화막 상의 텅스텐막을 CMP 하여 텅스텐 플러그 형성시 패턴 밀도가 높은 지역의 산화막 부분과 패턴 밀도가 낮은 지역의 산화막 부분은 동일한 높이를 갖게 된다.
따라서, 패턴 밀도에 관계없이 동일한 높이의 텅스텐 콘택 플러그를 형성할 수 있는 바, 그 결과로서, 반도체 소자의 신뢰성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.

Claims (3)

  1. 패턴 밀도가 높은 지역과 낮은 지역을 갖도록 설계된 반도체 기판 상에 산화막을 증착하는 단계;
    상기 낮은 패턴 밀도를 갖는 기판 지역의 산화막 부분 표면에 수 개의 더미 홈을 형성하는 단계;
    상기 산화막의 전 영역에 설계된 패턴 밀도대로 비아홀을 형성하는 단계;
    상기 더미 홈을 포함한 비아홀을 매립하도록 상기 산화막 상에 텅스텐막을 증착하는 단계; 및
    상기 산화막이 노출될 때까지 상기 텅스텐막을 CMP하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 텅스텐 콘택 플러그 형성방법.
  2. 제 1 항에 있어서, 상기 더미 홈은 비아홀과 동일한 폭 과 밀도 패턴을 갖는 것을 특징으로 하는 반도체 소자의 텅스텐 콘택 플러그 형성방법.
  3. 제 1 항에 있어서, 상기 텅스텐막을 CMP하는 단계는 하드 연마패드를 이용하는 것을 특징으로 하는 반도체 소자의 텅스텐 콘택 플러그 형성방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100959457B1 (ko) * 2008-05-27 2010-05-25 주식회사 동부하이텍 반도체 소자용 마스크 패턴 및 금속배선 형성 방법

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