KR19980015075A - 반도체 소자의 금속 배선 및 그 형성방법 - Google Patents
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Abstract
반도체 소자의 금속 배선 및 그 형성방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 형성된 절연막, 이 절연막 내에 형성된 제 1 홈들과 상기 제 1 홈들을 각각 플러그하는 금속 배선들 및 이 금속 배선들 사이에 상기 절연막 내에 형성된 적어도 하나 이상의 제 2 홈들과 이 제 2 홈들을 플러그하는 금속 더미층들을 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 다마신 기법으로 금속 배선을 형성할 때 발생하는 침식 현상을 방지할 수 있다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 전체적으로 (globally) 그 두께가 균일한 반도체 소자의 금속 배선 및 이를 형성하는 방법에 관한 것이다.
반도체 소자의 제조방법에 있어서, 화학 물질적 폴리슁(Chimical Mechanical Polishing; 이하 CMP라 칭함)을 이용하여 다마신 기법(Damascene process)으로 금속 배선을 형성하는 방법이 널리 연구되고 있다.
도 1a 내지 도 1c는 일반적인 다마신 기법을 이용하여 금속 배선을 형성하는 방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
반도체 기판(10) 상에 절연막(12)을 형성한 후, 금속 배선이 형성될 영역의 상기 절연막을 선택적으로 식각함으로써 상기 절연막(12)의 표면으로부터 소정 깊이를 갖는 홈(14)을 형성한다 (도 1a). 이어서, 상기 홈(14)이 형성되어 있는 반도체 기판(10) 전면에 상기 홈(14)을 완전히 매립하도록 금속물질을 증착하여 금속층(16)을 형성한 후 (도 1b ), CMP 공정으로 절연막(12)의 표면이 노출될 때 까지 상기 금속층을 식각함으로써 상기 홈(14)에 플러그된 모양의 금속 배선(18)을 형성한다 (도 1c).
다마신 기법으로 금속 배선을 형성할 경우, 상기 금속 배선(18)의 표면은 상기 절연막(12)의 표면과 동일 레벨에 위치하기 때문에 이후에 진행되는 공정에 평탄한 하부층을 제공할 수 있다. 따라서, 다마신 기법은 반도체 소자의 고집적화를 실현하기 위해 다층배선을 형성해야하는 경우 그 적용이 더욱 효과적이다.
도 2a 내지 도 2c는 다마신 기법을 이용하여 금속 배선들을 형성하는 종래의 방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(30) 상에 절연막(32)을 형성한 후, 이 절연막(32)을 선택적으로 식각함으로써 소정 깊이의 제 1 및 제 2 홈(34 및 35)들을 형성한다. 이 후, 이 홈들을 완전히 매립하도록 금속물질을 증착하여 금속층(36)을 형성한다.
이때, 상기 제 1 및 제 2 홈(34 및 35))들은 제 1 및 제 2 금속 배선(이후의 공정에 의해 형성됨)들을 플러그(plug)하기 위한 것으로, 상기 제 1 홈(34)들은 단위 면적당 분포밀도가 높은 제 1 금속 배선들을 형성하기 위한 것이고, 상기 제 2 홈(35)들은 단위 면적당 분포밀도가 상기 제 1 금속 배선들보다 낮은 제 2 금속 배선들을 형성하기 위한 것이다. 상기 도 2a를 참조하면, A 영역에 형성된 제 1 홈(34)들은 B 영역에 형성된 제 2 홈(35)들 보다 분포밀도가 높다.
즉, A 영역에는 수㎛ 이하의 폭을 갖는 제 1 홈(34)들이 역시 수㎛ 이하의 폭을 갖는 절연막(32)을 사이에 두고 밀도 높게 배열되어 있고, B 영역에는 수㎛ 이하의 폭을 갖는 제 2 홈(35)들이 수십 ∼ 수백㎛의 폭을 갖는 절연막(32)을 사이에 두고 배열되어 있다.
도 2b를 참조하면, 상기 절연막(32)의 표면이 노출될 때 까지 상기 금속층(도 2a의 36)을 CMP로 식각함으로써 상기 제 1 홈(34)들에 플러그(plug)된 제 1 금속 배선(38)들 및 제 2 홈(35)들에 플러그된 제 2 금속 배선(39)들을 형성한다.
도 2c는 상기한 CMP 공정이 완전히 끝날을 때의 단면도로서, A 영역에 형성된 제 1 금속 배선(38)들의 두께가 B 영역에 형성된 제 2 금속 배선(39)들의 두께보다 작은 것을 알 수 있다.
상기한 CMP에 대해 금속층의 연마 속도는 절연막의 연마 속도 보다 빠르다. 따라서, CMP 시, 금속 배선의 면적비(전체면적에서 금속 배선이 차지하는 면적)가 큰 A 영역이 금속 배선의 면적비가 작은 B 영역보다 더 많이 연마되는 침식(erosion) 현상이 발생한다. 이러한 침식 현상은 A 영역의 제 1 금속 배선(38)의 두께와 B 영역의 제 2 금속 배선(39)의 두께가 균일하지 않게 되는 결과를 낳는다.
본 발명의 목적은 다마신 기법으로 금속 배선들을 형성할 때 금속 배선들과 이들 사이의 절연막과의 면적비가 다를 경우 발생하는 상기한 바와 같은 침식 현상을 방지하는 반도체 소자의 금속 배선을 제공하는데 있다.
본 발명의 다른 목적은 상기한 금속 배선을 형성하는데 있어서 가장 적합한 제조방법을 제공하는데 있다.
도 1a 내지 도 1c는 일반적인 다마신 기법을 이용하여 금속 배선을 형성하는 방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
도 2a 내지 도 2c는 다마신 기법을 이용하여 금속 배선들을 형성하는 종래의 방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
도 3a 및 도 3b는 다마신 기법을 이용하여 금속 배선들을 형성하는 본 발명에 의한 방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
도 4는 상기 도 3a 및 도 3b에서 설명한 방법으로 형성된 금속 배선들의 평면상(平面象)을 도시한 평면도이다.
상기 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 금속 배선은, 반도체 기판 상에 형성된 절연막; 상기 절연막 내에 형성된 제 1 홈들과 상기 제 1 홈들을 각각 플러그하는 금속 배선들; 및 상기 금속 배선들 사이에 상기 절연막 내에 형성된 적어도 하나 이상의 제 2 홈들과 상기 제 2 홈들을 플러그하는 금속 더미층들을 구비하는 것을 특징으로 한다.
이때, 상기 금속 배선들과 이들 사이의 절연막과의 면적비는 1 : 0.1 내지 1 : 100인 것이 바람직하다.
또한, 상기 금속 더미층은 전기적으로 플로우팅되도록 배치되어 있고, 그 평면상(平面象)은 선 및 섬 모양 중 어느 하나인 것이 바람직하다.
상기 다른 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 금속 배선 형성방법은, 반도체 기판 상에 절연막을 형성하는 공정; 금속 배선이 형성될 영역들과 상기 금속 배선이 형성될 영역 사이의 소정 영역들의 상기 절연막에 각각 제 1 홈들과 제 2 홈들을 형성하는 공정; 상기 홈들이 형성되어 있는 결과물 기판 전면에 상기 홈들을 매립하도록 도전층을 형성하는 공정; 및 상기 절연막이 노출될 때 까지 상기 도전층을 화학 물리적 폴리슁으로 식각함으로써 상기 제 1 홈들을 플러그하는 금속 배선들과 상기 제 2 홈들을 플러그하는 금속 더미층들을 형성하는 공정을 구비하는 것을 특징으로 한다.
이때, 상기 금속 더미층들과 이들 사이의 절연막과의 면적비가 1 : 0.1 내지 1 : 100이 되도록 상기 제 2 홈들을 형성하는 것이 바람직하다.
또한, 상기 제 2 홈들은 그 평면상(平面象)이 선 및 섬 모양 중 어느 하나가 되도록 형성되는 것이 바람직하다.
따라서, 본 발명에 의한 반도체 소자의 금속 배선 및 그 형성방법에 의하면, 다마신 기법으로 금속 배선들을 형성할 때 반도체 기판 전반에 걸쳐 금속 배선의 면적비가 다를 경우 발생하는 상기한 바와 같은 침식 현상을 방지할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
도 3a 및 도 3b는 다마신 기법을 이용하여 금속 배선들을 형성하는 본 발명에 의한 방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(50) 상에 절연막(52)을 형성하고, 이 절연막(52)을 선택적으로 식각하여 금속 배선 형성을 위한 제 1 홈(54)들과 금속 더미층 형성을 위한 제 2 홈(55)들을 형성한 후, 이 홈들을 매립할 정도의 두께로 금속물질을 증착함으로써 금속층(56)을 형성한다.
도 3a 상에서 A로 표시된 영역은 금속 배선들이 밀도 높게 형성될 곳을 나타내고, B로 표시된 영역은 금속 배선들이 상기 A 영역보다 낮은 밀도로 형성될 곳을 나타낸다.
A 영역과 B 영역 사이(점선으로 표시)에 종래에는 홈이 형성되어 있지 않으나(도 2a 참조) 본 발명에서는 제 2 홈(55)들을 형성한다. 상기 제 2 홈(55)들은 상기 제 1 홈(54)들의 분포밀도와 동일하도록 형성된다. 또한, 상기 제 2 홈(55)들은 그 평면상이 선 또는 섬(island) 모양이 되도록 형성되고, 상기 제 1 홈(54)들과 연결되지 않도록 배치된다.
도 3b는 절연막(52)이 노출될 때 까지 상기 금속층(도 3a의 56)을 CMP로 식각한 후의 단면도로서, 상기 제 1 홈(도 3a의 54)들에는 이 홈들에 플러그되는 모양으로 금속 배선(60)들이 형성되어 있고, 상기 제 2 홈(도 3a의 55)들에는 이 홈들에 플러그되는 모양으로 금속 더미층(62)들이 형성되어 있다.
이때, 상기 금속 배선(60)들과 금속 더미층(62)들은 반도체 기판 전반에 걸쳐 균일한 분포를 가지도록 형성되어 있다. 또한, 상기 금속 더미층(62)들과 이들 사이의 절연막과의 면적비는 1 : 0.1 내지 1 : 100이다. 상기 금속 더미층(62)들은 전기적으로 플로우팅되어 있다.
도 4는 상기 도 3a 및 도 3b에서 설명한 방법으로 형성된 금속 배선들의 평면상(平面象)을 도시한 평면도로서, 도면부호 60은 금속 배선을 나타내고, 62는 금속 더미층을 나타낸다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
따라서, 본 발명에 의한 반도체 소자의 금속 배선 및 그 형성방법에 의하면, 그 밀도가 낮게 분포된 금속 배선들 사이에 금속 더미층들을 더 형성하여 전체적으로 금속층(금속 배선과 금속 더미층)과 절연막의 면적비를 균일하게 함으로써 다마신 기법으로 금속 배선들을 형성할 때 금속 배선들과 절연막의 면적비가 반도체 기판 전반에 걸쳐 다를 경우 발생하는 침식 현상을 방지할 수 있으므로, 금속 배선의 두께를 반도체 기판 전반적으로 균일하게 할 수 있다.
Claims (7)
- 반도체 기판 상에 형성된 절연막;상기 절연막 내에 형성된 제 1 홈들과 상기 제 1 홈들을 각각 플러그하는 금속 배선들; 및상기 금속 배선들 사이에 상기 절연막 내에 형성된 적어도 하나 이상의 제 2 홈들과 상기 제 2 홈들을 플러그하는 금속 더미층들을 구비하는 것을 특징으로 하는 반도체 소자의 금속 배선.
- 제 1 항에 있어서,상기 금속 더미층들과 이들 사이의 절연막과의 면적비는 1 : 0.1 내지 1 : 100인 것을 특징으로 하는 반도체 소자의 금속 배선.
- 제 1 항에 있어서, 상기 금속 더미층의 평면상(平面象)은,선 및 섬 모양 중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선.
- 제 1 항에 있어서,상기 금속 더미층은 전기적으로 플로우팅 상태가 되도록 배치되어 있는 것을 특징으로 하는 반도체 소자의 금속 배선.
- 반도체 기판 상에 절연막을 형성하는 공정;금속 배선이 형성될 영역들과 상기 금속 배선이 형성될 영역 사이의 소정 영역들의 상기 절연막에 각각 제 1 홈들과 제 2 홈들을 형성하는 공정;상기 홈들이 형성되어 있는 결과물 기판 전면에 상기 홈들을 매립하도록 도전층을 형성하는 공정; 및상기 절연막이 노출될 때 까지 상기 도전층을 화학 물리적 폴리슁으로 식각함으로써 상기 제 1 홈들을 플러그하는 금속 배선들과 상기 제 2 홈들을 플러그하는 금속 더미층들을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 5 항에 있어서,상기 금속 더미층들과 이들 사이의 절연막과의 면적비가 1 : 0.1 내지 1 : 100이 되도록 상기 제 2 홈들을 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 5 항에 있어서, 상기 제 2 홈들은,그 평면상(平面象)이 선 및 섬 모양 중 어느 하나가 되도록 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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|---|---|---|---|
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-
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