KR20020006361A - 패턴 균일도가 향상된 반도체 소자 및 그 제조방법 - Google Patents

패턴 균일도가 향상된 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명의 반도체 소자는 반도체 기판 상에 복수의 하부 배선 패턴들이 형성되어 있고, 상기 복수개의 하부 배선 패턴들 사이에 패턴 균일도를 향상시키기 위해 형성된 적어도 하나의 더미 패턴이 형성되어 있다. 상기 하부 배선 패턴들과 상기 더미 패턴이 형성된 반도체 기판의 전면에는 상기 하부 배선 패턴의 일부를 노출하는 콘택홀과 콘택 균일도를 향상시키기 위해 상기 더미 패턴의 일부를 노출하는 더미 콘택홀을 갖는 평탄화된 층간 절연막이 형성되어 있다. 상기 콘택홀 및 더미 콘택홀에는 각각 콘택 플러그와 더미 플러그가 형성되어 있으며, 상기 콘택 플러그를 통하여 상기 하부 배선 패턴들과 상부 배선 패턴들이 연결된다. 본 발명의 반도체 소자는 더미 패턴이나 더미 콘택홀을 형성함으로써 패턴 균일도를 향상시켜 층간 절연막이나 매립층의 평탄화시 두께 균일도를 향상시킬 수 있다.

Description

패턴 균일도가 향상된 반도체 소자 및 그 제조방법{Semiconductor device having increased pattern uniformity and fabrication method thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 패턴 균일도가 향상된 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 소자는 고집적화됨에 따라 다층의 배선층을 사용하게 되었다. 이에 따라, 하부 배선층을 구성하는 하부 배선 패턴과 상부 배선층을 구성하는 상부 배선 패턴을 전기적으로 연결할 필요가 생기게 되었다. 종래의 하부 배선패턴과 상부 배선 패턴은 콘택홀에 매립된 콘택 플러그를 통하여 전기적으로 연결된다.
도 1은 종래 기술에 따라 하부 배선 패턴과 상부 배선 패턴의 연결관계를 도시한 반도체 소자의 단면도이고, 도 2는 종래 기술에 따라 하부 배선 패턴과 상부 배선 패턴의 연결관계를 도시한 반도체 소자의 평면도이다. 특히, 도 1은 도 2의 특정 부분을 절단한 도면은 아니고, 도 1 및 도 2는 상하부 배선 패턴간의 연결관계의 다양한 예를 보여주는 도면이다.
구체적으로, 반도체 기판(10) 상에 하부 배선 패턴(12)이 형성되어 있고, 상기 하부 배선 패턴(12)에 수직하게 배열된 복수의 상부 배선 패턴(14)이 형성되어 있다. 상기 하부 배선 패턴(12)과 상부 배선 패턴(14)은 층간절연막(16) 내의 콘택홀(20)에 매립된 콘택 플러그(18)를 통하여 연결된다. 특히, 종래 기술에 따라 하부 배선 패턴(12)과 상부 배선 패턴(14)을 연결할때는 전기적으로 필요한 부분에만 콘택홀(20)을 형성하고 상기 콘택홀(20)에 콘택 플러그(18)를 형성함으로써 하부 배선 패턴(12)과 상부 배선 패턴(14)을 전기적으로 연결한다.
그러나, 종래의 하부 배선 패턴(12)과 상부 배선 패턴(14)의 연결방법은 층간 절연막(16)의 평탄화 공정시 콘택홀(콘택 영역)이 형성된 부분과 그렇지 않은 부분의 패턴 균일도 차이로 인하여 균일하지 못하고 층간 절연막(16)의 중앙부분이파이는 디싱(dishing) 현상과 같은 문제점이 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 평탄화 공정시 층간 절연막의 중앙부분이 파이는 디싱현상을 해결할 수 있는 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자를 적합하게 제조할 수 있는 제조방법을 제공하는 데 있다.
도 1은 종래 기술에 따라 하부 배선 패턴과 상부 배선 패턴의 연결관계를 도시한 반도체 소자의 단면도이고,
도 2는 종래 기술에 따라 하부 배선 패턴과 상부 배선 패턴의 연결관계를 도시한 반도체 소자의 평면도이고,
도 3은 본 발명에 따라 하부 배선 패턴과 상부 배선 패턴의 연결관계를 도시한 반도체 소자의 단면도이고,
도 4는 본 발명에 따라 하부 배선 패턴과 상부 배선 패턴의 연결관계를 도시한 반도체 소자의 평면도이고,
도 5 내지 도 10은 도 3의 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자는 반도체 기판 상에 복수의 하부 배선 패턴들이 형성되어 있고, 상기 복수개의 하부 배선 패턴들 사이에 패턴 균일도를 향상시키기 위해 형성된 적어도 하나의 더미 패턴이 형성되어 있다. 상기 하부 배선 패턴들과 상기 더미 패턴이 형성된 반도체 기판의 전면에는 상기 하부 배선 패턴의 일부를 노출하는 콘택홀과 콘택 균일도를 향상시키기 위해 상기 더미 패턴의 일부를 노출하는 더미 콘택홀을 갖는 평탄화된 층간 절연막이 형성되어 있다. 상기 콘택홀 및 더미 콘택홀에는 각각 콘택 플러그와 더미 플러그가 형성되어 있으며, 상기 콘택 플러그를 통하여 상기 하부 배선 패턴들과 상부 배선 패턴들이 연결된다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 복수개의 하부 배선 패턴들과 상기 복수개의 하부 배선 패턴들 사이에 패턴 균일도를 향상시키기 위해 적어도 하나의 더미 패턴을 형성한다.이어서, 상기 하부 배선 패턴들과 상기 더미 패턴 상에 층간 절연막을 형성한 후, 평탄화한다. 계속하여, 상기 평탄화된 층간 절연막을 선택적으로 식각하여 상기 하부 배선 패턴의 일부를 노출하는 콘택홀과 콘택 균일도를 향상시키기 위해 상기 더미 패턴의 일부를 노출하는 더미 콘택홀을 형성한다. 상기 더미 콘택홀 형성시 상기 하부 배선 패턴 상에도 더미 콘택홀을 형성할 수 있다.
다음에, 상기 콘택홀 및 더미 콘택홀을 충분히 매립할 수 있는 매립층을 형성한 후 상기 평탄화된 절연층을 식각정지점으로 상기 매립층을 평탄화하여 상기 더미 콘택홀과 콘택홀에 매립되는 더미 플러그와 콘택 플러그를 형성한다. 계속하여, 상기 더미 플러그와 콘택 플러그가 형성된 반도체 기판의 전면에 상부 배선 패턴들을 형성하여 상기 콘택 플러그를 통하여 하부 배선 패턴들과 연결한다.
이상과 같은 본 발명의 반도체 소자는 하부 배선 패턴들 사이에 더미 패턴을 형성하고 하부 배선 패턴이나 더미 패턴 상에 더미 콘택홀을 형성함으로써 패턴 균일도를 향상시켜 층간 절연막이나 매립층의 평탄화시 디싱 현상을 개선하여 두께 균일도를 향상시킬 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 3은 본 발명에 따라 하부 배선 패턴과 상부 배선 패턴의 연결관계를 도시한 반도체 소자의 단면도이고, 도 4는 본 발명에 따라 하부 배선 패턴과 상부 배선 패턴의 연결관계를 도시한 반도체 소자의 평면도이다. 특히, 특히, 도 3은 도 4의 특정 부분을 절단한 도면은 아니고, 도 3 및 도 4는 상하부 배선 패턴간의 연결관계의 다양한 예를 보여주는 도면이다.
구체적으로, 반도체 기판(100) 상에 복수의 하부 배선 패턴들(102a)이 형성되어 있다. 상기 하부 패턴 패턴들(102a) 사이에는 더미 패턴(102b)이 형성되어 있고, 상기 하부 배선패턴들(102a) 및 더미 패턴(102b)에 수직하게 배열된 복수의 상부 배선 패턴들(112)이 형성되어 있다. 상기 하부 배선 패턴들(102a)과 상기 더미 패턴(102)이 형성된 반도체 기판(100)의 전면에는 평탄화된 층간 절연막(104a)이 형성되어 있고, 상기 평탄화된 층간 절연막(104a) 내의 콘택홀 및 더미 콘택홀에는 각각 콘택 플러그(110a)와 더미 플러그(110b)가 형성되어 있다.
특히, 본 발명의 반도체 소자는 상기 복수개의 하부 배선 패턴들(102a) 사이에 패턴 균일도를 향상시키기 위해 적어도 하나의 더미 패턴(102b)이 형성되어 있다. 그리고, 상기 평탄화된 층간 절연막(104a) 내에는 상기 하부 배선 패턴(102a)의 일부를 노출하는 콘택홀(106)과, 콘택 균일도를 향상시키기 위해 상기 더미 패턴(102b)의 일부를 노출하는 더미 콘택홀(108)이 형성되어 있다. 물론, 상기 더미콘택홀(108)은 콘택 균일도를 향상시키기 위해 하부 배선 패턴(102a)의 일부를 노출하도록 형성될 수 있다. 따라서, 본 발명의 반도체 소자는 상기 콘택홀(106)에 매립된 콘택 플러그(110a)를 통하여 하부 배선 패턴(102a)과 상부 배선 패턴(112)은 전기적으로 연결된다.
도 5 내지 도 10은 도 3의 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 5를 참조하면, 반도체 기판(100) 상에 하부 배선층을 구성하는 복수개의 하부 배선 패턴들(102a)과 상기 복수개의 하부 배선 패턴들 사이에 패턴 균일도를 향상시키기 위해 더미 패턴(102b)을 형성한다. 상기 더미 패턴(102b)은 적어도 하나 형성한다. 본 실시예에서는 상기 반도체 기판(100) 상에 하부 배선 패턴들(102a)과 더미 패턴(102b)을 형성하였으나, 반도체 기판(100)이 아닌 하지막(도시 안함) 상에도 형성될 수 있다.
도 6 및 도 7을 참조하면, 상기 하부 배선 패턴들(102a)과 더미 패턴(102b)이 형성된 반도체 기판(100)의 전면에 층간 절연막(104)을 형성한다. 이어서, 상기 층간 절연막(104)을 평탄화하여 평탄화된 층간 절연막(104a)을 형성한다. 상기 층간 절연막(104)의 평탄화는 화학기계적 연마방법을 이용하여 형성한다.
도 8을 참조하면, 상기 평탄화된 층간 절연막(104a)을 선택적으로 식각하여 상기 하부 배선 패턴(102a)의 일부를 노출하는 콘택홀(106)을 형성함과 동시에 콘택 균일도를 향상시키기 위해 상기 더미 패턴(102b)의 일부를 노출하는 더미 콘택홀(108)을 형성한다. 상기 더미 콘택홀(108)은 상기 하부 배선 패턴(102a)의 일부를 노출하도록 형성할 수도 있다.
도 9 및 도 10을 참조하면, 상기 콘택홀(106) 및 더미 콘택홀(108)을 충분히 매립하는 매립층(110)을 형성한다. 이어서, 상기 평탄화된 층간 절연층(104a)을 식각정지점으로 상기 매립층(110)을 평탄화하여 상기 콘택홀(106)에 매립되는 콘택 플러그(110a)를 형성함과 동시에 상기 더미 콘택홀(108)에 매립되는 더미 플러그(110b)를 형성한다. 상기 콘택 플러그(110a)는 하부 배선층 패턴(102a)과 후에 형성되는 상부 배선층 패턴과 전기적으로 연결시키는 역할을 한다.
계속하여, 도 3에 도시한 바와 같이 상기 더미 플러그(110b)와 콘택 플러그(110a)가 형성된 반도체 기판(100)의 전면에 상부 배선 패턴들(112)을 형성하여 상기 콘택 플러그(110a)를 통하여 하부 배선 패턴들(102a)과 연결한다.
상술한 바와 같이 본 발명의 반도체 소자는 하부 배선 패턴들 사이에 패턴 균일도를 향상시키기 위해 더미 패턴을 형성함으로써 층간절연막의 평탄화시 디싱 현상과 같은 문제점을 해결하여 층간 절연막의 두께를 균일하게 할 수 있다.
또한, 본 발명은 반도체 소자는 하부 배선 패턴이나 더미 패턴 상에 더미 콘택홀을 형성하여 콘택 균일도를 향상시킴으로써 플러그 형성을 위한 매립층의 평탄화시 디싱 현상과 같은 문제점을 해결하여 매립층의 두께 균일도를 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판 상에 형성된 복수의 하부 배선 패턴들;
    상기 복수개의 하부 배선 패턴들 사이에 패턴 균일도를 향상시키기 위해 형성된 적어도 하나의 더미 패턴;
    상기 하부 배선 패턴들과 상기 더미 패턴이 형성된 반도체 기판의 전면에 형성되고, 상기 하부 배선 패턴의 일부를 노출하는 콘택홀과 콘택 균일도를 향상시키기 위해 상기 더미 패턴의 일부를 노출하는 더미 콘택홀을 갖는 평탄화된 층간 절연막;
    상기 콘택홀 및 더미 콘택홀에 각각 매립된 콘택 플러그와 더미 플러그; 및
    상기 콘택 플러그를 통하여 상기 하부 배선 패턴들과 연결되는 상부 배선 패턴들을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 더미 콘택홀은 상기 하부 배선 패턴 상에 형성되어 있는 것을 특징으로 하는 반도체 소자.
  3. 반도체 기판 상에 복수개의 하부 배선 패턴들과 상기 복수개의 하부 배선 패턴들 사이에 패턴 균일도를 향상시키기 위해 적어도 하나의 더미 패턴을 형성하는 단계;
    상기 하부 배선 패턴들과 상기 더미 패턴 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 평탄화하는 단계;
    상기 평탄화된 층간 절연막을 선택적으로 식각하여 상기 하부 배선 패턴의 일부를 노출하는 콘택홀과 콘택 균일도를 향상시키기 위해 상기 더미 패턴의 일부를 노출하는 더미 콘택홀을 형성하는 단계;
    상기 콘택홀 및 더미 콘택홀을 충분히 매립할 수 있는 매립층을 형성하는 단계;
    상기 평탄화된 절연층을 식각정지점으로 상기 매립층을 평탄화하여 상기 더미 콘택홀과 콘택홀에 매립되는 더미 플러그와 콘택 플러그를 형성하는 단계; 및
    상기 더미 플러그와 콘택 플러그가 형성된 반도체 기판의 전면에 상부 배선 패턴들을 형성하여 상기 콘택 플러그를 통하여 하부 배선 패턴들과 연결하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 더미 콘택홀 형성시 상기 하부 배선 패턴 상에도 더미 콘택홀을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제3항에 있어서, 상기 층간 절연층 및 매립층의 평탄화는 화학기계적연마방법을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100791697B1 (ko) * 2006-08-29 2008-01-03 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 구조 및 이의 형성 방법

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