KR20060133791A - 반도체 소자의 금속배선 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 금속배선 형성방법을 개시한다. 개시된 본 발명의 방법은, 수 개의 콘택플러그를 구비한 반도체기판을 제공하는 단계와, 상기 반도체기판 상에 금속막을 형성하는 단계와, 상기 금속막을 패터닝하여 일방향으로 배열된 콘택플러그들과 콘택되는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법으로서, 상기 금속막의 패터닝은 적어도 양측 가장자리에 배치된 콘택플러그와 콘택되는 금속배선 부분이 그 이외 부분 보다 크게 패터닝되도록 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법이다. 본 발명에 따르면, 금속배선 형성공정에서 배선용 금속막의 패터닝시, 적어도 양측 가장자리에 배치된 콘택플러그와 콘택되는 금속배선 부분이 그 이외 부분 보다 크게 패터닝되도록 함으로써, 콘택플러그와 금속배선간의 접촉 면적 여유도를 크게 할 수 있으므로, 노광 공정시 오정렬로 인한 배선저항 증가 및 배선 불량 문제를 효과적으로 방지할 수 있다.

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL WIRING OF SEMICONDUCTOR DEVICE}

도 1a 및 도 1b는 종래 기술에 따라 형성된 금속배선의 단면도 및 이에 대응하는 평면도.

도 1c 및 도 1d는 종래 기술의 문제점을 설명하기 위한 단면도 및 평면도.

도 2a 및 도 2b는 본 발명의 실시예에 따라 형성된 금속배선의 단면도 및 이에 대응하는 평면도.

도 3 및 도 4는 본 발명의 다른 실시예에 따라 형성된 금속배선의 평면도.

* 도면의 주요부분에 대한 부호의 설명 *

21 : 반도체기판 22 : 하부 금속배선

23 : 층간절연막 24 : 콘택홀

25 : 콘택플러그 26 : 상부 금속배선

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 반도체 소자의 금속배선 형성방법에 관한 것이다.

반도체 메모리 소자의 집적도가 증가함에 따라, 메모리 셀들은 스택(Stack) 구조화되고 있으며, 이에 따라, 각 셀들간의 전기적 연결을 위한 금속배선도 배선 설계를 용이하게 할 수 있는 다층 구조로 형성되고 있다. 이러한 다층금속배선 구조는 배선 설계가 자유롭고, 배선저항 및 전류용량 등의 설정을 여유있게 할 수 있다는 잇점이 있다.

한편, 금속배선 물질로서는 전기 전도도가 비교적 우수한 알루미늄(Al) 또는 그의 합금막이 주로 사용되어 왔으며, 최근에는 텅스텐(W)은 물론, 알루미늄에 비해 전기 전도도가 더 우수한 구리(Cu)를 이용하려는 연구가 진행되고 있다.

이하에서는, 도 1a와 도 1b를 참조하여, 종래의 금속배선 공정을 개략적으로 설명하도록 한다.

도 1a 및 도 1b는 종래 기술에 따라 형성된 금속배선의 단면도 및 이에 대응하는 평면도이다.

우선, 트랜지스터와 같은 하지층이 형성된 반도체기판(1) 상에 제1금속막을 증착한 상태에서, 상기 제1금속막 상에 공지의 포토리소그라피 공정을 통해 감광막 패턴(미도시)을 형성하고, 이 감광막 패턴을 식각장벽으로 이용해서 제1금속막을 식각하여 하부 금속배선(2)을 형성한다.

그런다음, 감광막 패턴을 제거한 상태에서, 상기 하부 금속배선을 덮도록 기판의 전 영역 상에 HDP(High Density Plasma) 증착 방식에 의해 산화막으로 이루어진 층간절연막(3)을 증착한 후, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 그 표면을 연마하여 평탄한 표면을 갖는 층간절연막(3)을 형 성한다.

다음으로, 상기 층간절연막(3)의 일부분을 선택적으로 식각하여 하부 금속배선을 노출시키는 콘택홀(4)을 형성하고, 이어서, 상기 콘택홀(4)이 완전 매립되도록 층간절연막(3) 상에 텅스텐과 같은 도전성 물질막을 증착하여 상기 콘택홀 내에 상기 하부 금속배선과 전기적으로 콘택된 콘택플러그(5)를 형성한다.

그 다음, 상기 콘택플러그(5) 및 층간절연막(3) 상에 제2금속막을 증착한 후, 공지의 포토리소그라피 공정을 통해 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴을 식각장벽으로 이용해서 제2금속막을 식각하여, 상기 콘택플러그(5)와 콘택되는 상부 금속배선(6)을 형성함으로써, 다층금속배선 구조를 완성한다.

그러나, 종래 기술에 따라 형성되는 금속배선은 다음과 같은 문제점이 있다.

전술한 바와 같이, 금속배선 공정은, 크게, 콘택홀(4) 형성공정과 콘택 플러그(5) 형성공정 및 실질적인 배선공정으로 이루어지며, 이때, 상기 배선공정은 감광막의 도포, 노광 및 현상을 통해 감광막 패턴을 형성하는 공정과, 이 감광막 패턴을 식각장벽으로 이용하는 식각공정을 포함하는 포토리소그라피 공정을 통해 이루어진다.

그런데, 도 1a 및 도 1b에 도시된 바와 같이, 상부 금속배선(6)은 콘택플러그(5)의 전 표면과 모두 콘택되도록 형성되어야 하지만, 감광막 패턴을 형성하기 위한 감광막의 노광시에 노광 마스크의 오정렬, 또는, 광학적 특성에 기인하는 감광막 패턴의 오정렬 현상이 일어남으로써, 도 1c 및 도 1d에 도시된 바와 같이, 최 종적으로 얻어지는 상부 금속배선(6)이 콘택플러그(5)의 전 표면과 모두 콘택되지 못하는 현상이 발생되고, 이 때문에, 배선 저항이 증가되어 배선의 신뢰성을 확보하지 못하게 되는 문제점이 있다.

더욱이, 반도체 소자의 집적도가 증가함에 따라 금속배선의 폭도 감소하고 있기 때문에, 상기한 오정렬로 인한 배선 불량 문제가 소자의 신뢰성에 더욱 큰 영향을 미치게 되었다.

특히, 오정렬로 인한 배선 불량은 금속배선 양측 가장자리에 배치된 콘택플러그와 금속배선간에 발생할 가능성이 높으며, 이 부분에서의 정렬 불량 문제를 개선할 수 있는 대책이 요구되고 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 노광 마스크의 오정렬로 인한 금속배선 불량을 억제할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 금속배선 형성방법은, 수 개의 콘택플러그를 구비한 반도체기판을 제공하는 단계; 상기 반도체기판 상에 금속막을 형성하는 단계; 및 상기 금속막을 패터닝하여 일방향으로 배열된 콘택플러그들과 콘택되는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법으로서, 상기 금속막의 패터닝은 적어도 양측 가장자리에 배치된 콘택플러그와 콘택되는 금속배선 부분이 그 이외 부분 보다 크게 패터닝되도록 하는 것을 특징으로 한다.

여기서, 상기 금속막은 콘택플러그들과 콘택되는 금속배선 부분들 모두가 그 이외 부분 보다 크게 형성되도록 패터닝할 수도 있다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 및 도 2b는 본 발명의 실시예에 따라 형성된 금속배선을 도시한 단면도 및 이에 대응하는 평면도로서, 이를 설명하면 다음과 같다.

우선, 트랜지스터와 같은 하지층이 형성된 반도체기판(21) 상에 제1금속막을 증착한 상태에서, 상기 제1금속막 상에 공지의 포토리소그라피 공정을 통해 감광막 패턴(미도시)을 형성하고, 이 감광막 패턴을 식각장벽으로 이용해서 제1금속막을 식각하여 하부 금속배선(22)을 형성한다.

그런다음, 감광막 패턴을 제거한 상태에서, 상기 하부 금속배선(22)을 덮도록 기판의 전 영역 상에 HDP(High Density Plasma) 증착 방식에 의해 산화막으로 이루어진 층간절연막(23)을 증착한 후, CMP 공정으로 그 표면을 연마하여 평탄한 표면을 갖는 층간절연막(23)을 형성한다.

다음으로, 상기 층간절연막(23)의 일부분을 선택적으로 식각하여 하부 금속배선(22)을 노출시키는 콘택홀(24)을 형성하고, 이어서, 상기 콘택홀(24)이 완전 매립되도록 층간절연막(23) 상에 텅스텐과 같은 도전성 물질막을 증착하여 상기 콘택홀(24) 내에 상기 하부 금속배선(22)과 전기적으로 콘택된 콘택플러그(25)를 형성한다.

그 다음, 상기 콘택플러그(25) 및 층간절연막(23) 상에 제2금속막을 증착한 후, 공지의 포토리소그라피 공정을 통해 감광막 패턴(미도시)을 형성한다. 다음으로, 상기 감광막 패턴을 식각장벽으로 이용해서 상기 제2금속막을 패터닝하여, 상기 콘택플러그와 콘택되는 상부 금속배선(26)을 형성함으로써, 다층금속배선 구조를 완성한다.

여기서, 상기 제2금속막의 패터닝은, 도 2b에서 볼 수 있는 것과 같이, 일방향으로 배열된 콘택플러그(25)중 양측 가장자리에 배치된 콘택플러그(25)와 콘택되는 금속배선 부분이 그 이외 부분 보다 크게 패터닝되도록 한다.

본 발명에서는, 상기와 같이 제2금속막을, 일방향으로 배열된 콘택플러그(25) 중 적어도 양측 가장자리에 배치된 콘택플러그(25)와 콘택되는 금속배선 부분이 그 이외 부분 보다 크게 형성되도록 패터닝시킴으로써, 콘택플러그(25)와 접촉할 수 있는 금속배선의 접촉 면적 여유도를 증가시켜, 노광 공정시 어느 정도의 오정렬이 발생하더라도 충분한 접촉면적을 갖고 콘택플러그(25)와 금속배선(26)이 접촉할 수 있도록 하였다. 그러므로, 본 발명에서는, 금속배선 공정 마진이 커지고, 아울러, 오정렬로 인한 금속배선 불량이 효과적으로 억제된다.

본 발명에서는, 도 2b에 도시된 바와 같이, 양측 가장자리에 배치된 콘택플러그(25)와 콘택되는 금속배선 부분만을 그 외의 부분보다 크게 형성시켰지만, 필요에 따라서는, 도 3에 도시된 바와 같이, 상기 콘택플러그(25)들과 콘택되는 금속배선 부분들 모두를 그 이외 부분 보다 크게 형성시킬 수도 있다.

한편, 본 발명의 방법에 따라 형성된 상부 금속배선(26)들은 그 양측 가장자 리 부분이 그 외의 부분보다 크게 형성되기 때문에 가장자리 부분에서 인접한 배선간 쇼트(short)가 발생할 가능성이 있는데, 이를 방지하고 소자의 고집적화를 구현하기 위해, 도 4에 도시된 바와 같이, 금속배선(26)들을 지그재그 형태로 배열할 수도 있다.

이상에서와 같이, 본 발명은 금속배선 형성공정에서 배선용 금속막의 패터닝시, 일방향으로 배열된 콘택플러그 중 적어도 양측 가장자리에 배치된 콘택플러그와 콘택되는 금속막 부분이 그 이외 부분 보다 크게 패터닝되도록 금속배선을 형성함으로써, 콘택플러그와 금속배선간의 접촉 면적 여유도를 크게 할 수 있고, 그러므로, 노광 공정시 오정렬로 인한 배선저항 증가 및 배선 불량 문제를 효과적으로 방지할 수 있다. 이에 따라, 본 발명은 금속배선의 신뢰성을 확보할 수 있음은 물론, 소자의 전기적 특성을 향상시킬 수 있다.

Claims (2)

1. 수 개의 콘택플러그를 구비한 반도체기판을 제공하는 단계; 상기 반도체기판 상에 금속막을 형성하는 단계; 및 상기 금속막을 패터닝하여 일방향으로 배열된 콘택플러그들과 콘택되는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법으로서,

   상기 금속막의 패터닝은 적어도 양측 가장자리에 배치된 콘택플러그와 콘택되는 금속배선 부분이 그 이외 부분 보다 크게 패터닝되도록 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
2. 제 1 항에 있어서, 상기 금속막의 패터닝은 콘택플러그들과 콘택되는 금속배선 부분들 모두를 그 이외 부분 보다 크게 패터닝되도록 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.

Images