KR20220060675A - 보이드가 없는 실리콘 관통전극의 제조방법 - Google Patents

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Abstract

실리콘 관통전극의 제조방법이 개시된다. 실리콘 관통전극의 제조방법은 실리콘 기판의 하부면 상에 에치스톱층을 형성하는 제1 단계; 사진식각 공정을 통해 상기 실리콘 기판에 관통홀을 형성하는 제2 단계; 상기 에치스톱층 하부면 상에 금속층 및 보호층을 순차적으로 형성한 후 상기 관통홀에 대응되는 상기 에치스톱층의 부분을 제거하는 제3 단계; 및 전해도금 공정을 통해 상기 금속층으로부터 상기 관통홀 내부를 채우는 도금막을 성장시켜 상기 관통홀 내부에 비아전극을 형성하는 단계를 포함한다.

Description

보이드가 없는 실리콘 관통전극의 제조방법{METHOD OF MANUFACTURING VOID-FREE THROUGH SILICON VIA ELECTRODE}
본 발명은 실리콘 기판을 관통하는 전극을 구비하여 적층 반도체 소자들을 전기적으로 연결할 수 있는 실리콘 관통전극의 제조방법에 관한 것이다.
최근 반도체 칩의 집적도는 소위 무어의 법칙에 따라 1.5 내지 2년에 2배 정도로 기하급수적으로 증가해 왔다. 집적도를 높이기 위해 과거 배선 폭을 줄이는 기술이 많이 연구되었는데, 배선폭을 감소시키는 방법은 이미 물리적 한계에 도달하였고 경제성 측면에서도 적합하지 않게 되었다.
반도체 칩의 집적도를 높이기 위해 칩들을 와이어나 실리콘 관통전극을 이용하여 적층하는 방식이 주로 적용되고 있고, 최근에는 실리콘 관통전극의 적용이 점차 증가하고 있다.
이러한 실리콘 관통전극을 제조하는 기술로는 실리콘 기판에 에칭 공정을 통해 관통홀을 형성한 후 도금 공정을 통해 상기 관통홀을 금속으로 채우는 방식이 주로 적용되고 있는데, 상기 관통홀의 직경이 큰 경우 상기 관통홀을 채우는 비아 전극 내부에 보이드(Void)가 발생되는 문제점이 많이 발생한다.
따라서, 보이드 없이 큰 직경의 실리콘 관통전극을 형성하는 기술이 개발이 필요하다.
본 발명의 목적은 실리콘 기판에 형성된 큰 직경의 관통홀을 도금을 통해 보이드 없이 금속으로 채울 수 있는 실리콘 관통전극의 제조방법을 제공하는 것이다.
본 발명의 실시예에 따른 실리콘 관통전극의 제조방법은 실리콘 기판의 하부면 상에 에치스톱층을 형성하는 제1 단계; 사진식각 공정을 통해 상기 실리콘 기판에 관통홀을 형성하는 제2 단계; 상기 에치스톱층 하부면 상에 금속층 및 보호층을 순차적으로 형성한 후 상기 관통홀에 대응되는 상기 에치스톱층의 부분을 제거하는 제3 단계; 및 전해도금 공정을 통해 상기 금속층으로부터 상기 관통홀 내부를 채우는 도금막을 성장시켜 상기 관통홀 내부에 비아전극을 형성하는 제4 단계를 포함한다.
일 실시예에 있어서, 상기 에치스톱층은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
일 실시예에 있어서, 상기 에치스톱층은 상기 실리콘 기판을 산화시켜 상기 실리콘 기판의 전체 표면 상에 실리콘 산화막을 형성한 후 상기 실리콘 산화막 중 상기 실리콘 기판의 상부면 및 측면 상의 부분을 제거하여 형성될 수 있다.
일 실시예에 있어서, 상기 제2 단계 동안 상기 에치스톱층은 잔존할 수 있다.
일 실시예에 있어서, 상기 제2 단계 동안 상기 에치스톱층 하부면 상에 포토레지스트막이 형성될 수 있다.
일 실시예에 있어서, 상기 금속층은 전기 전도성을 갖는 금속으로 이루어지고, 약 2000 내지 10000Å의 두께를 가지도록 형성될 수 있다. 예를 들면, 상기 금속층은 무전해 도금 공정 또는 스퍼터링 공정을 통해 형성될 수 있다.
일 실시예에 있어서, 상기 에치스톱층은 실리콘 산화물로 형성될 수 있고, 이 경우, 상기 관통홀 내부에 BOE(Buffered Oxide Etchant)를 주입하여 상기 에치스톱층 중 상기 관통홀에 대응되는 부분을 제거할 수 있다.
일 실시예에 있어서, 상기 비아전극은 상기 관통홀 내부에 구리의 전해도금막을 성장시킴으로써 형성될 수 있다.
일 실시예에 있어서, 상기 관통홀 내부에서 상기 비아전극은 상기 실리콘 기판과 직접 접촉할 수 있다.
본 발명의 실시예에 따른 실리콘 관통전극의 제조방법은 실리콘 기판의 하부면 상에 에치스톱층을 형성하는 제1 단계; 사진식각 공정을 통해 상기 실리콘 기판에 관통홀을 형성하는 제2 단계; 상기 관통홀의 내부면 및 상기 실리콘 기판의 상부면 상에 실리콘 산화막을 형성하는 제3 단계; 상기 에치스톱층 하부면 상에 금속층 및 보호층을 순차적으로 형성한 후 상기 관통홀에 대응되는 상기 에치스톱층의 부분을 제거하는 제4 단계; 및 전해도금 공정을 통해 상기 금속층으로부터 상기 관통홀 내부를 채우는 도금막을 성장시켜 상기 관통홀 내부에 비아전극을 형성하는 제5 단계를 포함한다.
일 실시예에 있어서, 상기 에치스톱층은 실리콘 산화물로 형성될 수 있고, 이 경우, 상기 실리콘 산화막은 상기 에치스톱층보다 더 두꺼운 두께로 형성될 수 있다. 예를 들면, 상기 에치스톱층은 1000 내지 2000Å의 두께로 형성되고, 상기 실리콘 산화막은 5000 내지 40000Å의 두께로 형성될 수 있다.
일 실시예에 있어서, 상기 제4 단계동안 상기 관통홀 내부 및 상기 실리콘 기판의 상부면 상에 상기 실리콘 산화막이 잔존할 수 있다.
일 실시예에 있어서, 상기 제5 단계는, 전해도금 공정을 통해 상기 금속층으로부터 상기 관통홀 내부를 채우는 도금막을 성장시켜 상기 비아전극을 형성하는 단계; 상기 실리콘 기판의 하부면에 형성된 상기 보호막, 상기 금속층 및 상기 에치스톱층의 잔존부분을 제거하는 단계; 및 상기 실리콘 기판의 상부면으로부터 돌출된 비아전극 부분을 제거하는 단계를 포함할 수 있다. 이 경우, 상기 실리콘 기판의 상부면으로부터 돌출된 비아전극 부분을 제거하는 동안 상기 실리콘 기판의 상부면 상에 형성된 상기 실리콘 산화막을 잔존시킬 수 있다. 이와 달리, 상기 실리콘 기판의 상부면으로부터 돌출된 비아전극 부분을 제거하는 동안 상기 실리콘 기판의 상부면 상에 형성된 상기 실리콘 산화막을 함께 제거할 수 있다.
일 실시예에 있어서, 상기 관통홀 내부에서 상기 비아전극과 상기 실리콘 기판 사이에 상기 실리콘 산화막이 잔존할 수 있다.
본 발명의 실리콘 관통 전극의 제조방법에 따르면, 관통홀의 전체 영역을 커버하는 금속층으로부터 전해도금막을 성장시켜 비아전극을 형성하므로, 상기 비아전극 내부에 보이드(Void)가 형성되는 것을 방지할 수 있다.
또한, 상기 관통홀 내부에 실리콘 산화막이 잔존한 상태에서 상기 비아전극이 형성되는 경우, 상기 실리콘 기판과 상기 비아전극 사이의 절연특성을 향상시킬 수 있고, 그 결과 상기 실리콘 기판의 소재에 대한 제한을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 실리콘 관통전극의 제조방법을 설명하기 위한 순서도이다.
도 2a 내지 도 2e는 도 1에 도시된 실리콘 관통전극의 제조방법을 설명하기 위한 공정도들이다.
도 3은 본 발명의 다른 실시예에 따른 실리콘 관통전극의 제조방법을 설명하기 위한 순서도이다.
도 4a 내지 도 4f는 도 3에 도시된 실리콘 관통전극의 제조방법을 설명하기 위한 공정도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 실리콘 관통전극의 제조방법을 설명하기 위한 순서도이고, 도 2a 내지 도 2e는 도 1에 도시된 실리콘 관통전극의 제조방법을 설명하기 위한 공정도들이다.
도 1 및 도 2a 내지 도 2e를 참조하면, 본 발명의 제1 실시예에 따른 실리콘 관통전극의 제조방법은 실리콘 기판(110)의 하부면 상에 에치스톱층(120)을 형성하는 제1 단계(S110); 사진식각 공정을 통해 상기 실리콘 기판(110)에 관통홀(111)을 형성하는 제2 단계(S120); 상기 에치스톱층(120) 하부면 상에 금속층(140) 및 보호층(150)을 순차적으로 형성한 후 상기 관통홀(111)에 대응되는 상기 에치스톱층(120)의 부분을 제거하는 제3 단계(S130); 및 전해도금 공정을 통해 상기 금속층(140)으로부터 상기 관통홀(111) 내부를 채우는 비아전극(160)을 형성하는 단계(S140)를 포함한다.
상기 제1 단계(S110)에 있어서, 상기 에치스톱층(120)은 상기 실리콘 기판(110)의 표면들 중 하부면을 피복하도록 형성될 수 있고, 이후 진행될 사진식각 공정에서 에치스톱층으로 기능할 수 있는 재료로 형성될 수 있다. 예를 들면, 상기 에치스톱층(120)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
일 실시예에 있어서, 상기 에치스톱층(120)이 실리콘 산화물로 형성되는 경우, 도 2a에 도시된 바와 같이, 상기 실리콘 기판(110)을 산화시켜 상기 실리콘 기판(110)의 전체 표면 상에 실리콘 산화막(120a)을 형성한 후 BOE(Buffered Oxide Etchant) 등을 이용하여 상기 실리콘 기판(110)의 상부면 및 측면 상의 실리콘 산화막(120a) 부분을 제거함으로써 상기 에치스톱층(120)을 형성할 수 있다.
다른 실시예에 있어서, PECVD 등의 방법으로 상기 실리콘 기판(110)의 하부면 상에만 실리콘 산화막을 형성함으로써 상기 에치스톱층(120)을 형성할 수도 있다.
일 실시예로, 상기 에치스톱층(120)은 약 1000 내지 2000Å의 두께로 형성될 수 있다.
상기 제2 단계(S120)에 있어서, 도 2b에 도시된 바와 같이, 포토레지스트 패턴(130a)을 마스크로 이용하는 사진식각 공정을 통해 상기 실리콘 기판(110)에 관통홀(111)을 형성할 수 있다. 이 경우, 상기 에치스톱층(120)은 식각되지 않고, 상기 관통홀(111) 하부에 잔존할 수 있다.
일 실시예로, 상기 에치스톱층(120)이 파손되는 것을 방지하기 위해, 상기 포토레지스트 패턴(130a)을 형성할 때, 상기 에치스톱층(120) 하부면 상에 포토레지스트막(130b)을 추가로 형성할 수 있다.
상기 관통홀(111)을 형성한 후 상기 포토레지스트 패턴(130a) 및 상기 포토레지스트막(130b)을 제거할 수 있다.
상기 제3 단계(S130)에 있어서, 도 2c에 도시된 바와 같이, 상기 에치스톱층(120) 하부면 상에 전해도금을 위한 금속층(140) 및 상기 금속층(140)을 보호하기 위한 보호층(150)을 순차적으로 형성할 수 있고, 이어서 상기 에치스톱층(120) 중 상기 관통홀(111)에 대응되는 부분을 제거할 수 있다.
상기 금속층(140)은 전기 전도성을 갖는 금속으로 약 2000 내지 10000Å의 두께로 형성될 수 있고, 그 형성방법은 특별히 제한되지 않는다. 예를 들면, 상기 금속층(140)은 무전해 도금 공정 또는 스퍼터링 공정을 통해 형성될 수 있다.
일 실시예로, 상기 금속층(140)이 무전해 도금 공정을 통해 형성되는 경우, 상기 에치스톱층(120)의 하부면 상에 무전해 도금 시드층(seed layer)을 형성한 후 상기 시드층을 이용한 환원반응을 통해 무전해 도금막을 형성할 수 있다. 일 실시예로, 상기 금속층(140)은 구리(Cu)로 형성될 수 있다.
일 실시예에 있어서, 상기 금속층(140)이 파손되는 것을 방지하고 상기 금속층(140)의 하부면에 도금막이 성장되는 것을 방지하기 위해, 상기 금속층(140)의 하부면 상에 고분자 또는 포토레지스터 재료를 이용하여 보호막(150)을 형성할 수 있다. 일 실시예로, 상기 보고막(140)은 약 70 내지 100㎛의 두께로 형성될 수 있다.
일 실시예에 있어서, 상기 에치스톱층(120)이 실리콘 산화물로 형성된 경우, 상기 관통홀(111) 내부에 BOE(Buffered Oxide Etchant) 등을 주입하여 상기 에치스톱층(120) 중 상기 관통홀(111)에 대응되는 부분을 제거할 수 있다.
상기 제4 단계(S140)에 있어서, 도 2d에 도시된 바와 같이, 전해도금 공정을 통해 상기 금속층(140)의 표면으로부터 도막막을 성장시켜 상기 관통홀(111)을 채우는 비아전극(160)을 형성할 수 있다. 일 실시예로, 상기 비아전극(160)은 구리(Cu)로 형성될 수 있다.
이어서, 물리적 가공이나 화학식 식각 공정을 통해 상기 실리콘 기판(110)의 하부면에 형성된 보호막(150), 금속층(140) 및 에치스톱층(120)의 잔존부분을 제거함으로써 상기 실리콘 관통전극을 형성할 수 있다. 이 경우, 물리적 가공이나 화학식 식각 공정을 통해 상기 실리콘 기판(110)의 상부면으로부터 돌출된 비아전극(1260) 부분을 추가로 제거할 수 있다.
본 실시예에 따라 제조된 실리콘 관통전극의 경우, 상기 비아전극(160)이 관통홀(111) 내부에서 상기 실리콘 기판(110)과 직접 접촉할 수 있다. 따라서 상기 비아전극(160)으로부터 상기 실리콘 기판(110)으로 누설되는 전류의 발생을 방지하기 위해, 상기 실리콘 기판(110)은 상대적으로 높은 저항을 갖는 실리콘 소재로 형성될 수 있다.
도 3은 본 발명의 제2 실시예에 따른 실리콘 관통전극의 제조방법을 설명하기 위한 순서도이고, 도 4a 내지 도 4f는 도 3에 도시된 실리콘 관통전극의 제조방법을 설명하기 위한 공정도들이다.
도 3 및 도 4a 내지 도 4f를 참조하면, 본 발명의 제2 실시예에 따른 실리콘 관통전극의 제조방법은 실리콘 기판(210)의 하부면 상에 에치스톱층(220)을 형성하는 제1 단계(S210); 사진식각 공정을 통해 상기 실리콘 기판(210)에 관통홀(211)을 형성하는 제2 단계(S220); 상기 관통홀(211)의 내부면 및 상기 실리콘 기판(210)의 상부면 상에 실리콘 산화막(225)을 형성하는 제3 단계(S230); 상기 에치스톱층(220) 하부면 상에 금속층(240) 및 보호층(250)을 순차적으로 형성한 후 상기 관통홀(211)에 대응되는 상기 에치스톱층(220)의 부분을 제거하는 제4 단계(S240); 및 전해도금 공정을 통해 상기 금속층(240)으로부터 상기 관통홀(211) 내부를 채우는 비아전극(260)을 형성하는 단계(S440)를 포함한다.
도 4a 및 도 4b에 도시된 바와 같이, 상기 제1 단계(S210) 및 상기 제2 단계(S220)는 도 1, 도 2a 내지 도 2e를 참조하여 설명한 본 발명의 제1 실시예에 따른 실리콘 관통전극의 제조방법의 제1 단계(S110) 및 제2 단계(S120)와 각각 실질적으로 동일하므로, 이들에 대한 중복된 상세한 설명은 생략한다.
상기 제3 단계(230)에 있어서, 도 4c에 도시된 바와 같이, 상기 실리콘 기판(210)의 노출 표면을 산화시킴으로써, 상기 관통홀(211)의 내부면 및 상기 실리콘 기판(210)의 상부면 상에 상기 실리콘 산화막(225)을 형성할 수 있다.
일 실시예에 있어서, 상기 에치스톱층(220)이 실리콘 산화물로 형성된 경우, 상기 실리콘 산화막(225)은 상기 에치스톱층(220)보다 더 두꺼운 두께로 형성될 수 있다. 이 경우, 이 후 제4 단계(S240)에서 상기 관통홀(211)에 대응되는 상기 에치스톱층(220)의 부분을 제거한 이후에도 상기 관통홀(211)의 내부면 및 상기 실리콘 기판(210)의 상부면 상에는 상기 실리콘 산화막(225)이 잔존할 수 있고, 그 결과 상기 비아전극(260)과 상기 실리콘 기판(210) 사이의 절연 특성을 향상시킬 수 있다. 이 경우, 상기 실리콘 기판(210)은 상대적으로 높은 저항값을 갖는 실리콘 소재뿐만 아니라 상대적으로 낮은 저항값을 갖는 실리콘 소재로도 형성될 수 있다.
이와 다른 실시예에 있어서, 상기 에치스톱층(220)이 실리콘 산화물로 형성된 경우, 상기 실리콘 산화막(225)은 상기 에치스톱층(220)과 동일하거나 이보다 작은 두께로 형성될 수 있다. 상기 관통홀(211)을 형성하는 식각 과정에서 상기 관통홀(211)의 벽면에 필연적으로 스캘럽(scallop)이 형성되는데, 상기와 같이 상기 관통홀(211)의 벽면에 상기 에치스톱층(220)과 동일하거나 이보다 작은 두께의 실리콘 산화막(225)을 형성한 후 상기 에치스톱층(220)부분을 제거하는 과정에서 상기 관통홀(211) 벽면의 실리콘 산화막(225)을 함께 제거하는 경우, 상기 관통홀(211)의 벽면에 형성된 상기 스캘럽(scallop)을 제거할 수 있다.
일 실시예로, 상기 실리콘 산화물로 형성된 에치스톱층(220)이 약 1000 내지 2000Å의 두께로 형성된 경우, 상기 실리콘 산화막(225)은 약 5000 내지 40000Å의 두께로 형성될 수 있다.
상기 제4 단계(S240)는 도 1, 도 2a 내지 도 2e를 참조하여 설명한 본 발명의 제1 실시예에 따른 실리콘 관통전극의 제조방법의 제3 단계(S130)와 실질적으로 동일하므로, 이하에서는 이에 대한 중복된 상세한 설명은 생략하고, 차이점을 중심으로 설명한다.
일 실시예에 있어서, 상기 에치스톱층(220)이 실리콘 산화물로 형성된 경우, 상기 관통홀(211) 내부에 BOE(Buffered Oxide Etchant) 등을 주입하여 상기 에치스톱층(220) 중 상기 관통홀(211)에 대응되는 부분을 제거할 수 있고, 이 경우, 앞에서 설명한 바와 같이 상기 실리콘 산화막(225)의 두께가 상기 에치스톱층(220)보다 더 두꺼우므로, 상기 관통홀(211)에 대응되는 상기 에치스톱층(220) 부분이 완전히 제거되어도 상기 관통홀(211)의 내부면 및 상기 실리콘 기판(210)의 상부면 상에는 상기 실리콘 산화막(225)이 잔존할 수 있다.
상기 제5 단계(S250)는 도 1, 도 2a 내지 도 2e를 참조하여 설명한 본 발명의 제1 실시예에 따른 실리콘 관통전극의 제조방법의 제4 단계(S140)와 실질적으로 동일하므로, 이하에서는 이에 대한 중복된 상세한 설명은 생략하고, 차이점을 중심으로 설명한다.
도 4f에 도시된 바와 같이, 물리적 가공이나 화학식 식각 공정을 통해 상기 실리콘 기판(210)의 상부면으로부터 돌출된 비아전극(260) 부분을 제거할 때, 상기 실리콘 기판(210)의 상부면에 형성된 상기 실리콘 산화막(225)을 잔존시킬 수 있다. 한편, 이와 달리, 리적 가공이나 화학식 식각 공정을 통해 상기 실리콘 기판(210)의 상부면으로부터 돌출된 비아전극(260) 부분을 제거할 때, 상기 실리콘 기판(210)의 상부면에 형성된 상기 실리콘 산화막(225)을 제거할 수도 있다.
본 실시예에 따라 제조된 실리콘 관통전극의 경우, 상기 관통홀(211)의 내부면 상에 상기 실리콘 산화막(225)이 형성되므로, 상기 비아전극(260)은 상기 관통홀(211) 내부에서 상기 실리콘 기판(110)과 직접 접촉하지 않을 수 있다. 따라서 상기 실리콘 산화막(225)에 의해 상기 비아전극(260)과 상기 실리콘 기판(210) 사이의 절연성이 확보되므로, 상기 실리콘 기판(210)으로는 상대적으로 높은 저항값을 갖는 실리콘 소재뿐만 아니라 상대적으로 낮은 저항값을 갖는 실리콘 소재로도 형성될 수 있다.
본 발명의 실리콘 관통 전극의 제조방법에 따르면, 관통홀의 전체 영역을 커버하는 금속층으로부터 전해도금막을 성장시켜 비아전극을 형성하므로, 상기 비아전극 내부에 보이드(Void)가 형성되는 것을 방지할 수 있다.
또한, 상기 관통홀 내부에 실리콘 산화막이 잔존한 상태에서 상기 비아전극이 형성되는 경우, 상기 실리콘 기판과 상기 비아전극 사이의 절연특성을 향상시킬 수 있고, 그 결과 상기 실리콘 기판의 소재에 대한 제한을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110, 210: 실리콘 기판 120, 220: 에치스톱층
130a: 포토레지스트 패턴 130b: 포토레지스트막
140, 240: 금속층 150, 250: 보호층
160, 260: 비아전극 225: 실리콘 산화막

Claims (19)

  1. 실리콘 기판의 하부면 상에 에치스톱층을 형성하는 제1 단계;
    사진식각 공정을 통해 상기 실리콘 기판에 관통홀을 형성하는 제2 단계;
    상기 에치스톱층 하부면 상에 금속층 및 보호층을 순차적으로 형성한 후 상기 관통홀에 대응되는 상기 에치스톱층의 부분을 제거하는 제3 단계; 및
    전해도금 공정을 통해 상기 금속층으로부터 상기 관통홀 내부를 채우는 도금막을 성장시켜 상기 관통홀 내부에 비아전극을 형성하는 제4 단계를 포함하는, 실리콘 관통전극의 제조방법.
  2. 제1항에 있어서,
    상기 에치스톱층은 실리콘 산화물 또는 실리콘 질화물로 형성된 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  3. 제2항에 있어서,
    상기 에치스톱층은 상기 실리콘 기판을 산화시켜 상기 실리콘 기판의 전체 표면 상에 실리콘 산화막을 형성한 후 상기 실리콘 산화막 중 상기 실리콘 기판의 상부면 및 측면 상의 부분을 제거하여 형성되는 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  4. 제1항에 있어서,
    상기 제2 단계 동안 상기 에치스톱층은 잔존하는 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  5. 제4항에 있어서,
    상기 제2 단계 동안 상기 에치스톱층 하부면 상에 포토레지스트막이 형성되는 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  6. 제1항에 있어서,
    상기 금속층은 전기 전도성을 갖는 금속으로 이루어지고, 2000 내지 10000Å의 두께를 갖는 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  7. 제6항에 있어서,
    상기 금속층은 무전해 도금 공정 또는 스퍼터링 공정을 통해 형성된 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  8. 제1항에 있어서,
    상기 에치스톱층은 실리콘 산화물로 형성되고,
    상기 관통홀 내부에 BOE(Buffered Oxide Etchant)를 주입하여 상기 에치스톱층 중 상기 관통홀에 대응되는 부분을 제거하는 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  9. 제1항에 있어서,
    상기 비아전극은 상기 관통홀 내부에 구리의 전해도금막을 성장시킴으로써 형성되는 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  10. 제9항에 있어서,
    상기 관통홀 내부에서 상기 비아전극은 상기 실리콘 기판과 직접 접촉하는 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  11. 실리콘 기판의 하부면 상에 에치스톱층을 형성하는 제1 단계;
    사진식각 공정을 통해 상기 실리콘 기판에 관통홀을 형성하는 제2 단계;
    상기 관통홀의 내부면 및 상기 실리콘 기판의 상부면 상에 실리콘 산화막을 형성하는 제3 단계;
    상기 에치스톱층 하부면 상에 금속층 및 보호층을 순차적으로 형성한 후 상기 관통홀에 대응되는 상기 에치스톱층의 부분을 제거하는 제4 단계; 및
    전해도금 공정을 통해 상기 금속층으로부터 상기 관통홀 내부를 채우는 도금막을 성장시켜 상기 관통홀 내부에 비아전극을 형성하는 제5 단계를 포함하는, 실리콘 관통전극의 제조방법.
  12. 제11항에 있어서,
    상기 에치스톱층은 실리콘 산화물로 형성되고,
    상기 실리콘 산화막은 상기 에치스톱층보다 더 두꺼운 두께로 형성된 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  13. 제12항에 있어서,
    상기 에치스톱층은 1000 내지 2000Å의 두께로 형성되고,
    상기 실리콘 산화막은 5000 내지 40000Å의 두께로 형성된 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  14. 제12항에 있어서,
    상기 제4 단계동안 상기 관통홀 내부 및 상기 실리콘 기판의 상부면 상에 상기 실리콘 산화막이 잔존하는 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  15. 제11항에 있어서,
    상기 에치스톱층은 실리콘 산화물로 형성되고,
    상기 실리콘 산화막은 상기 에치스톱층과 동일하거나 이보다 작은 두께로 형성된 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  16. 제11항에 있어서,
    상기 제5 단계는,
    전해도금 공정을 통해 상기 금속층으로부터 상기 관통홀 내부를 채우는 도금막을 성장시켜 상기 비아전극을 형성하는 단계;
    상기 실리콘 기판의 하부면에 형성된 상기 보호막, 상기 금속층 및 상기 에치스톱층의 잔존부분을 제거하는 단계; 및
    상기 실리콘 기판의 상부면으로부터 돌출된 비아전극 부분을 제거하는 단계를 포함하는 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  17. 제16항에 있어서,
    상기 실리콘 기판의 상부면으로부터 돌출된 비아전극 부분을 제거하는 동안 상기 실리콘 기판의 상부면 상에 형성된 상기 실리콘 산화막을 잔존시키는 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  18. 제16항에 있어서,
    상기 실리콘 기판의 상부면으로부터 돌출된 비아전극 부분을 제거하는 동안 상기 실리콘 기판의 상부면 상에 형성된 상기 실리콘 산화막을 함께 제거하는 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
  19. 제11항에 있어서,
    상기 관통홀 내부에서 상기 비아전극과 상기 실리콘 기판 사이에 상기 실리콘 산화막이 잔존하는 것을 특징으로 하는, 실리콘 관통전극의 제조방법.
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