KR20090035963A - 관통형전극의 형성방법 - Google Patents
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Abstract
본 발명은 실리콘 웨이퍼 등에 관통형 전극을 형성하기 위한 방법에 관한 것으로, 보다 상세하게는 그 도금공정이 매우 짧은 시간 내에 진행될 수 있을 뿐만 아니라 기공율이 최소화된 관통형전극의 형성방법에 관한 것이다.
본 발명의 관통형전극 형성방법은, 기판에 관통공을 형성시키는 관통공 형성단계; 상기 관통공의 내벽면에 원주방향으로 도전체재질의 측벽시드층을 형성하는 단계; 상기 기판의 일면에 상기 관통공의 일단을 폐쇄하는 마감층을 형성하는 마감층 형성단계; 및 상기 측벽시드층으로부터 내경방향으로 도전체를 도금하여 성장시킴으로써 관통형 전극을 형성하는 관통형전극 형성단계를 포함한다.
기판, 배선, 접속, 관통형전극, 기공율, 시드층
Description
본 발명은 각종 기판에 전기적 배선 또는 전기적 접속 등을 구현하기 위한 관통형전극에 관한 것으로, 보다 상세하게는 그 도금공정이 매우 짧은 시간 내에 진행될 수 있을 뿐만 아니라 기공율이 최소화된 관통형전극의 형성방법에 관한 것이다.
반도체 공정에 있어서, 고밀도, 고 신뢰성의 실장(packaging)을 위해서는 웨이퍼 레벨 패키징 (wafer level packaging) 기술이 필요하며, 이 기술의 구현을 위해서는 기판에 고밀도의 관통형 전극을 형성할 수 있어야만 한다 이러한 관통형 전극은 레이저, 드릴, 에칭 등에 의해 기판에 관통공을 형성한 후에 각종 도금공정에 의해 도전체를 채우는 방식으로 형성된다.
하지만, 이러한 종래의 관통형전극 형성방법은 그 관통공에 전극을 채우는 방식이 주로 관통공의 축선방향으로 밑에서부터 채워올라가는 방식(bottom up)으로 이루어진다. 구체적으로, 기판 전면에 진공 중 금속막을 입히고 이를 시드층으로 하여 전해도금법으로 관통 홀을 채우고, 이후 시드층을 제거하는 방식으로 이루어진다.
하지만 이러한 방식에서는 시드층이 관통공의 내벽면 일부에도 증착이 되기 때문에 초기 도금은 아래쪽 끝단부터 진행되지 않고 상기 내벽면의 증착된 부분부터 진행되면서 기공이 발생된다. 따라서 이러한 방식은 높은 전류밀도로 전해도금을 실시하여 도금 속도를 높일 경우, 기공(void)이 많이 발생하고 균일한 도금이 이루어지지 못하는 단점이 있다. 이러한 문제는 종횡비가 클 경우 특히 문제가 된다. 또 기공 발생을 억제하고 치밀한 조직을 얻기 위해서는 도금 속도를 낮추기 위해 낮은 전류밀도로 작업을 해야 하는데, 이 경우 공정시간이 상당히 길어지며, 이는 필연적으로 생산성 저하로 이어진다.
본 발명은 상기와 같은 점을 감안하여 이루어진 것으로, 짧은 공정시간 내에 형성가능하고, 그 내부 기공율이 최소화된 관통형전극의 형성방법을 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 관통형전극 형성방법은,
기판에 관통공을 형성시키는 관통공 형성단계;
상기 관통공의 내벽면에 원주방향으로 도전체재질의 측벽시드층을 형성하는 측벽시드층 형성단계;
상기 기판의 일면에 상기 관통공의 일단을 폐쇄하는 마감층을 형성하는 마감층 형성단계; 및
상기 측벽시드층으로부터 내경방향으로 도전체를 도금하여 성장시킴으로써 관통형 전극을 형성하는 관통형전극 형성단계를 포함한다.
한편 상기 측벽시드층 형성단계와 마감층 형성단계 사이에는 상기 기판의 일면에 도전체 재질의 하부시드층을 형성하는 것이 바람직하다. 하부시드층은 스퍼터링 등에 의해 형성될 수 있다. 그리고 관통공은 식각공정에 의해 형성되며, 측벽시드층은 무전해 도금공정에 의해 형성되는 것이 바람직하다.
상기 관통형전극 형성단계는 전해도금에 의해 도전체를 성장시켜 관통형전극을 형성한다.
상기와 같은 본 발명은, 도전체소재가 관통공의 측벽시드층을 기준으로 내경방향으로 성장하면서 채워짐으로써 종래의 방식에 비해 그 성장 거리가 짧다. 이에 따라 그 공정시간이 대폭 감소할 뿐만 아니라, 종래에 비해 같은 도금 시간에 대해 관통형전극의 조직이 매우 치밀하게 형성되어 그 내부의 기공율이 최소화되는 장점이 있다.
도 1 내지 도 6은 본 발명의 한 실시예에 따른 관통형전극 형성방법을 도시한다. 도시된 바와 같이, 본 발명의 관통형전극 형성방법은 관통공 형성단계(S1), 측벽시드층 형성단계(S2), 마감층 형성단계(S3), 관통형전극 형성단계(S4)를 포함하여 이루어진다.
관통공 형성단계(S1)는 도 2에 도시된 바와 같이 RIE(Reactive Ion Etch) 식 각장비 등을 이용하여 식각 가능한 기판(1), 예컨대 실리콘 웨이퍼, 고저항 실리콘 웨이퍼, 다결정 실리콘, 유리, 세라믹 등에 하나 이상의 관통공(5)을 형성하는 단계로서, 이 때 건식 식각공정에 의해 관통공(5)이 직접 형성되거나, 부분적인 미관통공을 먼저 형성한 후에 기판의 관통되지 않은 나머지 부분을 식각 또는 제거하여 관통공(5)이 형성될 수 있다.
측벽시드층 형성단계(S2)는 도 3에 도시된 바와 같이 기판(1)의 관통공(5) 내벽면에 원주방향으로 측벽시드층(10)을 형성하는 단계이다. 측벽시드층(10)은 종래 알려진 무전해 도금공정에 의해 형성될 수 있다. 시드층(10)의 재질, 즉 도금되는 도전체의 재질은 곧 전극의 재질이며, Cu, Ni 등일 수 있다.
측벽시드층(10)을 형성한 후에 도 4에 도시된 바와 같이 기판(1)의 일면에 하부시드층(11)을 형성시킬 수 있고, 이 하부시드층(11)은 스퍼터링 등과 같은 증착공정에 의해 기판(1)의 일면에 증착됨으로써 기판(1)의 관통공(5)을 폐쇄하지 않는 상태로 적층된다.
마감층 형성단계(S3)는 도 4에 도시된 바와 같이 기판(10)의 일면에 드라이필름 등과 같은 마감층(13)을 형성하는 공정으로, 이 마감층(13)은 일반적인 도포공정에 의해 형성된다. 이 마감층(13)은 기판(1)의 하부시드층(11)측에 또는 기판(1)의 타면에 적층될 수 있다. 이러한 마감층(13)은 후술하는 관통형전극(15)의 형성공정 도중에 그 도금액이 기판의 외부표면으로 흘러내림을 방지하기 위한 것이다.
관통형전극 형성단계(S4)에서는 전해도금방식에 의해 도 5에 도시된 바와 같 이 Cu 등과 같은 도전체소재(15a)를 관통공(5)의 측벽시드층(10)으로부터 중심을 향해 채워나감으로써 도 6의 관통형 전극(15)을 형성한다. 이후 마감층(13), 하부시드층(11)을 에칭 등에 의해 제거함으로써 관통형 전극(15)의 제조를 완료한다.
이와 같이 본 발명은 도전체소재(15a)가 관통공(5)의 측벽시드층(10)을 기준으로 성장하면서 채워짐으로써 종래 방식에 비해 도금 물질이 부착되어 성장하는 거리가 짧아 빠른 형성이 가능하다. 이에 따라 그 공정시간이 대폭 줄어들 수 있다. 또 도금 시간이 같다면 종래에 비해 관통형 전극(15)의 조직이 매우 치밀하게 형성되어 그 내부의 기공율이 최소화되는 장점이 있다.
또한, 하부시드층(11)이 형성된 경우에는 관통형 전극(15)의 내경방향 형성시간이 더욱 감소할 뿐만 아니라 관통형 전극(15)의 조직이 더욱 치밀하게 형성됨으로써 그 기공발생율이 최소화된다.
도 7은 실리콘 기판에 RIE 식각장비를 이용하여 형성된 관통공을 나타낸 전자현미경사진으로, 도 7(a)에는 400㎛두께의 실리콘기판에 40㎛의 직경을 가진 다수의 관통공이 형성된 상태를 나타내고, 도 7(b)는 관통공의 내벽면에는 그 식각공정 및 증착공정 등을 적절히 조절하여 거칠기를 증가시킨 상태를 나타내며, 이 관통공의 내벽면에는 실리콘의 절연을 위한 산화막이 형성됨을 볼 수 있다.
도 8(a) 및 도 8(b)는 실리콘기판의 관통공 내벽면에 무전해 Ni도금공정을 통해 Ni시드층을 균일하게 증착된 상태를 나타낸 전자현미경 사진이다.
도 9는 실리콘기판의 관통공 내에 Cu 전해도금고정에 의해 관통형전극을 형성시킨 상태를 나타낸 전자현미경사진이다.
도 1은 본 발명의 일 실시예에 따른 관통형전극 형성방법을 도시한 공정도,
도 2 내지 도 6은 본 발명의 관통형전극 형성방법을 각 단계별로 도시한 공정단면도,
도 7은 실리콘 기판에 RIE 식각장비를 이용하여 형성된 관통공을 나타낸 전자현미경사진,
도 8은 실리콘기판의 관통공 내벽면에 무전해 Ni도금공정을 통해 Ni시드층을 균일하게 증착시킨 상태를 나타낸 전자현미경사진.
도 9는 실리콘기판의 관통공 내에 Cu 전해도금고정에 의해 관통형전극을 형성시킨 상태를 나타낸 전자현미경사진이다.
* 도면의 주요 부분에 대한 부호의 간단한 설명 *
1: 기판 5: 관통공
10: 측벽시드층 11: 하부시드층
15: 관통형전극 13: 마감층
Claims (7)
- 기판에 관통공을 형성시키는 관통공 형성단계;상기 관통공의 내벽면에 원주방향으로 도전체재질의 측벽시드층을 형성하는 단계;상기 기판의 일면에 상기 관통공의 일단을 폐쇄하는 마감층을 형성하는 마감층 형성단계; 및상기 측벽시드층으로부터 내경방향으로 도전체를 도금하여 성장시킴으로써 관통형 전극을 형성하는 관통형전극 형성단계를 포함하는 것을 특징으로 하는 관통형전극 형성방법.
- 제1항에 있어서,상기 측벽시드층 형성단계 및 상기 마감층 형성단계 사이에는 상기 기판의 일면에 일정한 두께로 도전체재질의 하부시드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 관통형전극 형성방법.
- 제1항에 있어서,상기 관통공이 식각공정에 의해 형성되는 것을 특징으로 하는 관통형전극 형성방법.
- 제1항에 있어서,상기 측벽시드층이 무전해 도금공정에 의해 형성되는 것을 특징으로 하는 관통형전극 형성방법.
- 제1항에 있어서,상기 관통형전극 형성단계는 전해도금 공정에 의해 관통형전극을 형성하는 것을 특징으로 하는 관통형전극 형성방법.
- 제1항 또는 제2항에 있어서,상기 측벽시드층은 Cu, Ni 중에서 하나의 재질인 것을 특징으로 하는 관통형전극 형성방법.
- 제1항 또는 제2항에 있어서,상기 측벽시드층은 표면거칠기를 가지고 형성되는 것을 특징으로 하는 관통형전극 형성방법.
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Cited By (2)
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| KR20220060675A (ko) * | 2020-11-05 | 2022-05-12 | 성균관대학교산학협력단 | 보이드가 없는 실리콘 관통전극의 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20220060675A (ko) * | 2020-11-05 | 2022-05-12 | 성균관대학교산학협력단 | 보이드가 없는 실리콘 관통전극의 제조방법 |
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